KR20050060963A - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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KR20050060963A
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박재홍
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Abstract

본 발명은 유효 화소 면적을 증가시켜 개구율을 향상시킬 수 있는 박막트랜지터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 다수의 게이트 라인과, 상기 게이트라인과 절연되게 교차하여 매트릭스 형태로 배열되는 각각의 화소영역을 결정하는 다수의 데이터 라인과, 각각의 상기 다수의 데이터 라인 및 게이트 라인과의 교차하는 부분이 각각의 소스전극으로 사용되고 상기 다수의 게이트라인과 각각의 드레인전극 일부가 중첩되게 형성되는 다수의 박막트랜지스터를 구비한다.
따라서, 본 발명에 따른 박막트랜지스터는 게이트라인 상에 형성되므로 화소 영역의 유효 화소 면적이 축소되는 것을 방지하여 개구율을 향상시킬 수 있다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로서, 특히 유효 화소 면적을 증가시켜 개구율을 향상시킬 수 있는 박막트랜지터 어레이 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시장치는 하부기판과 상부기판에 대향하게 배치된 화소전극과 공통전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정표시장치는 서로 대향하여 합착된 박막트랜지스터 어레이가 형성된 하부기판과 컬러필터 어레이가 형성된 상부기판과, 이 두 기판 사이에서 셀 갭(cell gap)을 일정하게 유지시키기 위한 스페이서와, 그 셀 갭에 채워진 액정을 구비한다.
박막트랜지스터 어레이는 다수의 게이트라인 및 데이터라인으로 이루어진 신호 배선들의 교차되는 부분에 형성된 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 컬러필터 어레이는 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래 박막 트랜지스터 어레이를 나타내는 평면도이고, 도 2는 도 1에 도시된 박막트랜지스터를 "Ⅱ-Ⅱ'" 선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 어레이는 기판(1) 상에 게이트 절연막(15)을 사이에 두고 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그 교차부마다 형성된 박막트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소전극(14)을 구비한다.
게이트 신호를 공급하는 게이트라인(2)과 데이터 신호를 공급하는 데이터라인(4)은 교차 구조로 형성되어 화소 영역(5)을 규정한다.
박막트랜지스터(6)는 게이트 라인(2)에 인가되는 게이트신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다. 이를 위하여, 박막트랜지스터(6)는 게이트 라인(2)에 접속되어 화소영역(5)에 돌출되게 형성된 게이트 전극(8)과, 데이터 라인(4)에 접속되어 화소영역(5)에 돌출되게 형성된 소스 전극(10)과, 화소전극(14)에 접속되게 화소영역(5) 내에 형성된 드레인 전극(12)을 구비한다.
또한, 박막트랜지스터(6)는 게이트전극(8)과 게이트절연막(15)을 개재시켜 중첩되게 형성되어 소스전극(10)과 드레인전극(12) 사이가 채널로 이용되는 활성층(17)을 더 구비한다. 그리고, 활성층(17)은 데이터라인(4) 및 스토리지 전극(29)과도 중첩되게 형성되는 데, 이 활성층(17) 상에는 소스전극(10) 및 드레인전극(12)과 오믹 접촉을 위한 오믹 접촉층(19)이 더 형성된다.
화소전극(14)은 화소영역(5)에 형성되며 보호막(21)을 관통하도록 형성된 콘택홀(13)을 통해 박막트랜지스터(6)의 드레인전극(12)과 접촉된다. 이에 따라, 박막트랜지스터(6)를 통해 화소 신호가 공급된 화소전극(14)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막트랜지스터 어레이가 형성된 하부기판과 컬러필터 어레이가 형성된 상부기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소영역(5)의 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그러나, 전술한 종래의 박막트랜지스터 어레이는 박막트랜지스터(6)가 화소영역(5)으로 돌출되게 형성되므로 화소영역(5)의 광을 투과시키는 유효 화소 면적이 축소되어 개구율이 감소되는 문제점이 있었다.
그러므로, 본 발명의 목적은 화소 영역의 유효 화소 면적이 축소되는 것을 방지하여 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성된 다수의 게이트 라인과; 상기 게이트라인과 절연되게 교차하여 매트릭스 형태로 배열되는 각각의 화소영역을 규정하는 다수의 데이터 라인과; 각각의 상기 데이터 라인 및 게이트 라인과 교차하는 부분이 소스전극으로 사용되고 각각의 상기 게이트라인과 각각의 드레인전극 일부가 중첩되게 형성되는 다수의 박막트랜지스터와; 상기 박막트랜지스터와 접속되며 상기 각각의 화소영역에 형성되는 화소전극을 구비하는 것을 특징으로 한다.
상기 드레인전극은 상기 게이트라인과 중첩되는 영역에서 상기 데이터라인과 대향하는 제1 드레인전극과; 상기 제1 드레인전극에서 신장되어 상기 화소전극과 접촉하는 제2 드레인전극을 포함하는 것을 특징으로 한다.
상기 박막트랜지스터는 상기 데이터라인과 제1 드레인전극 사이에서 채널을 형성하는 액티브층을 포함하는 것을 특징으로 한다.
상기 채널에 해당하는 액티브층은 상기 게이트라인과 중첩되게 형성되는 것을 특징으로 한다.
상기 액티브층은 상기 데이터라인 및 드레인전극을 따라 형성되는 그들 하부에 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 다수의 게이트 라인을 형성하는 단계와, 상기 게이트라인과 절연되게 교차하여 매트릭스 형태로 배열되는 각각의 화소영역을 규정하는 다수의 데이터 라인을 형성하는 단계와, 각각의 상기 데이터 라인과 각각의 상기 게이트 라인과 교차하는 부분이 소스전극으로 사용되고 각각의 상기 게이트라인과 각각의 드레인전극 일부가 중첩되는 다수의 박막트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 다수의 박막트랜지스터의 드레인전극을 노출시키는 콘택홀을 가지는 보호막을 형성하는 단계와; 상기 보호막 상에 상기 콘택홀을 통해 상기 박막트랜지스터와 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 드레인전극을 형성하는 단계는 상기 게이트라인과 중첩되는 영역에서 상기 데이터라인과 대향하는 제1 드레인전극과; 상기 제1 드레인전극에서 신장되어 상기 화소전극과 접촉하는 제2 드레인전극을 가지는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터는 상기 데이터라인과 제1 드레인전극 사이에서 채널을 형성하는 액티브층을 포함하는 것을 특징으로 한다.
상기 채널에 해당하는 액티브층은 상기 게이트라인과 중첩되게 형성되는 것을 특징으로 한다.
상기 액티브층은 상기 데이터라인 및 드레인전극을 따라 형성되는 그들 하부에 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 6d를 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이고, 도 4는 도 3에 도시된 박막트랜지스터를 "Ⅳ-Ⅳ'"선을 따라 절단하여 도시한 단면도이다.
도 3 및 도 4에 도시된 본 발명에 따른 박막트랜지스터 어레이는 기판(31) 상에 게이트 절연막(45)을 사이에 두고 교차되게 형성된 다수의 게이트라인(32) 및 다수의 데이터라인(34)과, 그 게이트라인(32)과 중첩되게 형성된 다수의 박막트랜지스터(36)와, 그 교차 구조에 매트릭스 형태로 배열되는 화소영역에 형성된 다수의 화소전극(44)을 구비한다.
박막트랜지스터 어레이에서, 게이트 신호를 공급하는 게이트라인(32)과 데이터 신호를 공급하는 데이터라인(34)은 교차 구조로 형성되어 광을 투과시키는 화소 영역(35)을 규정한다. 상기 게이트라인(32)은 알루미늄(Al)계 금속 또는 구리(Cu) 등과 같은 전도성 금속으로 형성되며, 데이터라인(34)은 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 구리(Cu) 또는 크롬(Cr) 등과 같은 금속으로 형성된다.
박막트랜지스터(36)는 게이트라인(32)에 인가되는 게이트신호에 응답하여 데이터 라인(34)의 화소 신호가 화소 전극(44)에 충전되어 유지되게 한다. 본 발명에 따르면, 박막트랜지스터(36)는 게이트라인(32)이 교차하는 부분의 데이터라인(34)이 소스전극(40)으로 이용되고, 드레인전극(42)은 그의 일부분이 게이트라인(32) 상에 중첩되게 형성된다. 여기서, 드레인전극(42)은 게이트라인(32)과 중첩되는 영역에서 데이터라인(34)과 대향하는 제1 드레인전극(42a)과, 제1 드레인전극(42a)에서 신장되어 화소전극(44)과 접촉하는 제2 드레인전극(42b)을 포함한다.
그리고, 게이트라인(32)의 소스전극(40)과 드레인전극(42) 사이가 게이트전극(38)이 된다.
또한, 박막트랜지스터(36)는 게이트전극(38)과 게이트절연막(45)을 개재시켜 중첩되게 형성되어 소스전극(40)과 드레인전극(42) 사이가 채널로 이용되는 활성층(47)을 더 구비한다. 그리고, 활성층(47) 상에 소스전극(40) 및 드레인전극(42)과 오믹 접촉을 위한 오믹 접촉층(49)이 더 형성된다. 한편, 채널에 해당되는 활성층(47) 및 오믹접촉층(49)은 게이트라인(32)과 중첩되게 형성된다.
게이트절연막(45)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 형성되고, 활성층(47)은 불순물이 도핑되지 않은 비정질 실리콘 또는 다결정 실리콘으로 형성되며, 오믹접촉층(49)은 불순물이 도핑되지 않은 비정질실리콘 또는 다결정실리콘으로 형성된다.
박막트랜지스터(36)는 드레인전극(42)이 화소전극(44)과 접촉을 위한 콘택홀(43)이 형성될 부분만 화소영역(35) 내로 돌출되게 형성된다. 그러므로, 박막트랜지스터(36)가 드레인전극(42)의 콘택홀(43)이 형성되는 부분만 화소영역(34) 내로 돌출되고 나머지 부분은 게이트라인(32) 상에 형성되므로 화소영역(44)의 유효 화소 면적이 증가된다.
화소전극(44)은 화소영역(35)에 형성되며 보호막(51)을 관통하도록 형성된 콘택홀(43)을 통해 박막트랜지스터(36)의 드레인전극(42)과 접촉된다. 여기서, 콘택홀(43)은 도 4에 도시된 바와 같이 드레인전극(42)을 노출시키도록 보호막(51)을 관통하도록 형성되거나 도 5에 도시된 바와 같이 드레인전극(42)의 평면과 측면, 활성층(47) 및 오믹접촉층(49)의 측면과 게이트절연막(45)을 관통하여 기판이 노출되도록 형성된다. 즉, 도 5에 도시된 콘택홀(43)은 드레인전극(42)의 평면과 측면과 노출되도록 과식각하여 형성한다. 이에 따라, 화소전극(44)과 드레인전극(42)의 접촉면적이 넓게 형성하여 화소전극(44)의 스텝 커버리지를 향상시킬 수 있다.
도 3에 도시된 박막트랜지스터 어레이 기판은 박막트랜지스터(36)를 통해 화소 신호가 공급된 화소전극(44)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이가 형성된 하부기판과 컬러 필터 어레이가 형성된 상부기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소영역(35)의 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상술한 바와 같이 본 발명은 데이터 라인 중 게이트라인과 교차하는 부분이 소스전극으로 이용되고, 드레인전극은 소스전극과 이격되며 일부분이 게이트라인 상에 중첩되게 형성되며, 이에 의해 게이트라인의 소스전극과 드레인전극 사이가 게이트전극이 된다. 그러므로, 박막트랜지스터는 드레인전극의 화소전극과 접촉될 콘택호홀이 형성될 부분만 화소영역 내로 돌출되고 나머지 부분은 게이트라인 상에 형성된다. 이와 같이, 본 발명에 따른 박막트랜지스터는 게이트라인과 중첩되게 형성됨으로써 종래 화소영역에서 박막트랜지스터가 차지하는 영역만큼 개구율을 증가시킬 수 있다. 즉, 화소영역을 한정하는 상부기판의 블랙매트릭스는 박막트랜지스터와 중첩되게 형성된 게이트라인 및 데이터라인을 가리도록 형성됨으로써 종래 박막트랜지스터, 게이트라인 및 데이터라인을 가리도록 형성되는 블랙매트릭스보다 화소영역 내에서 차지하는 면적이 줄어든다.
도 6a 내지 도 6d는 본 발명에 따른 액정표시패널을 나타내는 평면도 및 단면도이다.
도 6a를 참조하면, 하부 기판(31) 상에 게이트라인(32)을 포함하는 제1 도전패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(31) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 포토리쏘그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트전극(38)을 포함하는 게이트라인(32)이 형성된다. 여기서, 게이트금속층으로는 알루미늄계 금속 등이 이용된다.
도 6b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(31) 상에 게이트 절연막(45)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(45) 위에 활성층(47) 및 오믹 접촉층(49)을 포함하는 반도체 패턴과; 소스전극(40)을 포함하는 데이터라인(34) 및 드레인전극(42)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(31) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(45), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(45)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이어서, 소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 소스전극(40)을 포함하는 데이터 라인(34), 그 데이터라인(34)과 일체화된 드레인 전극(42)을 포함하는 제2 도전 패턴군이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(49)과 활성층(47)이 형성된다.
그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(49)이 식각된다. 이에 따라, 채널부의 활성층(47)이 노출되어 데이터라인(34)과 드레인 전극(42)이 분리된다.
이어서, 스트립 공정으로 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 제거된다.
도 6c를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(45) 상에 제3 마스크 공정을 이용하여 콘택홀(43)을 포함하는 보호막(51)이 형성된다.
상세히 하면, 제2 도전 패턴군이 형성된 게이트 절연막(45) 상에 PECVD 등의 증착 방법으로 보호막(51)이 전면 형성된다. 이어서, 보호막(51)이 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 콘택홀(43)이 형성된다. 콘택홀(43)은 보호막(51) 또는 보호막(51)/게이트절연막(45)을 관통하여 드레인 전극(42) 또는 기판을 노출시킨다. 여기서, 소스/드레인 금속으로 몰리브덴(Mo)과 같이 건식 식각비 큰 금속이 이용되는 경우 콘택홀(43)은 드레인 전극(42)까지 관통하여 그들의 측면을 노출시키게 된다.
보호막(51)의 재료로는 게이트 절연막(45)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
도 6d를 참조하면, 보호막(51) 상에 화소 전극(44)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 보호막(51) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정을 통해 투명 도전막이 패텅님됨으로써 화소 전극(44)을 포함하는 제3 도전 패턴군이 형성된다. 화소 전극(44)은 콘택홀(43)을 통해 드레인 전극(42)과 전기적으로 접속된다.
여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
그러므로, 본 발명의 박막트랜지스터 어레이 기판 및 그 제조방법은 박막트랜지스터가 게이트라인 상에 형성되므로 화소 영역의 유효 화소 면적이 축소되는 것을 방지하여 개구율을 향상시킬 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 "Ⅱ-Ⅱ'"선을 따라 절단하여 도시한 단면도이다.
도 3은 본 발명에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판을 "Ⅳ-Ⅳ'"선을 따라 절단하여 도시한 단면도이다.
도 5는 도 3에 도시된 박막 트랜지스터 어레이 기판을 "Ⅳ-Ⅳ'"선을 따라 절단하여 도시한 다른 형태의 단면도이다.
도 6a 내지 도 6d는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
31 : 기판 32 : 게이트라인
34 : 데이터라인 35 : 화소 영역
36 : 박막트랜지스터 38 : 게이트전극
40 : 소오스전극 42 :드레인전극
43 : 콘택홀 44 : 화소전극
45 : 게이트절연층 47 : 활성층
49 : 오믹접촉층 51 : 보호막

Claims (12)

  1. 기판 상에 형성된 다수의 게이트 라인과;
    상기 게이트라인과 절연되게 교차하여 매트릭스 형태로 배열되는 각각의 화소영역을 규정하는 다수의 데이터 라인과;
    각각의 상기 데이터 라인 및 상기 게이트 라인과 교차하는 부분이 소스전극으로 사용되고 각각의 상기 게이트라인과 각각의 드레인전극 일부가 중첩되게 형성되는 다수의 박막트랜지스터를 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 박막트랜지스터와 접속되는 화소전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  3. 제 2 항에 있어서,
    상기 드레인전극은
    상기 게이트라인과 중첩되는 영역에서 상기 데이터라인과 대향하는 제1 드레인전극과;
    상기 제1 드레인전극에서 신장되어 상기 화소전극과 접촉하는 제2 드레인전극을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  4. 제 3 항에 있어서,
    상기 박막트랜지스터는
    상기 데이터라인과 제1 드레인전극 사이에서 채널을 형성하는 액티브층을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 4 항에 있어서,
    상기 채널에 해당하는 액티브층은 상기 게이트라인과 중첩되게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 4 항에 있어서,
    상기 액티브층은 상기 데이터라인 및 드레인전극을 따라 하부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 기판 상에 다수의 게이트 라인을 형성하는 단계와;
    상기 게이트라인과 절연되게 교차하여 매트릭스 형태로 배열되는 각각의 화소영역을 규정하는 다수의 데이터 라인을 형성하는 단계와;
    각각의 상기 데이터 라인 및 상기 게이트 라인과 교차하는 부분이 소스전극으로 사용되고 각각의 상기 게이트라인과 각각의 드레인전극 일부가 중첩되는 다수의 박막트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 제 7 항에 있어서,
    상기 다수의 박막트랜지스터의 드레인전극을 노출시키는 콘택홀을 가지는 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 콘택홀을 통해 상기 박막트랜지스터와 접속되는 화소전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  9. 제 8 항에 있어서,
    상기 드레인전극을 형성하는 단계는
    상기 게이트라인과 중첩되는 영역에서 상기 데이터라인과 대향하는 제1 드레인전극과, 상기 제1 드레인전극에서 신장되어 상기 화소전극과 접촉하는 제2 드레인전극을 가지는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 박막트랜지스터는 상기 데이터라인과 제1 드레인전극 사이에서 채널을 형성하는 액티브층을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 채널에 해당하는 액티브층은 상기 게이트라인과 중첩되게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 액티브층은 상기 데이터라인 및 드레인전극을 따라 형성되는 그들 하부에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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