KR20040030849A - 3족 질화물계 다이오드 - Google Patents

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Abstract

온 상태의 전압(Vf)이 낮고 역방향 전류(Irev)를 비교적 낮게 유지하는 구조체를 갖는 신규한 3족계 다이오드가 개시되어 있다. 본 발명의 한 가지 실시예는 페르미 준위(또는 표면 전위)가 고정되어 있지 않은 GaN 재료계로 제조된 쇼트키 장벽 다이오드(10)이다. 금속 대 반도체 접합부의 장벽 전위(33)는 사용된 금속(16)의 종류에 따라 변동되고, 특정한 금속을 사용하면 다이오드의 쇼트키 장벽 전위(33)가 저하됨으로써, Vf의 범위가 0.1 내지 0.3 V로 된다. 다른 실시예(40)에서, 쇼트키 다이오드의 반도체 재료(44) 상에는 트렌치 구조체(45)가 형성되어 역방향 누설 전류를 감소시키며, 이 트렌치 구조체는 평행하고 동일한 간격을 두고 있는 복수 개의 트렌치(46)를 구비하는데, 인접한 트렌치(46) 사이에는 메사 구역(49)이 있다. 본 발명의 제3 실시예는 장벽 전위(81) 위가 아니라 장벽 전위를 관통하는 전자의 터널링에 의해 Vf가 낮은 GaN 터널 다이오드를 제공한다. 터널 다이오드(120)의 실시예는 또한 역방향 누설 전류를 감소시키는 트렌치 구조체(121)를 포함할 수 있다.

Description

3족 질화물계 다이오드{GALLIUM NITRIDE BASED DIODES WITH LOW FORWARD VOLTAGE AND LOW REVERSE CURRENT OPERATION}
다이오드 정류기는 저전압 스위칭, 전력 공급원, 전력 변환기 및 관련 용례에 가장 널리 사용되는 장치 중 하나이다. 효율적인 동작을 위해, 다이오드는 낮은 온상태(on-state) 전압(0.1 내지 0.2 V 또는 그 이하), 낮은 역방향 누설 전류, 높은 전압 차단 용량(20 내지 30 V) 및 높은 스위칭 속도를 갖는 것이 요망된다.
가장 일반적인 다이오드는 실리콘(Si)으로 제조되고 불순물 원소가 도입되어 제어된 방식으로 다이오드의 동작 특성을 변경시키는 pn 접합 다이오드이다. 다이오드는 또한 다른 반도체 재료, 예컨대 갈륨 비소(GaAs) 및 실리콘 카바이드(SiC)로 형성될 수도 있다. 접합 다이오드의 한 가지 단점으로는 순방향 도전 중에 전류 흐름을 크게 하기 위해 다이오드의 전력 손실이 과도하게 될 수 있다는 것이다.
쇼트키(schottky) 장벽 다이오드는 pn 접합 대신에 정류하는 금속 대 반도체 장벽 영역으로 이루어지는 특별한 형태의 다이오드 정류기이다. 금속이 반도체와 접촉하면, 그 둘 사이의 접합부에서 장벽 구역이 형성된다. 적절하게 제조되면,장벽 구역은 축전 효과를 최소화시키고 턴오프 시간을 단축시킴으로써 다이오드 스위칭을 개선시킨다[L.P. Hunter,Physics of Semiconductor Materials, Devices, and Circuits, Semiconductor Devices, Page 1-10(1970)]. 일반적인 쇼트키 다이오드는 pn 접합 다이오드보다 낮은 턴온 전압(대략 0.5 V)을 갖고 있어서, 다이오드의 에너지 손실이 상당한 시스템 충격을 갖는 용례(예컨대, 스위칭 전력 공급원의 출력 정류기)에서 매우 바람직하다.
종래의 쇼트키 다이오드에서 온상태 전압을 0.5 V 미만으로 감소시키는 한 가지 방법으로는 그 표면 장벽 전위를 감소시키는 것이 있다. 그러나, 이로 인해 역방향 누설 전류가 증가되어 상충된다. 또한, 감소된 장벽은 고온 동작을 열화시키고, 이로 인해 역방향 바이어스 동작 하에 연성 파괴 특성이 생긴다.
또한, 쇼트키 다이오드는 일반적으로 GaAs로 제조되는데, 이 재료의 한 가지 단점은 페르미 준위(또는 표면 전위)가 대략 0.7 V로 고정 또는 고착된다는 것이다. 그 결과, 온상태의 순방향 전압(Vf)이 고정된다. 반도체와 접촉하는 데 사용되는 금속의 종류에 상관없이, 표면 전위는 Vf를 낮추도록 감소될 수 없다.
최근에, Vf가 약간 더 낮은 실리콘계 쇼트키 정류기 다이오드가 개발되었다[IXYS Corporation, 실리콘계 전력 쇼트키 정류기, 부품 번호 DSS 20-0015B; International Rectifier, 실리콘계 쇼트키 정류기, 부품 번호 11DQ09]. 이들 장치의 쇼트키 장벽 표면 전위는 대략 0.4 V이고 Vf의 하한은 대략 0.3 내지 0.4 V이다. 실용적인 목적을 위해, 달성 가능한 최저의 쇼트키 장벽 전위는 대략0.4 V이고 규칙적인 금속화는 티타늄을 사용한다. 그 결과, Vf는 대략 0.25 V이고 전류 밀도는 100 A/cm2이다.
Vf가 대략 0.25 V이고(장벽 높이는 0.58 V임) 동작 전류 밀도는 100 A/cm2인 다른 하이브리드 구조가 보고되었다[M. Mehrotra, B.J. Baliga, "The Trench MOS Barrier Shottky(TMBS) Rectifier", International Electron Device Meeting, 1993]. 그러한 구성 중 하나는 전계를 역방향 누설 최소화에 맞게 하는 데 사용되는 pn 접합부를 갖는 접합 장벽 제어식 쇼트키 정류기이다. 다른 장치는 트렌치와 MOS 장벽 동작이 전계 프로파일에 맞게 하는 데 사용되는 트렌치 MOS 장벽 정류기이다. 이 장치의 한 가지 단점으로는 pn 접합부에 의해 정전 용량이 도입된다는 것이다. 또한, pn 접합부는 3족 질화물계 장치를 제조하는 데 약간의 어려움이 있다.
갈륨 질화물(GaN) 재료계는 고효율의 청색과 녹색 LED 및 레이저와 같은 광전자 장치와, 고전력 마이크로파 트랜지스터와 같은 전자 장치에 사용되어 왔다. GaN은 3.4 eV의 광폭 직접 밴드갭(bandgap)과, 높은 전자 속도(2 ×107cm/s)와, 높은 파괴 전계(2 ×106V/cm) 및 헤테로 구조체의 가용성을 갖는다.
본 발명은 다이오드에 관한 것으로, 보다 구체적으로는 순방향 전압 및 역방향 누설 전류 특성이 개선된 갈륨 질화물(GaN)계 다이오드에 관한 것이다.
도 1은 본 발명의 GaN 쇼트키 다이오드의 단면도.
도 2는 일반적인 금속의 일함수 대 그 원자수를 보여주는 다이아그램.
도 3은 도 1에 도시된 다이오드의 대역도.
도 4는 역방향 전류 누설을 감소시키는 트렌치 구조를 갖는, 도 1의 GaN 쇼트키 다이오드의 다른 실시예의 단면도.
도 5는 본 발명의 터널 다이오드 실시예의 단면도.
도 6은 두께가 22Å이고 Al 몰 분율이 30%인 장벽층을 갖는, 도 5의 터널 다이오드의 대역도.
도 7은 도 6의 대역도를 갖는 신규한 터널 다이오드의 전압/전류 특성을 보여주는 다이아그램.
도 8은 두께가 30Å이고 Al 몰 분율이 30%인 장벽층을 갖는, 도 5의 터널 다이오드의 대역도.
도 9는 도 8의 대역도를 갖는 신규한 터널 다이오드의 전압/전류 특성을 보여주는 다이아그램.
도 10은 두께가 38Å이고 Al 몰 분율이 30%인 장벽층을 갖는, 도 5의 터널다이오드의 대역도.
도 11은 도 10의 대역도를 갖는 신규한 터널 다이오드의 전압/전류 특성을 보여주는 다이아그램.
도 12는 역방향 전류 누설을 감소시키는 트렌치 구조를 갖는 본 발명의 터널 다이오드 실시예의 단면도.
본 발명은 Vf가 낮은 신규한 3족 질화물계 다이오드를 제공한다. 신규한 다이오드는 또한 역방향 전류(Irev)를 비교적 낮게 유지하는 구조체를 포함한다.
신규한 다이오드는 GaAs와 같은 재료로 제조되는 종래의 다이오드와 달리 GaN 재료계로 형성되는 것이 바람직하고, GaN의 페르미 준위(또는 표면 전위)는 그 표면 상태에서 고정되지 않는다. GaN 쇼트키 다이오드에서, 금속 대 반도체 접합부에서의 장벽 높이는 사용된 금속의 종류에 따라 변동한다. 특정 금속을 사용하면 다이오드의 쇼트키 장벽 높이가 감소되고, 그 결과 Vf의 범위가 0.1 내지 0.3 V로 된다.
신규한 GaN 쇼트키 다이오드는 일반적으로 기판 상에 n+ GaN층과, 기판 반대측의 n+ GaN층 상에 n- GaN층을 포함한다. 저항 금속 콘택은 n+ GaN층 상에 포함되어, n- GaN층으로부터 격리되며, 쇼트키 금속층이 n- GaN층 상에 포함된다. 정류될 신호는 쇼트키 금속과 저항 금속 콘택을 가로질러 다이오드에 인가된다. 쇼트키 금속이 n- GaN층 상에 증착되면, 장벽 전위는 그들 사이의 n- GaN의 표면에서 형성된다. 쇼트키 금속층은 소정의 일함수를 갖고, 이는 장벽 전위의 높이를 결정한다.
쇼트키 장벽 전위를 감소시키는 금속을 사용하면 Vf가 낮아지지만, 또한 바람직스럽지않게 Irev가 증가할 수 있다. 본 발명의 제2 실시예는 다이오드 표면 상에 트렌치 구조체를 포함함으로써 상기 Irev를 감소시킨다. 이 구조체는 신규한 다이오드가 역방향 바이어스 상태에 있을 때 전계의 증가를 방지한다. 그 결과, 쇼트키 장벽 전위가 낮아져서, Irev를 감소하는 데 일조한다.
트렌치 구조체는 n- GaN층 상에 형성되는 것이 바람직하고, 동일한 간격을 두고 있는 복수 개의 평행한 트렌치를 포함하는데, 인접한 트렌치 사이에는 메사(mesa) 구역이 있다. 각 트렌치는 그 측벽 및 바닥면에 절연층을 포함한다. 연속적인 쇼트키 금속층은 트렌치 구조체 위에 있고, 트렌치 사이의 절연층과 메사를 덮는다. 별법으로서, 각 트렌치의 측벽과 바닥면은 절연체 대신에 금속에 의해 덮일 수 있으며, 금속은 쇼트키 금속으로부터 전기적으로 격리된다. 메사 구역은 금속-반도체 접촉 상태 하에서 바람직한 전계의 재분포를 생성하도록 선택된 소정의 도핑 농도와 폭을 갖는다.
본 발명의 제3 실시예는 Vf가 낮은 GaN 터널 다이오드를 제공하는데, 이 다이오드는 장벽 전위 위가 아니라 장벽 전위를 관통하는 전자의 터널링에 의해 형성된다. 이 실시예는 n+ GaN층이 기판과 n- GaN층 사이에 샌드위치된 기판을 갖는다. AlGaN 장벽층은 n+ GaN층의 반대측에서 n- GaN층 상에 포함된다. 저항 콘택은 n+ GaN층 상에 포함되고 상부 콘택은 AlGaN층 상에 포함된다. 정류될 신호는 상기 저항 콘택과 상부 콘택을 가로질러 인가된다.
장벽층 구조는 순방향 터널링 가능성을 최대화시키지만, 장벽층의 상이한 두께와 Al 몰 분율로 인해 순방향 동작 특성과 역방향 동작 특성이 상이하게 된다. 특정한 두께 및 Al 몰 분율에서, 다이오드는 낮은 Vf와 낮은 Irev를 갖는다. 더 두꺼운 장벽층을 사용하고/사용하거나 Al 몰 농도를 증가시키면, Vf가 감소되고 Irev가증가된다. 두께 또는 몰 분율이 더욱 증가되면, 신규한 다이오드는 저항 동작 특성을 나타내거나, 종래의 쇼트키 다이오드로 된다.
본 발명의 이들 및 그외의 추가 특징과 이점은 첨부 도면을 함께 취하면 다음의 상세한 설명으로부터 당업자에게 명백할 것이다.
도 1은 본 발명에 따라 구성되어 금속 대 반도체 장벽 전위가 감소된 쇼트키 다이오드(10)를 보여주고 있다. 신규한 다이오드는 3족 질화물계 재료계 또는 페르미 준위가 표면 상태에서 고정되지 않는 다른 재료계로 형성된다. 3족 질화물이라 함은 질소와 주기율표 중 3족 원소들, 보통 알루미늄(Al), 갈륨(Ga) 및 인듐(In)간에 형성된 반도체 화합물을 칭한다. 또한, 상기 용어는 AlGaN과 AlInGaN과 같은 3원 화합물 및 제3기 화합물을 칭한다. 신규한 다이오드에 바람직한 재료는 GaN 및 AlGaN이다.
신규한 다이오드(10)는 사파이어(Al2O3), 실리콘(Si) 또는 실리콘 카바이드(SiC)일 수 있는 기판을 포함하는데, 바람직한 기판은 실리콘 카바이드의 4H 폴리타입(polytype)이다. 3C, 6H 및 15R 폴리타입을 비롯한 다른 실리콘 카바이드 폴리타입도 또한 사용될 수 있다. AlxGa1-xN 버퍼층(12)(식중 x는 0 내지 1 사이임)이 기판(11) 위에 포함되어 다이오드(10)의 실리콘 카바이드 기판과 잔부 사이에 적절한 결정 구조 천이부를 제공한다.
실리콘 카바이드는 3족 질화물에 대하여 사파이어보다 훨씬 더 근사하게 결정 격자 정합(crystal lattice match)되어 3족 질화물 필름의 품질을 더욱 향상시킨다. 실리콘 카바이드는 또한 열전도율이 매우 높아서 실리콘 카바이드 상의 3족 질화물 장치의 전체 출력이 (일부 장치가 사파이어 상에 형성되는 경우처럼) 기판의 열소산에 의해 제한되지 않는다. 또한, 실리콘 카바이드 기판의 가용성은 상업적인 장치를 제조하는 것을 가능하게 하는 감소된 기생 용량 및 장치 격리 용량을 제공한다. SiC 기판은 노스캘리포니아, 더햄에 소재하는 Cree Research, Inc.로부터 입수할 수 있으며, 이러한 기판을 제조하는 방법은 미국 특허 제Re. 34,861호, 제4,946,547호 및 제5,200,022호는 물론 과학 문헌에 개시되어 있다.
신규한 다이오드(10)는 기판(11) 위의 n+ GaN층(12) 및 이 기판(11) 반대측에서 n+ GaN층(12) 위의 n- GaN층(13)을 포함한다. 상기 n+ GaN층(12)은 cm3(centimeter cubed) 당 적어도 1018의 농도까지 고도로 도핑되는데, 바람직한 농도는 이 양의 5 내지 10 배이다. n- GaN층(13)은 더 낮은 도핑 농도를 갖지만 여전히 n-형이고, 불순물의 농도는 cm3당 5 ×1014내지 5 ×1017의 범위가 바람직하다. n- GaN층(13)의 두께는 바람직하게는 0.5 내지 1 미크론이고 n+ GaN층(12)의 두께는 0.1 내지 0.5 미크론이지만, 다른 두께도 또한 사용된다.
n- GaN층(13)의 일부는 n+ GaN층을 향해 아래로 식각되어 저항 금속 콘택(14a, 14b)이 식각된 영역에서 n+ GaN층 위에 포함됨으로써, 이들 콘택이 n- GaN층(13)으로부터 전기적으로 격리된다. 변형예에서, n+ GaN층(12)에 의해 덮이지 않는 기판 표면 위에 하나 이상의 저항 콘택이 포함될 수 있다. 이 실시예는 n-형인 기판에 특히 적용될 수 있다. 쇼트키 금속층(16)은 n+ GaN층(12)의 반대측에서 n- GaN층(13) 위에 포함된다.
금속의 일함수는 진공 상태에서 전자가 금속으로부터 탈출하는 데 필요한 에너지이고, 재료의 페르미 준위는 하전된 캐리어를 발견하는 가능성이 50%인 에너지 준위이다. 반도체의 전자 친화력은 그 진공 에너지 준위와 도전 밴드 에너지 준위간의 차이다.
전술한 바와 같이, GaN의 표면 페르미 준위는 고정되지 않으므로, 일함수가 상이한 쇼트키 금속으로 인해 장벽 전위가 상이하게 된다. 장벽 전위는 다음 식에 근사한다.
장벽 높이 = 일함수 - 반도체의 전자 친화력
도 2는 진공 상태에서 여러 금속 표면의 금속 일함수(21) 대 특정 금속의 원자수(22)를 보여주는 그래프(20)이다. 상기 금속은 쇼트키 장벽 전위와 Vf는 낮지만, 역방향 전류가 낮게 유지될 정도로 충분히 높은 것이 선택되어야 한다. 예컨대, 반도체의 전자 친화력과 동일한 일함수를 갖는 금속이 선택되면, 장벽 전위는 0에 가까워진다. 이로 인해, Vf가 0에 가까워지고 또한 다이오드의 역방향 전류가 증가됨으로써 사실상 다이오드가 저항이 되어 정류를 제공하지 않게 된다.
상이한 많은 금속들이 낮은 장벽 높이를 달성하는 데 사용될 수 있는데, 바람직한 금속은 Ti(4.6의 일함수)(23), Cr(4.7)(24), Nb(4.3)(25), Sn(4.4)(26),W(4.6)(27) 및 Ta(4.3)(28)을 포함한다. Cr(24)은 장벽 전위가 허용 가능하게 되고 종래의 방법으로 증착하기에도 쉽다.
도 3은 다이오드를 통과하는 수직선에서 취한 신규한 쇼트키 장벽 다이오드의 전형적인 대역도(30)를 보여주고 있다. 이 도면에는 쇼트키 금속(31)의 에너지 준위, GaN 반도체층(32) 및 쇼트키 전위(33)가 도시되어 있다.
쇼트키 금속에 의한 GaN 반도체 재료의 접촉 전에는, 이들 2개의 페르미 에너지 준위는 동일하지 않다. 접촉이 이루어지고 2개의 재료가 단일의 열역학계로 되면, 이 열역학계는 단일의 페르미 준위를 갖게 된다. 이는 더 높은 페르미 준위를 갖는 반도체 재료로부터 더 낮은 페르미 준위를 갖는 쇼트키 금속으로의 전자 유동에 의해 달성된다. 반도체의 전자는 금속 내로 유동함으로써 그 에너지가 저하된다. 이는 반도체의 이온화된 도너 준위가 그 자유 전자의 수를 약간 초과되게 하여 반도체가 순수한 양극을 갖게 된다. 반도체로부터 금속으로 유동된 전자는 금속이 음의 정전하를 갖게 한다. 따라서, 반도체의 에너지 준위는 저하되고, 금속의 에너지 준위는 상승된다. 이 전자의 표면 전하와 반도체의 중화되지 않은 전하 이온화 도너 준위의 존재는 장벽 전위를 형성하는 쌍극자층을 생성한다.
동작시, 신규한 쇼트키 다이오드(10)에 의해 정류될 신호는 쇼트키 금속(14)과 저항 콘택(14a, 14b)을 가로질러 인가된다. 신호의 정류는 반도체 내에 하전된 입자의 유동을 억제하는 n- GaN층(13) 표면에서 장벽 전위의 존재에 의해 기인된다. 쇼트키 금속(16)이 반도체에 대해 양(순방향 바이어스)이면, 반도체측에서 장벽의 에너지는 상승된다. 그러면, 도전 밴드 상에 더 많은 수의 자유 전자가 금속으로 유동할 수 있다. 반도체측이 더 높게 상승되면, 장벽 상부 위의 에너지에 더 많은 전자가 존재하며, 결국 큰 바이어스 전압의 경우에, 반도체에서 자유 전자의 전체 분포가 장벽을 덮을 수 있다. 전압 대 전류 특성은 사실상 저항이 된다. 장벽이 낮을수록 장벽을 덮는 데 필요한 Vf가 더 낮게 된다.
그러나, 전술한 바와 같이, 장벽 준위를 저하시키면 또한 역방향 누설 전류가 증가될 수 있다. 반도체가 금속에 대해 양(역방향 바이어스)으로 되면, 장벽의 반도체측은 금속측에 비해 낮게 되므로, 전자가 자유롭게 되어 반도체까지 장벽의 상부 위를 저항없이 유동한다. 장벽 상부 위의 금속에 존재하는 전자 개수는 반도체에 존재하는 전체 전자 개수와 비교하여 대체로 매우 작다. 그 결과는 매우 낮은 전류 특성이 된다. 전압이 전자의 모든 흐름을 차단하기에 충분히 크면, 전류는 포화된다. 장벽 전위가 낮을수록 전류가 포화되는 데 필요한 역방향 바이어스는 더 작다.
도 4는 감소된 장벽 높이에 의해 역방향 전류의 증가 문제를 처리하는 신규한 GaN 쇼트키 다이오드(40)의 다른 실시예를 보여주고 있다. 다이오드(40)는 유사한 기판(41), n+ GaN층(42) 및 저항 금속 콘택(43a, 43b)을 갖는 상기 실시예와 유사하며, 별법으로서 기판의 표면 상에 포함될 수도 있다. 또한, 다이오드는 n- GaN층(44)을 갖지만, 평탄한 이 층 대신에 n- GaN층에 트렌치(46)를 포함하는 2차원 트렌치 구조체(45)를 갖는다. 바람직한 트렌치 구조체(45)는 평행하고 동일한 간격을 두고 있고, 인접한 트렌치 사이에 메사 구역(49)이 유지된다. 각트렌치(46)는 그 측벽(46a)와 바닥면(46b)을 덮는 절연층(47)을 포함한다. 상이한 다수의 재료가 사용될 수 있는데, 바람직한 재료는 실리콘 카바이드(SiN)이다. 전체 트렌치 구조체(45) 위에 쇼트키 금속층(48)이 포함되어, 쇼트키 금속과 트렌치 측벽 및 바닥면 사이에 절연층을 샌드위치시키고, 메사 구역(49)을 덮는다. 상기 메사 구역은 쇼트키 금속과 n- GaN층(44) 사이에 직접 접촉 영역을 제공한다. 이와 달리, 각 트렌치는 절연체 대신에 금속에 의해 덮일 수 있다. 이 실시예에서, 쇼트키 금속은 트렌치 금속으로부터 절연 및/또는 분리되어야 한다.
메사 구역(49)은 메사의 금속-반도체 접합 하에서 전계의 재분포를 생성하도록 선택된 도핑 농도 및 폭을 갖는다. 이로 인해, 다이오드 전계의 피크는 쇼트키 장벽으로부터 멀어지게 되어 크기가 감소된다. 이는 장벽을 증가된 역방향 바이어스 전압에 의해 저하하도록 감소시켜, 역방향 누설 전류가 급속하게 증가하는 것을 방지한다.
이 재분포는 메사(49)의 전하와 상부면 상의 쇼트키 금속(48) 및 트렌치 측벽(46a)과 바닥면(46b)의 결합으로 인해 일어난다. 이어서, 상부면(종래의 쇼트키 정류기처럼)과 트렌치 측벽(46a)의 양쪽으로부터 고갈이 연장되어, 측벽으로부터 도전 영역을 고갈시킨다. 측벽 고갈은 쇼트키 금속층(48) 아래에서 전계를 감소시키고, 또한 역방향 누설 전류를 "줄이는 것"으로 생각될 수 있다. 트렌치 구조체(45)는 역방향 누설 전류를 비교적 낮게 유지하는 것은 물론, 장벽 전위와 Vf를 저하시킨다.
바람직한 트렌치 구조체(45)는 쇼트키 장벽 영역의 폭의 1 내지 2배인 트렌치(46)를 포함한다. 따라서, 장벽 영역이 0.7 내지 1.0 미크론이면, 트렌치 폭은 0.7 내지 2 미크론의 범위일 수 있다.
상기 다이오드(10, 40)는 공지된 기법을 사용하여 제조된다. 다이오드의 n+ GaN층과 n- GaN층은 금속-유기 화학 기상 증착법(MOCVD)(이것으로 제한되지 않음)을 비롯하여 공지된 증착법에 의해 기판 상에 증착된다. 다이오드(10)의 경우에, n- GaN층(13)은 공지된 식각법, 예컨대 화학 반응 이온 식각법(RIE) 또는 이온 밀 식각법에 의해 n+ GaN층(12)까지 식각된다. 쇼트키 금속층과 저항 금속층(14, 14b 및 16)은 표준 금속화 기법에 의해 다이오드(10) 상에 형성된다.
다이오드(40)의 경우에, n+ GaN층(42)과 n- GaN층(44)을 기판 상에 증착한 후에, n-GaN층(44)을 화학 또는 이온 밀 식각법으로 식각하여 트렌치(46)를 형성한다. n- GaN층(44)은 저항 금속(43a, 43b)을 위해 n+ GaN층(42)까지 더 식각된다. 이어서, SiN 절연층(47)을 전체 트렌치 구조체(45) 위에 증착하고 SiN 절연층을 시각하여 메사(49)를 노출시킨다. 최종 단계로서, 연속적인 쇼트키 금속층(48)이 표준 금속화 기법에 의해 트렌치 구조체(45) 위에 형성되어, 절연층(47)과 노출된 트렌치 메사(49)를 덮는다. n+ GaN층(42) 상에는 또한 저항 금속이 표준 금속화 기법에 의해 형성된다. 트렌치가 금속에 의해 덮이는 트렌치 다이오드의 실시예에서, 금속은 또한 표준 금속화 기법에 의해 증착될 수 있다.
터널 다이오드
도 5는 Vf가 순방향 바이어스 하에서 장벽 구역을 관통하는 전자 터널링의 결과로서 낮아지는 신규한 다이오드의 다른 실시예를 보여주고 있다. 장벽을 통과하는 터널링에 의해 전자는 장벽 위에서 종래의 열이온 방출에 의해 장벽을 가로지를 필요가 없다.
도 1과 도 4의 실시예처럼, 신규한 터널 다이오드(50)는 3족 질화물계 재료계로부터 형성되고, 바람직하게는 GaN, AlGaN 또는 InGaN으로 형성되지만, 그 외의 재료계가 또한 사용될 수 있다. 극성 재료 위에 극성 재료 그리고 비극성 재료 위에 극성 재료를 비롯하여 극성 재료와 비극성 재료의 조합이 사용될 수 있다. 이들 재료의 몇 가지 예로는 복잡한 극성 산화물, 예컨대 스트론튬 티타네이트, 리튬 니오베이트, 리드 지르코늄 티타네이트, 그리고 복잡하지 않은 2원 산화물, 예컨대 아연 산화물이 포함된다. 상기 재료는 터널링 전류가 허용되는 한 실리콘 또는 임의의 실리콘/유전체 스택 상에 사용될 수 있다.
다이오드(50)는 사파이어, 실리콘 카바이드(SiC) 또는 실리콘(Si)으로 구성된 기판(51)을 포함하는데, 상부 윤곽 때문에 SiC가 바람직한 재료이다. 상기 기판 위에는 n+ GaN층(52)이 있고, 기판(51)의 반대측에서 n+ GaN층(52) 상에 n- GaN층(53)이 있다. n+ GaN층(52) 반대측에서 n- GaN층 상에는 AlGaN 장벽층(54)이 포함된다. 다이오드(50)의 가장자리에서, 장벽층(54)과 n- GaN층(53)은 n+ GaN층(52)까지 하방으로 식각되어, 이 식각된 영역에서 n+ GaN층(52) 상에 저항 금속 콘택(55a, 55b)이 포함된다. 상기 구조들에서처럼, 저항 콘택은 또한 기판의표면 상에 포함될 수 있다. n- GaN층(53) 반대측에서 AlGaN 장벽층(54) 상에는 금속 콘택층(56)이 포함된다. 정류될 신호는 저항 콘택(55a, 55b)과 상부 금속 콘택(56)을 가로질러 인가된다.
AlGaN 장벽층(54)은 터널 장벽으로서의 역할을 한다. 장벽을 가로지른 터널링은 양자(quantum) 기계적 현상이며, AlGaN 장벽층(54)의 두께 및 Al 몰 분율은 순방향 터널링 가능성을 최대화시키도록 변동될 수 있다. AlGaN-GaN 재료계는 압전 응력에서 형성되어, 압전 쌍극자가 된다. 일반적으로 압전 응력과 유도 전하는 장벽층 두께에 의해 증가된다. 순방향 바이어스에서, 압전 전하로부터의 전자는 터널링을 향상시키는데, 그 이유는 터널링이 발생할 수 있는 상태의 개수가 증가되도록 전자가 도전에 이용될 수 있기 때문이다. 따라서, 신규한 터널 다이오드는 이러한 형태의 압전 전하를 보이는 다른 극성 재료로 이루어질 수 있다.
그러나, 역방향 바이어스 하에서, 압전 전하는 또한 역방향 누설 전류가 증가되게 한다. 장벽층이 더 두꺼워지거나 Al 몰 분율이 증가되면, Vf는 더 낮아지지만 또한 Irev가 증가된다. 따라서, 낮은 Vf와 비교적 낮은 Irev의 동작 특성을 달성하기 위하여 장벽층의 특정한 Al 몰 분율에 대해 최적의 장벽층이 존재한다.
도 6 내지 도 11은 30%의 Al을 갖는 AlGaN 장벽층의 상이한 3가지 두께의 경우에 신규한 다이오드의 정류 특성을 보여주고 있다. 각 두께의 경우에 대해, 에너지 대역도 및 대응하는 전압 대 전류 그래프가 있다.
도 6은 22Å 두께의 장벽층(54)을 갖는 터널 다이오드(50)의 대역도를 보여주고 있다. 도 6에는 장벽층(63)과 n- GaN 반도체층(62) 사이의 접합부에서 전형적인 장벽 전위(61)가 도시되어 있다. 상부 콘택 금속(64)은 반도체층 반대측에서 장벽층(63) 위에 있다. 도 7은 도 6의 다이오드의 대응하는 전류 대 전압 특성을 좌표로 나타낸 그래프(70)를 보여주고 있다. 대략 0.1 V의 Vf(71)와 낮은 역방향 전류(Irev)(72)를 갖는다.
도 8은 30Å의 두께의 장벽층을 갖는 동일한 터널 다이오드의 대역도를 보여주고 있다. 장벽층 두께의 증가는 장벽 구역의 압전 전하를 증가시킴으로써, 장벽을 가로지르는 터널링을 향상시킨다. 이는 장벽층(82)과 n- GaN층(83) 사이의 접합부에서 장벽 전위(81)를 평평하게 한다. 전하는 순방향 바이어스가 인가될 때 장벽을 극복할 필요가 없어, 다이오드의 Vf를 크게 감소시킨다. 그러나, 평평해진 장벽은 또한 역방향 누설 전류(Irev)가 증가되게 한다. 도 9는 도 7의 Vf보다 낮은 Vf(91)를 보여주는 그래프(90)이다. 또한, Irev(92)는 도 7의 Irev에 비해 증가된다.
도 10은 38Å 두께의 장벽층을 갖는 동일한 터널 다이오드의 대역도(100)를 보여주고 있다. 다시, 장벽층 두께의 증가는 압전 전하를 증가시킨다. 이 두께에서, 장벽층(102)과 n- GaN층 사이의 장벽 전위(101)는 장벽층과 n- GaN층 사이의 접합부 근처에서 하방으로 늘어지고, 이에 의해 순방향 및 역방향 바이어스에서 장벽이 하전되지 않는다. 도 11은 대응하는 전류 대 전압 특성의 그래프(110)를 보여주고 있다. 다이오드(100)는 순방향 및 역방향 바이어스에 반응하여 즉각적인순방향 및 역방향 전류를 경험함으로써, 다이오드는 사실상 저항으로 된다.
장벽층에서 알루미늄의 몰 농도가 상이한 경우에는, 도 6 내지 도 11에 도시된 특성을 달성하기 위해 층들의 두께가 다르게 된다.
도 12는 역방향 전류를 감소시키는 트렌치 구조체(121)가 있는 신규한 터널링 다이오드(120)를 보여주고 있다. 상기 쇼트키 다이오드(40)와 마찬가지로, 트렌치 구조체는 평행하고 동일한 간격을 두고 있는 복수 개의 트렌치(122)를 포함하지만, 이 다이오드에서 트렌치는 AlGaN 장벽층(123)과 n- GaN층(124)을 통해 n+ GaN층(125)(AP GaN 주형)까지 식각된다. 인접한 트렌치(122) 사이에는 메사 구역(126)이 있다. 트렌치의 측벽과 바닥면은 절연층(127)을 포함하고, 상부 쇼트키 금속층(128)은 전체 트렌치 구조체(121)를 덮는다. 트렌치 구조체는 전술한 실시예와 동일한 방식으로 작용하여, 역방향 전류를 감소시킨다. 순방향 전압에 반응하여 즉각적인 순방향 전류가 생기는 소정의 두께의 장벽층을 갖는 터널 다이오드에 유용하다. 트렌치 구조체를 사용함으로써, 다이오드는 또한 역방향 전류 누설이 개선된다. 또한, 전술한 것처럼, 트렌치 측벽과 바닥면은 쇼트키 금속층(128)로부터 격리되는 한 금속에 의해 덮일 수 있다.
바람직한 특정 구조를 참조하여 본 발명을 상당히 상세하게 설명하였지만, 다른 변경이 가능하다. 따라서, 첨부된 청구 범위의 사상 및 범위는 명세서에서 설명된 바람직한 변경으로 제한되지 않는다.

Claims (50)

  1. 3족 질화물계 다이오드로서,
    n+가 도핑된 GaN층(42)과,
    상기 n+ GaN층(42) 위에 있는 n-가 도핑된 GaN층(44)과,
    상기 n-가 도핑된 GaN층(44) 위에 있고 소정의 일함수를 갖는 쇼트키 금속층(48)으로서, 상기 n- GaN층(44)은 쇼트키 금속층(48)과 접합부를 형성하고, 상기 접합부는 쇼트키 금속층(48)의 일함수에 종속되는 장벽 전위의 에너지 준위(33)를 갖는 것인 쇼트키 금속층(48)과,
    상기 n- GaN층(44)의 표면 위에 있는 트렌치 구조체(45)
    를 구비하며, 상기 다이오드는 역방향 바이어스 하에서 역방향 누설 전류를 경험하고, 상기 트렌치 구조체(45)는 역방향 누설 전류량을 감소시키는 것인 3족 질화물계 다이오드.
  2. 제1항에 있어서, 상기 장벽 전위(33)는 상기 쇼트키 금속의 일함수에 종속되는 것인 3족 질화물계 다이오드.
  3. 제1항에 있어서, 상기 n-가 도핑된 GaN층(44)은 전자 친화력을 갖고, 상기 장벽 전위(33)는 상기 쇼트키 금속의 일함수에서 상기 전자 친화력을 뺀 값과 대략 동일한 것인 3족 질화물계 다이오드.
  4. 제1항에 있어서, 상기 n-가 도핑된 GaN층(44)의 반대측에서 상기 n+ GaN층(42)에 인접한 기판을 더 구비하는 것인 3족 질화물계 다이오드.
  5. 제4항에 있어서, 상기 기판은 사파이어(Al2O3), 실리콘 카바이드(SiC) 또는 실리콘(Si)인 것인 3족 질화물계 다이오드.
  6. 제1항에 있어서, 상기 쇼트키 금속(48)은 Ti, Cr, Nb, Sn, W 및 Ta로 이루어지는 군의 금속 중 하나인 것인 3족 질화물계 다이오드.
  7. 제1항에 있어서, 상기 n+가 도핑된 GaN층(42)은 적어도 1018/cm3(centimeter cubed)의 농도까지 불순물로 도핑되는 것인 3족 질화물계 다이오드.
  8. 제1항에 있어서, 상기 n-가 도핑된 GaN층(44)은 5 ×1014/cm3내지 5 ×1017/cm3의 농도까지 불순물로 도핑되는 것인 3족 질화물계 다이오드.
  9. 제1항에 있어서, 상기 트렌치 구조체(45)는 복수 개의 트렌치(46)를 구비하며, 인접한 트렌치(46) 사이에는 메사 구역(49)이 있고, 상기 트렌치(46)는절연재(47)에 의해 피복된 측벽(46a)과 바닥면(46b)을 포함하고, 상기 쇼트키 금속층(48)은 상기 트렌치(46)와 메사 구역(49)을 덮으며, 상기 절연재(47)는 쇼트키 금속층(48)과 측벽(46a) 및 바닥면(46b) 사이에 샌드위치되는 것인 3족 질화물계 다이오드.
  10. 제9항에 있어서, 상기 복수 개의 트렌치(46)는 평행하고 동일한 간격을 두고 있는 것인 3족 질화물계 다이오드.
  11. 제9항에 있어서, 상기 절연재는 SiN인 것인 3족 질화물계 다이오드.
  12. 제9항에 있어서, 상기 절연재(47)는 높은 일함수를 갖는 금속에 의해 대체되는 것인 3족 질화물계 다이오드.
  13. 제1항에 있어서, 상기 n+ GaN층(42) 위에 있는 저항 콘택(43a, 43b)을 더 구비하고, 상기 저항 콘택(43a, 43b)과 쇼트키 금속층(48)을 가로질러 신호가 장치에 인가되는 것인 3족 질화물계 다이오드.
  14. 다이오드로서,
    고도로 도핑된 갈륨 질화물 반도체 재료층(42)과,
    상기 고도로 도핑된 갈륨 질화물 반도체 재료층(42)에 인접하고 고정되지 않은 표면 전위를 갖는 더 낮게 도핑된 갈륨 질화물 반도체 재료층(44)과,
    상기 더 낮게 도핑된 갈륨 질화물 반도체 재료층(44) 위에 있는 쇼트키 금속층(48)으로서, 상기 더 낮게 도핑된 갈륨 질화물 반도체 재료층(44)은 상기 쇼트키 금속(48)과 함께 쇼트키 금속(48)의 종류에 종속되는 장벽 전위 에너지 준위(33)를 갖는 접합부를 형성하고, 상기 장벽 전위는 상기 다이오드가 낮은 순방향 전압 다이오드로서 동작하게 하는 크기이며, 상기 다이오드는 역방향 바이어스 하에서 역방향 누설 전류를 경험하는 것인 쇼트키 금속층(48)과,
    상기 역방향 누설 전류량을 감소시키는 수단
    을 구비하는 것인 다이오드.
  15. 제14항에 있어서, 상기 도핑된 층(42, 44)은 도핑된 n형인 것인 다이오드.
  16. 제14항에 있어서, 상기 도핑된 층(42, 44)의 반도체 재료는 3족 질화물인 것인 다이오드.
  17. 제14항에 있어서, 상기 고도로 도핑된 반도체(42)는 n+가 도핑된 GaN층이고, 상기 더 낮게 도핑된 반도체(44)는 n-가 도핑된 GaN층인 것인 다이오드.
  18. 제14항에 있어서, 상기 쇼트키 금속층(48)은 소정의 일함수를 갖고, 변동되는 에너지 준위를 갖는 장벽 전위(33)는 상기 쇼트키 금속(48)의 일함수에 종속되는 것인 다이오드.
  19. 제14항에 있어서, 상기 더 낮게 도핑된 층(44)의 반대측에서 상기 고도로 도핑된 층(42)에 인접한 기판을 더 구비하는 것인 다이오드.
  20. 제21항에 있어서, 상기 기판(41)은 사파이어(Al2O3), 실리콘 카바이드(SiC) 또는 실리콘(Si)인 것인 다이오드.
  21. 제14항에 있어서, 상기 쇼트키 금속(48)은 Ti, Cr, Nb, Sn, W 및 Ta로 이루어지는 군의 금속 중 하나인 것인 다이오드.
  22. 제17항에 있어서, 상기 n+가 도핑된 GaN층(42)은 적어도 1018/cm3(centimeter cubed)의 농도까지 불순물로 도핑되는 것인 다이오드.
  23. 제17에 있어서, 상기 n-가 도핑된 GaN층(44)은 5 ×1014/cm3내지 5 ×1017/cm3의 농도까지 불순물로 도핑되는 것인 다이오드.
  24. 제14항에 있어서, 상기 역방향 누설 전류량을 감소시키는 수단은 상기 더 낮게 도핑된 반도체 재료(44)의 표면 상에 트렌치 구조체(45)를 더 구비하며, 상기 다이오드는 역방향 바이어스 하에서 역방향 누설 전류를 경험하고, 상기 트렌치 구조체(45)는 역방향 누설 전류량을 감소시키는 것인 다이오드.
  25. 제24항에 있어서, 상기 트렌치 구조체(45)는 복수 개의 트렌치(46)를 구비하며, 인접한 트렌치(46) 사이에는 메사 구역(49)이 있고, 상기 트렌치(46)는 절연재(47)에 의해 피복된 측벽(46a)과 바닥면(46b)을 각각 포함하고, 상기 쇼트키 금속층(48)은 상기 트렌치(46)와 메사 구역(49)을 덮으며, 상기 절연재(47)는 쇼트키 금속층(48)과 측벽(46a) 및 바닥면(46b) 사이에 샌드위치되는 것인 다이오드.
  26. 제25항에 있어서, 상기 절연재(47)는 높은 일함수를 갖는 금속에 의해 대체되는 것인 다이오드.
  27. 제14항에 있어서, 상기 더 높게 도핑된 반도체 재료 위에 저항 콘택(43a, 43b)을 더 구비하는 것인 다이오드.
  28. 터널링 다이오드로서,
    n+가 도핑된 층(52)과,
    상기 n+가 도핑된 층(52)에 인접한 n-가 도핑된 층(53)과,
    상기 n+가 도핑된 층(52)의 반대측에서 상기 n-가 도핑된 층(53)에 인접한장벽층(54)과,
    상기 n-가 도핑된 층(53)의 반대측에서 상기 장벽층(54) 위에 있는 금속층(56)으로서, 상기 n-가 도핑된 층(53)은 상기 장벽층(54)과 함께 장벽 전위(81)를 갖는 접합부를 형성하고, 이 장벽 전위는 순방향 바이어스 하에서 장벽 전위(81)를 통과하는 전자 터널링의 결과로서 상기 다이오드의 온 상태 전압이 낮게 되게 하는 것인 금속층(56)
    을 구비하는 것인 터널링 다이오드.
  29. 제28항에 있어서, 상기 장벽층(54)은 전자 터널링을 향상시킴으로써 다이오드의 온 상태 전압을 저하시키는 압전 쌍극자를 포함하는 것인 터널링 다이오드.
  30. 제28항에 있어서, 상기 압전 쌍극자의 개수는 상기 장벽층의 두께가 증가함에 따라 증가하지만, 여전히 터널링 전류를 허용하는 것인 터널링 다이오드.
  31. 제28항에 있어서, 상기 n-가 도핑된 층(53)의 반대측에서 n+가 도핑된 층(52)에 인접한 기판을 더 구비하고, 상기 기판(51)은 사파이어, 실리콘 카바이드 또는 실리콘을 포함하는 것인 터널링 다이오드.
  32. 제28항에 있어서, 상기 n+가 도핑된 층(52), n-가 도핑된 층(53) 및 장벽층(54)은 극성 재료를 포함하는 것인 터널링 다이오드.
  33. 제28항에 있어서, 상기 n+가 도핑된 층(52), n-가 도핑된 층(53) 및 장벽층(54)은 3족 질화물 재료계로 이루어지는 것인 터널링 다이오드.
  34. 제28항에 있어서, 상기 n+가 도핑된 층(52)은 GaN이고, 상기 n-가 도핑된 층(53)은 GaN이며, 상기 장벽층(54)은 AlGaN인 것인 터널링 다이오드.
  35. 제28항에 있어서, 상기 n+가 도핑된 층(52), n-가 도핑된 층(53) 및 장벽층(54)은 극성 재료, 비극성 재료 또는 그 조합체로 형성되는 것인 터널링 다이오드.
  36. 제28항에 있어서, 상기 n+가 도핑된 층(52), n-가 도핑된 층(53) 및 장벽층(54)은 복잡한 극성 산화물, 예컨대 스트론튬 티타네이트, 리튬 니오베이트, 리드 지르코늄 티타네이트 또는 그 조합체로 형성되는 것인 터널링 다이오드.
  37. 제28항에 있어서, 상기 n+가 도핑된 층(52), n-가 도핑된 층(53) 및 장벽층(54)은 2원 극성 산화물, 예컨대 아연 산화물로 형성되는 것인 터널링 다이오드.
  38. 제28항에 있어서, 상기 장벽층 및 n-가 도핑된 층(123, 124)에 트렌치 구조체(121)를 더 구비하며, 상기 다이오드는 역방향 바이어스 하에서 역방향 누설 전류를 경험하고, 상기 트렌치 구조체(121)는 역방향 누설 전류량을 감소시키는 것인 터널링 다이오드.
  39. 제28항에 있어서, 상기 트렌치 구조체(121)는 인접한 트렌치(122) 사이에 메사 구역(126)이 있는 복수 개의 트렌치(122)를 상기 장벽층과 n-가 도핑된 층(123, 124)에 구비하며, 상기 트렌치(126)는 절연재(127)에 의해 피복된 측벽과 바닥면을 각각 포함하고, 상기 금속층(128)은 상기 트렌치(122)와 메사 구역(126)을 덮으며, 상기 절연재(127)는 금속층(128)과 측벽 및 바닥면 사이에 샌드위치되는 것인 터널링 다이오드.
  40. 제39항에 있어서, 상기 절연재(127)는 높은 일함수를 갖는 금속에 의해 대체되는 것인 터널링 다이오드.
  41. 제28항에 있어서, 상기 n+가 도핑된 층 위에 저항 콘택(55a, 55b)을 더 구비하는 것인 터널링 다이오드.
  42. 고정되지 않은 표면 전위를 갖는 반도체 재료(42, 44)와,
    소정의 일함수를 갖고, 상기 반도체 재료(44)와 함께 장벽 전위(33)를 갖는 접합부를 형성하는 쇼트키 금속(48)
    을 구비하고, 상기 장벽 전위(33)의 높이는 상기 일함수에 종속되는 것인 쇼트키 다이오드.
  43. 제42항에 있어서, 상기 반도체 재료(42, 44)는 3족 질화물계인 것인 쇼트키 다이오드.
  44. 제42항에 있어서, 상기 반도체 재료(42, 44)는 n-가 도핑된 GaN층(44)과 n+가 도핑된 GaN층(42)을 구비하는 것인 쇼트키 다이오드.
  45. 제44항에 있어서, 상기 n+가 도핑된 GaN층(42) 위에 있는 저항 콘택(43a, 43b)을 더 구비하고, 상기 쇼트키 금속(48)은 상기 n- GaN층(44)과 접촉하는 것인 쇼트키 다이오드.
  46. 제42항에 있어서, 상기 장벽 전위(33)의 높이는 상기 쇼트키 금속(48)의 일함수에 의해 양으로 변동되는 것인 쇼트키 다이오드.
  47. 제44항에 있어서, 사파이어(Al2O3), 실리콘 카바이드(SiC) 또는 실리콘(Si)으로 제조되고, 상기 n- GaN층의 반대측에서 상기 n+ GaN층에 인접한 기판(41)을 더 구비하는 것인 쇼트키 다이오드.
  48. 제42항에 있어서, 상기 쇼트키 금속(48)은 Ti, Cr, Nb, Sn, W, Ta 및 Ge로 이루어지는 군의 금속 중 하나와, 유사한 일함수를 갖는 다른 금속인 것인 쇼트키 다이오드.
  49. 제42항에 있어서, 상기 반도체 재료(42, 44)에 있는 트렌치 구조체(45)를 더 구비하며, 상기 다이오드는 역방향 바이어스 하에서 역방향 누설 전류를 경험하고, 상기 트렌치 구조체(45)는 역방향 누설 전류를 감소시키는 것인 쇼트키 다이오드.
  50. 제42항에 있어서, 상기 트렌치 구조체(45)는 인접한 트렌치(46) 사이에 메사 구역(49)이 있는 복수 개의 트렌치(46)를 구비하며, 상기 트렌치(46)는 절연재(47)에 의해 피복된 측벽(46a)과 바닥면(46b)을 포함하고, 상기 쇼트키 금속(48)은 상기 트렌치(46)와 메사 구역(49)을 덮으며, 상기 절연재(47)는 쇼트키 금속(48)과 측벽(46a) 및 바닥면(46b) 사이에 샌드위치되는 것인 쇼트키 다이오드.
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