JP4398780B2 - ＧａＮ系半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 188
- 150000004767 nitrides Chemical class 0.000 claims description 78
- 230000004888 barrier function Effects 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 229910052749 magnesium Inorganic materials 0.000 claims description 3
- 229910052725 zinc Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 244
- 230000005533 two-dimensional electron gas Effects 0.000 description 18
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 12
- 239000000758 substrate Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 8
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 8
- 229910021529 ammonia Inorganic materials 0.000 description 6
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 125000005842 heteroatom Chemical group 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
本発明は、半導体装置に関し、特に、耐圧が高くオン電圧が低く、かつ、逆方向の電圧時のリーク電流の少ないＧａＮ系半導体装置に関する。
窒化物系化合物半導体を用いた電子デバイスは、材料が本質的に持つ特性から、高温動作化、高耐圧、高速のデバイスとして有望である。特に、高耐圧・大電流動作化が可能なことから、電源デバイスとしての応用が期待されている。
そして特に、耐圧が高くオン抵抗が低いＧａＮ系半導体装置として特許文献１に記載されたような、ＧａＮ系半導体装置がある。
そして特に、耐圧が高くオン抵抗が低いＧａＮ系半導体装置として特許文献１に記載されたような、ＧａＮ系半導体装置がある。
すなわち、図５（ａ）に示したように、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３と、前記III−Ｖ族窒化物半導体層３上に前記所定の幅よりも狭い幅ｄでショットキー接合する第１アノード電極８と、前記第１アノード電極８に接触する部分以外の前記III−Ｖ族窒化物半導体層３上にショットキー接合すると共に前記第１アノード電極８に電気的に接続する第２アノード電極９とを備え、前記第１アノード電極８と前記III−Ｖ族窒化物半導体層３との間で形成されるショットキーバリアの高さが前記第２アノード電極９と前記III−Ｖ族窒化物半導体層３との間で形成されるショットキーバリアの高さよりも低いＧａＮ系半導体装置である。 ここで、符号１２は、カソード電極であり、第１アノード電極８と第２アノード電極９は、複合アノード電極１０となっている。
そして、図５（ｂ）に示したように、表面の一部が凸部１５形状をなすIII−Ｖ族窒化物半導体層と、前記 III−Ｖ族窒化物半導体層の前記凸部１５の上面にショットキー接合する第１アノード電極８と、前記III−Ｖ族窒化物半導体層の前記凸部１５の側面にショットキー接合すると共に前記第１アノード電極８に電気的に接続する第２アノード電極９とを備え、前記第１アノード電極８と前記III−Ｖ窒化物半導体層との間で形成されるショットキーバリアの高さが前記第２アノード電極９と前記III−Ｖ窒化物半導体層との間で形成されるショットキーバリアの高さよりも低いことを特徴とするＧａＮ系半導体装置もある。
この半導体装置は、さらに前記III−Ｖ族窒化物半導体層の前記凸部１５の前記側面と前記第２アノード電極９との間に形成され且つ前記III−Ｖ族窒化物半導体層のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有するIII−Ｖ族窒化物半導体層１６を備えている。
図５（ａ）（ｂ）に示したＧａＮ系半導体装置は、ダイオードを構成する。すなわち、順バイアスを加えると、ショットキーバリアの低い第１アノード電極８がまず通電し、ついで、第２アノード電極９が通電する。そのため、順方向電流の立ち上がりが早くなるのでオン抵抗が低く、かつオン電圧を０Ｖに近づけることができる。そして、逆方向の電圧を加えると、第２アノード電極９直下のIII−Ｖ族窒化物半導体層３に空乏層が広がり、電流経路がピンチオフされる。
しかしながら、図５（ａ）に示した半導体装置では、第２アノード電極９が平面状に配置されているので、逆方向の電圧を加えたときに所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３に空乏層が広がりにくい問題がある。そのため、逆方向の電圧時のリーク電流が増加する。また、図５（ｂ）に示した半導体装置では、III−Ｖ族窒化物半導体層の表面の一部が凸部１５形状をなす部分が含まれるので、製造工程が増加する。また、凸部１５形状の側面を精度良く作成するのが困難なので、逆方向の電圧を加えたときに空乏層の広がりが均一になりにくく、リーク電流が増加する。
そこで、本発明が解決しようとする課題は、アノード電極とカソード電極を有するＧａＮ系半導体装置において、オン電圧が低く、かつ、逆方向の電圧時のリーク電流の少ないものを提供することを目的とする。
請求項１に係る発明は、所定の幅を有するIII−Ｖ族窒化物半導体層と、前記III−Ｖ族
窒化物半導体層上に前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極
と、前記第１アノード電極に接触する部分以外の前記III−Ｖ族窒化物半導体層上にショ
ットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを
備え、前記第１アノード電極と前記III−Ｖ族窒化物半導体層との間で形成されるショッ
トキーバリアの高さが前記第２アノード電極と前記III−Ｖ族窒化物半導体層との間で形
成されるショットキーバリアの高さよりも低いＧａＮ系半導体装置において、
前記所定の幅を有するIII−Ｖ族窒化物半導体層は、第１の層と前記第１の層よりもバ
ンドギャップエネルギーが大きい第２の層がこの順に積層されたヘテロ構造を含み、前記
アノード電極直下の前記第２の層の厚さが、前記アノード電極直下以外の前記第２の層の
厚さよりも薄いことを特徴とする。
窒化物半導体層上に前記所定の幅よりも狭い幅でショットキー接合する第１アノード電極
と、前記第１アノード電極に接触する部分以外の前記III−Ｖ族窒化物半導体層上にショ
ットキー接合すると共に前記第１アノード電極に電気的に接続する第２アノード電極とを
備え、前記第１アノード電極と前記III−Ｖ族窒化物半導体層との間で形成されるショッ
トキーバリアの高さが前記第２アノード電極と前記III−Ｖ族窒化物半導体層との間で形
成されるショットキーバリアの高さよりも低いＧａＮ系半導体装置において、
前記所定の幅を有するIII−Ｖ族窒化物半導体層は、第１の層と前記第１の層よりもバ
ンドギャップエネルギーが大きい第２の層がこの順に積層されたヘテロ構造を含み、前記
アノード電極直下の前記第２の層の厚さが、前記アノード電極直下以外の前記第２の層の
厚さよりも薄いことを特徴とする。
請求項２に係る発明は、請求項１記載のＧａＮ系半導体装置において、少なくとも前記
第１アノード電極が接触し、前記第２の層よりもバンドギャップエネルギーの小さいIII
−Ｖ族窒化物半導体からなる第３の層が前記III−Ｖ族窒化物半導体層に含まれているこ
とを特徴とする。
第１アノード電極が接触し、前記第２の層よりもバンドギャップエネルギーの小さいIII
−Ｖ族窒化物半導体からなる第３の層が前記III−Ｖ族窒化物半導体層に含まれているこ
とを特徴とする。
請求項３に係る発明は、請求項１又は請求項２記載のＧａＮ系半導体装置において、前
記第１の層と前記第２の層の間に、前記第２の層よりもバンドギャップエネルギーの大き
いIII−Ｖ族窒化物半導体からなる中間層が挿入されていることを特徴とする。
記第１の層と前記第２の層の間に、前記第２の層よりもバンドギャップエネルギーの大き
いIII−Ｖ族窒化物半導体からなる中間層が挿入されていることを特徴とする。
請求項４に係る発明は、請求項１〜３いずれか１項に記載のＧａＮ系半導体装置におい
て、前記ＧａＮ系半導体装置のカソード電極に接してなる部分のIII−Ｖ族窒化物半導体
層は、前記第１の層に接していることを特徴とする。
て、前記ＧａＮ系半導体装置のカソード電極に接してなる部分のIII−Ｖ族窒化物半導体
層は、前記第１の層に接していることを特徴とする。
請求項５に係る発明は、請求項１〜４いずれか１項に記載のＧａＮ系半導体装置におい
て、前記III−Ｖ族窒化物半導体層の半導体材料は、Ａｌ x Ｉｎ y Ｇａ 1-x-y Ｎ 1-l-k Ａｓ l Ｐ
k （０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）であることを
特徴とする。
て、前記III−Ｖ族窒化物半導体層の半導体材料は、Ａｌ x Ｉｎ y Ｇａ 1-x-y Ｎ 1-l-k Ａｓ l Ｐ
k （０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）であることを
特徴とする。
請求項６に係る発明は、請求項２記載のＧａＮ系半導体装置において、前記第３の層は
、ｎ型不純物を５×１０ １７ ｃｍ −３ 以上ドーピングしたＩｎyＧａ1-yＮであることを特
徴とする。
、ｎ型不純物を５×１０ １７ ｃｍ −３ 以上ドーピングしたＩｎyＧａ1-yＮであることを特
徴とする。
請求項７に係る発明は、請求項４記載のＧａＮ系半導体装置において、前記カソード電
極に接してなる部分のIII−Ｖ族窒化物半導体層は、ｎ型不純物の濃度を５×１０１７ｃ
ｍ−３以上ドーピングしたＩｎ y Ｇａ 1-y Ｎであることを特徴とする。
極に接してなる部分のIII−Ｖ族窒化物半導体層は、ｎ型不純物の濃度を５×１０１７ｃ
ｍ−３以上ドーピングしたＩｎ y Ｇａ 1-y Ｎであることを特徴とする。
請求項８に係る発明は、請求項１〜７いずれか１項に記載のＧａＮ系半導体装置におい
て、少なくとも前記アノード電極直下の前記第２の層の厚さが１０ｎｍ以下、又は前記中
間層の厚さが５ｎｍ以下であることを特徴とする。
て、少なくとも前記アノード電極直下の前記第２の層の厚さが１０ｎｍ以下、又は前記中
間層の厚さが５ｎｍ以下であることを特徴とする。
請求項９に係る発明は、請求項１〜８いずれか１項に記載のＧａＮ系半導体装置におい
て、前記第１の層に、Ｍｇ、Ｚｎ、Ｃのうち少なくとも一種類のｐ型不純物を添加したこ
とを特徴とする
て、前記第１の層に、Ｍｇ、Ｚｎ、Ｃのうち少なくとも一種類のｐ型不純物を添加したこ
とを特徴とする
本発明に係るＧａＮ系半導体装置によれば、オン電圧が低く、かつ、逆方向の電圧時のリーク電流の少ないとともに、大電流動作が可能となる。そしてもちろん、本発明に係る半導体装置は、既に説明した従来技術に係る半導体装置のように、半導体装置の半導体層の表面の一部が凸部形状をなす部分を含まないので、製造も容易である。
（第１の実施の形態）
以下、図面に基づいて本発明の実施の形態を詳細に説明する。図１は、本発明に係るＧａＮ系半導体装置の第１の実施形態の断面図である。
図１に示すように、本実施形態に係るＧａＮ系半導体装置は、例えば絶縁性又は半絶縁性の基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成され所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３が形成されている。なお後で説明するように、符号１１はコンタクト層、符号１２はカソード電極である。
以下、図面に基づいて本発明の実施の形態を詳細に説明する。図１は、本発明に係るＧａＮ系半導体装置の第１の実施形態の断面図である。
図１に示すように、本実施形態に係るＧａＮ系半導体装置は、例えば絶縁性又は半絶縁性の基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成され所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３が形成されている。なお後で説明するように、符号１１はコンタクト層、符号１２はカソード電極である。
更に、ＧａＮ系半導体装置は、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３よりも狭い幅ｄ（好ましくは０．３〜２ミクロンたとえば２ミクロン）で当該半導体層の上面にショットキー接合し且つ第１アノード電極８として機能する電極と、第一アノード電極８で覆われた部分以外の所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３の表面にショットキー接合して形成された電極とを備えている。そしてその電極は、第１アノード電極８にも電気的に接続され、第２アノード電極９として機能する。また、第１アノード電極８と第２アノード電極９は共同して複合アノード電極１０を構成している。
上記構成のＧａＮ系半導体装置において、第１アノード電極８と所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３との間で形成されるショットキーバリアの高さは、第２アノード電極９と当該半導体層との間で形成されるショットキーバリアの高さよりも低い。
この構成により、アノード電極１０に順方向の電圧を加えると、直ちに、ショットキーバリアの高さが低い第１アノード電極８が先に機能する。そして、順方向の電圧が上昇していくと第２アノード電極９が機能する。こうして、順方向電流の立ち上がりが早くなるのでオン抵抗が低く、かつオン電圧を０Ｖに近づけることができる。そして、逆方向の電圧を加えると、第２アノード電極９直下のIII−Ｖ族窒化物半導体層に空乏層が広がり、電流経路がピンチオフされ、電流が遮断される。こうして、ダイオードの特性を有するＧａＮ系半導体装置が構成される。
本実施形態に係るＧａＮ系半導体装置は、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３には、互いにバンドギャップエネルギーの大きさが異なり、バンドギャップエネルギーの大きい層５とバンドギャップエネルギーの小さい層４の一組の層からなるヘテロ構造６を含んでいる。
III−Ｖ族窒化物半導体からなり、互いにバンドギャップエネルギーの大きさが異なる一組の層からなるヘテロ構造６の界面においてはピエゾ効果が発生する。これにより、バンドギャップエネルギーの小さい層４の側のヘテロ接合の界面に二次元電子ガス７が発生する。
ここで、アノード電極１０に順方向の電圧を加えた場合に流れる電流経路は、アノード電極１０／ヘテロ構造６を構成するバンドギャップエネルギーの大きい層５（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）／ヘテロ構造６を構成するバンドギャップエネルギーの小さい層４（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）に発生した二次元電子ガス７となる。
二次元電子ガス７は高い電子移動度をもつ層なので、ここを流れようとする電流の抵抗は非常に小さい。そこで、ＧａＮ系半導体装置のカソード電極１２から取り出す電流の経路に二次元電子ガス７を含ませると、オン抵抗を一層小さくすることができる。
ＧａＮ系半導体装置のカソード電極１２は、コンタクト層１１をなすIII−Ｖ族窒化物半導体層を介してオーミック接触する。そのコンタクト層１１を上記ヘテロ構造６をなすバンドギャップエネルギーの小さい層４と接するようにすれば良い。このようにすることで、バンドギャップエネルギーの小さい層４の側のヘテロ接合の界面に発生した二次元電子ガス７がカソード電極１２にオーミック接触するコンタクト層１１と直接電気的に接続する。
こうして、ＧａＮ系半導体装置のアノード電極−カソード電極間の電流経路は、アノード電極１０／ヘテロ構造６を構成するバンドギャップエネルギーの大きい層５（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）／ヘテロ構造６を構成するバンドギャップエネルギーの小さい層４（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）に発生した二次元電子ガス７／カソード電極１２にオーミック接触するコンタクト層１１／カソード電極１２とすることができる。
ここで、二次元電子ガス７とコンタクト層１１との電気的接続を良好にするため、特開２００２−１８４９７２号公報の図１に示されたように、アンダーカット部を形成した箇所にコンタクト層１１を埋め込んでも良い。すなわち、ヘテロ構造６を構成するバンドギャップエネルギーの小さい層４上とバンドギャップエネルギーの大きい層５との間にアンダーカット部が形成された状態で、バンドギャップエネルギーの大きい層５と、そのバンドギャップエネルギーの大きい層５の側部とアンダーカット部が埋設されるようにコンタクト層１１を形成するようにする。
（第２の実施の形態）
以下、図２は、本発明に係るＧａＮ系半導体装置の第２の実施形態の断面図である。
本実施形態の特徴は図２に示したように、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが、アノード電極１０直下以外の前記ヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さよりも薄いことである。なお他の部分は、図１に示した本発明に係るＧａＮ系半導体装置の第１の実施形態と共通する。
以下、図２は、本発明に係るＧａＮ系半導体装置の第２の実施形態の断面図である。
本実施形態の特徴は図２に示したように、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが、アノード電極１０直下以外の前記ヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さよりも薄いことである。なお他の部分は、図１に示した本発明に係るＧａＮ系半導体装置の第１の実施形態と共通する。
アノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さを薄くすることにより、わずかな逆方向の電圧によってもヘテロ構造６を構成するバンドギャップエネルギーの小さい層４の半導体層中に空乏層が広がる。
そのため、バンドギャップエネルギーの小さい層４に達した空乏層が、その層に発生している二次元電子ガス７を消滅させる。そのため、電流経路の一部に２次元電子ガスが含まれていても、電流経路を確実に遮断させることができる。よって、逆方向の電圧時のリーク電流を抑えることができる。
すなわち、ＧａＮ系半導体装置のアノード電極−カソード電極間の電流経路が、アノード電極１０／ヘテロ構造６を構成するバンドギャップエネルギーの大きい層５（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）／ヘテロ構造６を構成するバンドギャップエネルギーの小さい層４（所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３）に発生した二次元電子ガス７／コンタクト層１１／カソード電極１２となっている場合に、二次元電子ガス７の電流経路が空乏層によって遮断されるためである。
なお、少なくともアノード電極１０直下の箇所のバンドギャップエネルギーの大きい層５の厚さのみを薄くするだけでなく、バンドギャップエネルギーの大きい層５を全層に渡って薄くしても同様の効果を得ることができる。
（第三の実施の形態）
以下、図３（ａ）、（ｂ）は、本発明に係るＧａＮ系半導体装置の第三の実施形態の断面図である。
本実施形態の特徴は、図１、図２に示した第１又は第２の実施形態に係るＧａＮ系半導体装置において、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３のバンドギャップエネルギーよりもバンドギャップエネルギーの小さいIII−Ｖ族窒化物半導体層１３が所定の幅Ｄを有するＩＩＩ−Ｖ族窒化物半導体層３中に含まれている。そして、その層１３は少なくとも第１アノード電極８と接触している。
なお他の部分は、図１、図２に示した本発明に係るＧａＮ系半導体装置の第１又は第２の実施形態と共通する。
以下、図３（ａ）、（ｂ）は、本発明に係るＧａＮ系半導体装置の第三の実施形態の断面図である。
本実施形態の特徴は、図１、図２に示した第１又は第２の実施形態に係るＧａＮ系半導体装置において、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３のバンドギャップエネルギーよりもバンドギャップエネルギーの小さいIII−Ｖ族窒化物半導体層１３が所定の幅Ｄを有するＩＩＩ−Ｖ族窒化物半導体層３中に含まれている。そして、その層１３は少なくとも第１アノード電極８と接触している。
なお他の部分は、図１、図２に示した本発明に係るＧａＮ系半導体装置の第１又は第２の実施形態と共通する。
第１又は第２の実施形態に係るＧａＮ系半導体装置は、第２アノード電極９と所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３中に含まれている層１３との間で形成されるショットキーバリアの高さは、第１アノード電極８と所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３との間で形成されるショットキーバリアの高さよりも低い。
ここで、第１アノード電極８に接するIII−Ｖ族窒化物半導体層のバンドギャップエネルギーを小さくすることにより、ショットキーバリア高さを一層低くすることができる。これにより、アノード電極１０に順方向の電圧を加えることにより迅速に、ショットキーバリアの高さが低い第１アノード電極８が機能する。これにより、オン電圧を一層小さくすることができるようになる。
（第四の実施の形態）
以下、図４（ａ）は、本発明に係るＧａＮ系半導体装置の第四の実施形態の断面図である。本実施形態は、図１に示した第１の実施形態に係るＧａＮ系半導体装置を変形したものであり、次段落で説明する特徴点以外はすべて第１の実施形態と共通する。
以下、図４（ａ）は、本発明に係るＧａＮ系半導体装置の第四の実施形態の断面図である。本実施形態は、図１に示した第１の実施形態に係るＧａＮ系半導体装置を変形したものであり、次段落で説明する特徴点以外はすべて第１の実施形態と共通する。
すなわち、第四の実施形態に係るＧａＮ系半導体装置の特徴は、図４（ａ）に示したように、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５とバンドギャップエネルギーの小さい層４の間に、バンドギャップエネルギーの大きい層５よりもバンドギャップエネルギーが大きいIII−Ｖ族窒化物半導体層が中間層１４として挿入されていることである。
このようにすることで、ヘテロ構造６をなすバンドギャップエネルギーの小さい層４と挿入された中間層１４とのバンドギャップエネルギーの差を大きくすることができる。
これにより、ヘテロ構造６をなすバンドギャップエネルギーの小さい層４の側のヘテロ接合の界面に発生する二次元電子ガス７の濃度を高くすることができる。したがって、オン抵抗を一層小さくすることが可能となる。
これにより、ヘテロ構造６をなすバンドギャップエネルギーの小さい層４の側のヘテロ接合の界面に発生する二次元電子ガス７の濃度を高くすることができる。したがって、オン抵抗を一層小さくすることが可能となる。
図４に示した第四の実施形態は、図１に示した第１の実施形態を変形したものである。しかし、同様の手段でもって図２に示した第２の実施形態を変形したもの（図４（ｂ）参照）、若しくは、図３に示した第三の実施形態を変形したものももちろん可能である。
（第一〜第四の実施の形態のさらなる具体的な形態）
上記実施の形態に使用されるIII−Ｖ族窒化物半導体層の半導体材料の具体的なものとして、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰk（０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）を用いることが可能である。この材料は、窒化物系化合物半導体が本質的に持つ特性を有しており、高温動作化、高耐圧、高速のＧａＮ系半導体装置の半導体層の材料として適しているためである（なお、以下の説明は、III−Ｖ族窒化物半導体層の半導体材料として、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰk（０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）を用いていることを前提とする。）。
上記実施の形態に使用されるIII−Ｖ族窒化物半導体層の半導体材料の具体的なものとして、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰk（０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）を用いることが可能である。この材料は、窒化物系化合物半導体が本質的に持つ特性を有しており、高温動作化、高耐圧、高速のＧａＮ系半導体装置の半導体層の材料として適しているためである（なお、以下の説明は、III−Ｖ族窒化物半導体層の半導体材料として、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰk（０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）を用いていることを前提とする。）。
特に、カソード電極１２に接してなる部分のIII−Ｖ族窒化物半導体層（コンタクト層１１）や、第１アノード電極８と接触するIII−Ｖ族窒化物半導体層１３の半導体材料としては、ｎ型不純物を高濃度にドーピングしたＩｎyＧａ1-yＮであることが好適である。
コンタクト層１１にｎ型不純物を高濃度にドーピングしたＩｎyＧａ1-yＮを用いた場合は、ＩｎyＧａ1-yＮのバンドギャップエネルギーが小さいので、カソード電極１２とのオーミック接触において、抵抗を下げることができる。さらに、ｎ型不純物が高濃度にドーピングされていれば、一層抵抗を下げることができる。
また、第１アノード電極８と接触するIII−Ｖ族窒化物半導体層の半導体材料ｎ型不純物を高濃度にドーピングしたＩｎyＧａ1-yＮを用いた場合は、第１アノード電極８とのショットキーバリアの高さを一層小さくすることができるので、オン電圧が下がる。さらに、ｎ型不純物が高濃度にドーピングされていれば、第１アノード電極８が作動したときに、電流が流れやすくなる。ここで、ＩｎyＧａ1-yＮにドーピングされる不純物の濃度は、上記作用を実現するため、５×１０17ｃｍ-3以上であることが望ましい。
所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３に含まれる互いにバンドギャップエネルギーの大きさが異なる一組の層のうち、バンドギャップエネルギーの小さい層４には、Ｍｇ、Ｚｎ、Ｃのうち少なくとも一種類のｐ型不純物を添加することが望ましい。これにより、層の真性度が高くなり、アノード電極１０に逆方向の電圧を加えた場合に、当該バンドギャップエネルギーの小さい層４に空乏層が広がりやすくなる。そのため、バンドギャップエネルギーの小さい層４に存在する二次元電子ガス７を広がってきた空乏層により消滅させやすい。これにより、アノード電極１０に逆方向の電圧を加えた場合のリーク電流を抑えることが可能となる。
また、図２に示した第２の実施形態に係るＧａＮ系半導体装置のように、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが、アノード電極１０直下以外の前記ヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さよりも薄い場合を考える。
このとき、アノード電極直下の前記ヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが１０ｎｍ以下であることが望ましい。この層の厚さをこのような範囲に設定することにより、アノード電極１０に逆方向の電圧を加えた場合に、空乏層がヘテロ構造６をなすバンドギャップエネルギーの小さい層４にも達しやすくなる。
そして、図４に示した第四の実施形態に係るＧａＮ系半導体装置のように、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５とバンドギャップエネルギーの小さい層４の間に、中間層１４を挿入する場合は、その中間層１４の厚さは５ｎｍ以下であることが望ましい。中間層１４はバンドギャップエネルギーが大きいので、電子に対する障壁となるので、層が厚すぎると抵抗が上昇してしまうためである。
なお、中間層１４の具体的な材料として、第一にＡｌＮを挙げることができる。この材料が、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰkのうち最もバンドギャップエネルギーを大きくすることができるためである。この場合は、ＡｌＮ層とバンドギャップエネルギーの大きい層５との界面の結晶性を良好とするため、バンドギャップエネルギーの大きさがそれらの層と中間的な、ＡｌxＧａ1-xＮからなる層を配置してもよい。また、バンドギャップエネルギーの大きい層５よりもバンドギャップエネルギーが大きいという条件を満たす限り、ＡｌxＧａ1-xＮを用いることができる。
（実施例１）
本発明に係るＧａＮ系半導体装置の第１の実施例を図１に示した。
図１に示すように、本実施形態のＧａＮ系半導体装置は、例えば絶縁性又は半絶縁性のサファイア基板１と、基板１上に形成された厚さ５０ｎｍのＧａＮバッファ層２と、バッファ層２上に形成され、濃度１×１０18ｃｍ-3のＣ（カーボン）がドーピングされた２０００ｎｍ厚のアンドープＧａＮ層（バンドギャップエネルギーの小さい層４）を備えている。そして、ＧａＮ層上には、ＧａＮ層のバンドギャップエネルギーよりも大きく、所定の幅Ｄ（好ましくは６ミクロン以下）を有する厚さ３０ｎｍのｉ型Ａｌ0.2Ｇａ0.8Ｎ層（バンドギャップエネルギーの大きい層５）が形成されている。これにより、互いにバンドギャップエネルギーの大きさが異なる一組の層のヘテロ構造６が構成される。このヘテロ構造６は、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３の一部分となる。
本発明に係るＧａＮ系半導体装置の第１の実施例を図１に示した。
図１に示すように、本実施形態のＧａＮ系半導体装置は、例えば絶縁性又は半絶縁性のサファイア基板１と、基板１上に形成された厚さ５０ｎｍのＧａＮバッファ層２と、バッファ層２上に形成され、濃度１×１０18ｃｍ-3のＣ（カーボン）がドーピングされた２０００ｎｍ厚のアンドープＧａＮ層（バンドギャップエネルギーの小さい層４）を備えている。そして、ＧａＮ層上には、ＧａＮ層のバンドギャップエネルギーよりも大きく、所定の幅Ｄ（好ましくは６ミクロン以下）を有する厚さ３０ｎｍのｉ型Ａｌ0.2Ｇａ0.8Ｎ層（バンドギャップエネルギーの大きい層５）が形成されている。これにより、互いにバンドギャップエネルギーの大きさが異なる一組の層のヘテロ構造６が構成される。このヘテロ構造６は、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３の一部分となる。
なお、ｉ型Ａｌ0.2Ｇａ0.8Ｎ層の不純物濃度は、好ましくは２×１０17ｃｍ-3以下と低いものになっている。さらに、ヘテロ構造６を構成するバンドギャップエネルギーの小さい層４をなすＧａＮ層の側のヘテロ界面において、２次元電子ガスが発生する。
本実施形態のＧａＮ系半導体装置は、ｉ型Ａｌ0.2Ｇａ0.8Ｎ層の幅Ｄよりも狭い幅ｄ（好ましくは０．３〜２ミクロンたとえば２ミクロン）でｉ型Ａｌ0.2Ｇａ0.8Ｎ層の上面にショットキー接合し且つ第１アノード電極８として機能するＴｉ／Ａｌ電極と、Ｔｉ／Ａｌ電極で覆われた部分以外のｉ型Ａｌ0.2Ｇａ0.8Ｎ層の表面にショットキー接合して形成された、Ｐｔ／Ａｕ電極とを備えている。Ｐｔ／Ａｕ電極は、Ｔｉ／Ａｌ電極にも電気的に接続されており、第２アノード電極９として機能する。こうして、第１アノード電極８と第２アノード電極９は複合アノード電極１０を構成する。
上記構成のショットキー接合において、第１アノード電極８の材料であるＴｉとｉ型Ａｌ0.2Ｇａ0.8Ｎ層との間で形成されるショットキーバリアの高さは、第２アノード電極９の材料であるＰｔ電極とｉ型Ａｌ0.2Ｇａ0.8Ｎ層との間で形成されるショットキーバリアの高さよりも低い。
ヘテロ構造６の一部は、エッチングされ、エッチング溝にｎ+型ＧａＮ層（コンタクト層１１）が埋め込まれている。これにより、二次元電子ガス７とコンタクト層１１とが電気的に接続される。そして、コンタクト層１１の表面にオーミック接合するシリサイド合金からなるカソード電極１２を設ける。以上の構成により、アノード−カソード間における電流経路が、アノード電極１０／バンドギャップエネルギーの大きい層５（Ａｌ0.2Ｇａ0.8Ｎ層）／バンドギャップエネルギーの小さい層４（ＧａＮ層）／２次元電子ガス７／コンタクト層１１／カソード電極１２、となるダイオードが構成される。
図１に示した本実施例のＧａＮ系半導体装置は以下の工程により製造することができる。
成長装置はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用い、基板１はサファイア基板を用いた。
１）まず、サファイア基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板１を１１００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１の表面に導入しＧａＮから成るバッファ層２の成長を行った。成長時間は４ｍｉｎでバッファ層２の膜厚は５０ｎｍ程度である。
成長装置はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用い、基板１はサファイア基板を用いた。
１）まず、サファイア基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板１を１１００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１の表面に導入しＧａＮから成るバッファ層２の成長を行った。成長時間は４ｍｉｎでバッファ層２の膜厚は５０ｎｍ程度である。
２）その後、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎ、そして、層の真性度を高くするためのドーパントのＣの材料としてＣＣｌ4を１０ｃｍ3／ｍｉｎの流量でバッファ層２の上に導入してＧａＮから成るバンドギャップエネルギーの小さい層４の成長を行った。成長時間は１０００ｓｅｃで、膜厚は２０００ｎｍであった。
３）次に、トリメチルアルミニウム（ＴＭＡｌ）を５０ｃｍ3／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.2Ｇａ0.8Ｎから成るバンドギャップエネルギーの大きい層５の成長を行った。成長時間は６０ｓｅｃで、膜厚は３０ｎｍである。このようにして、バンドギャップエネルギーの小さい層４とバンドギャップエネルギーの大きい層５からなるヘテロ構造６が構成される。
４）次にＡｌ0.2Ｇａ0.8Ｎ層の全面にＳｉＯ2膜を形成し、カソード電極１２が形成される領域に相当する部分のＳｉＯ2膜を除去して開口を設ける。そして、Ｃｌ2ガスを主体とするエッチング装置を用いて、底が二次元電子ガス７の領域より下になる程度の深さの溝を形成する。形成した溝に、ＭＯＣＶＤ法により、ＴＭＩｎ（５０ｃｍ3／ｍｉｎ）、ＴＭＧａ（１００ｃｍ3／ｍｉｎ）、アンモニア（１２リットル／ｍｉｎ）、ｎ型不純物としてのＳｉＨ4（１０ｃｍ3／ｍｉｎ）を用い、成長温度１０５０℃でＳｉが高濃度でドーピングされて成るｎ−Ｉｎ0.2Ｇａ0.8Ｎのコンタクト層１１（キャリア濃度は１×１０19 ／ｃｍ3）を埋め込んだ。
５）最後に通常のＥＢ蒸着法とリフトオフ法により、第１アノード電極８と第２アノード電極９からなる複合アノード電極１０、カソード電極１２を形成する。
すなわち、第１アノード電極８として機能するＴｉ／Ａｌ電極を幅ｄでもってＡｌ0.2Ｇａ0.8Ｎ層の表面に形成した後、Ｔｉ／Ａｌ電極で覆われた部分以外のｉ型Ａｌ0.2Ｇａ0.8Ｎ層の表面とにショットキー接合し、Ｔｉ／Ａｌ電極に直接接続するＰｔ／Ａｕ電極形成する。
すなわち、第１アノード電極８として機能するＴｉ／Ａｌ電極を幅ｄでもってＡｌ0.2Ｇａ0.8Ｎ層の表面に形成した後、Ｔｉ／Ａｌ電極で覆われた部分以外のｉ型Ａｌ0.2Ｇａ0.8Ｎ層の表面とにショットキー接合し、Ｔｉ／Ａｌ電極に直接接続するＰｔ／Ａｕ電極形成する。
最後に、コンタクト層１１にオーミック接合するシリサイド合金からなるカソード電極１２を形成して本実施例に係るＧａＮ系半導体装置が完成する。
（実施例２）
本発明に係るＧａＮ系半導体装置の第２の実施例を図２に示した。
本実施例は、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが、前記アノード電極１０直下以外のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さよりも薄いという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
本発明に係るＧａＮ系半導体装置の第２の実施例を図２に示した。
本実施例は、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが、前記アノード電極１０直下以外のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さよりも薄いという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
すなわち、本実施例では、少なくともアノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが１０ｎｍであるのに対し、それ以外の箇所のバンドギャップエネルギーの大きい層５の厚さが３０ｎｍとなっている。
アノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが薄いことにより、アノード電極１０に逆方向の電圧を加えたとき、空乏層がより深く広がる。すなわち、ヘテロ構造６をなすバンドギャップエネルギーの小さい層４に空乏層が広がる割合を図１に示したＧａＮ系半導体装置のものと比較して大きくすることができる。このとき、バンドギャップエネルギーの小さい層４に発生している二次元電子ガス７を空乏層によって消滅させやすい。そのため、アノード電極１０に逆方向の電圧を加えたときのリーク電流を一層抑えることができる。
図２に示したＧａＮ系半導体装置を製造するための工程は、図１に示したＧａＮ系半導体装置を製造する工程１）〜５）と全く共通する。ただし、３）の工程が終了後、アノード電極１０直下のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さを薄くするため、層のエッチングを行なう。まず、薄くしようとする層の箇所に開口を設けたＳｉＯ2膜を形成する。そして、塩素系、塩化物系又はメタン系のエッチングガスを用いたドライエッチング装置を用い、開口を設けた３０ｎｍ厚のバンドギャップエネルギーの大きい層５を２０ｎｍ程度エッチングする。これにより、少なくともアノード電極１０直下に相当する部分のヘテロ構造６をなすバンドギャップエネルギーの大きい層５の厚さが１０ｎｍとなる。その後、４）以降の工程に進めて、本実施例に係るＧａＮ系半導体装置が完成する。
（実施例３）
本発明に係るＧａＮ系半導体装置の第三の実施例を図３（ａ）に示した。
本実施例は、第１アノード電極８と接触し、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３のバンドギャップエネルギーよりもバンドギャップエネルギーの小さいIII−Ｖ族窒化物半導体層１３が所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３に含まれているという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
本発明に係るＧａＮ系半導体装置の第三の実施例を図３（ａ）に示した。
本実施例は、第１アノード電極８と接触し、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３のバンドギャップエネルギーよりもバンドギャップエネルギーの小さいIII−Ｖ族窒化物半導体層１３が所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３に含まれているという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
本実施例では、所定の幅Ｄを有するIII−Ｖ族窒化物半導体層３の一部が、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５となるＡｌ0.2Ｇａ0.8Ｎ層に相当する。そして、第１アノード電極８と接触し、Ａｌ0.2Ｇａ0.8Ｎよりもバンドギャップエネルギーの小さいＡｌ0.1Ｇａ0.9Ｎからなる層１３がＡｌ0.2Ｇａ0.8Ｎ層（バンドギャップエネルギーの大きい層５）に含まれている。
第１アノード電極８がＴｉ／Ａｌなので、ＴｉとＡｌ0.1Ｇａ0.9Ｎからなる層１３のショットキーバリアの高さが、Ａｌ0.2Ｇａ0.8Ｎからなる層を用いた場合と比較して小さくなる。これにより、第１アノード電極８にわずかな順方向の電圧を加えただけで、アノード電極が作動し、オン電圧を小さくすることができる。
図３（ａ）に示したＧａＮ系半導体装置を製造するための工程は、図１に示したＧａＮ系半導体装置を製造する工程１）〜５）と全く共通する。ただし、３）の工程が終了後、第１アノード電極８直下にＡｌ0.2Ｇａ0.8Ｎ層１３を埋め込むための溝をエッチングにより形成する。まず、溝を形成しようとする箇所に開口を設けたＳｉＯ2膜を形成する。そして、塩素系、塩化物系又はメタン系のエッチングガスを用いたドライエッチング装置を用い、深さ２０ｎｍの溝を形成する。
その後、ＭＯＣＶＤ装置により、トリメチルアルミニウム（ＴＭＡ）を２５ｃｍ3／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を５０ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.1Ｇａ0.9Ｎからなる層１３を溝に埋め込む。埋め込みが終了後ＳｉＯ2膜を除去し、４）以降の工程を進めて、本実施例に係るＧａＮ系半導体装置が完成する。
図３（ａ）に示したＧａＮ系半導体装置は、図１に示した実施例１に係るＧａＮ系半導体装置の構造を利用したものである。ここで、図３（ｂ）に示したＧａＮ系半導体装置のように、図２に示した実施例２に係るＧａＮ系半導体装置の構造を利用したものであってもよい。
（実施例４）
本発明に係るＧａＮ系半導体装置の第四の実施例を図４（ａ）に示した。
本実施例は、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５とバンドギャップエネルギーの小さい層４の間に、バンドギャップエネルギーの大きい層５よりもバンドギャップエネルギーが大きく、かつ、バンドギャップエネルギーの大きい層５よりも薄いIII−Ｖ族窒化物半導体層からなる中間層１４が挿入されているという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
本発明に係るＧａＮ系半導体装置の第四の実施例を図４（ａ）に示した。
本実施例は、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５とバンドギャップエネルギーの小さい層４の間に、バンドギャップエネルギーの大きい層５よりもバンドギャップエネルギーが大きく、かつ、バンドギャップエネルギーの大きい層５よりも薄いIII−Ｖ族窒化物半導体層からなる中間層１４が挿入されているという点以外は、図１に示した実施例１に係るＧａＮ系半導体装置と共通する。
本実施例では、ヘテロ構造６をなすバンドギャップエネルギーの大きい層５となるＡｌ0.2Ｇａ0.8Ｎ層とバンドギャップエネルギーの小さい層４となるＧａＮ層の間に、Ａｌ0.2Ｇａ0.8Ｎよりもバンドギャップエネルギーの大きいＡｌＮ中間層１４が挿入されている。なお、中間層１４の厚さは、バンドギャップエネルギーの大きい層５よりも薄い２ｎｍとなっている。
これにより、ピエゾ効果が高まるので、ヘテロ構造６をなすバンドギャップエネルギーの小さい層４の方の側のヘテロ接合の界面に発生する二次元電子ガス７の濃度がより高くなる。これにより、オン抵抗を一層下げることができる。
図４（ａ）に示したＧａＮ系半導体装置を製造するための工程は、図１に示したＧａＮ系半導体装置を製造する工程１）〜５）と全く共通する。ただし、２）の工程が終了後、同一のＭＯＣＶＤ装置内で、ＧａＮから成るバンドギャップエネルギーの小さい層４上に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、アンドープのＡｌＮから成る中間層１４を成長する。そして、３）以降の工程を進めて、本実施例に係るＧａＮ系半導体装置が完成する。
図４（ａ）に示したＧａＮ系半導体装置は、図１に示した実施例１に係るＧａＮ系半導体装置の構造を利用したものである。ここで、 図４（ｂ）に示したＧａＮ系半導体装置のように、図２に示した実施例２に係るＧａＮ系半導体装置の構造を利用したものであってもよい。
上記実施例のすべては、逆方向電圧印加時のリーク電流を従来よりも３桁低い値である、１μＡ／ｍｍ以下に抑制しつつ、オン電圧が低く、かつ１００Ａ程度までの大電流動作が可能であった。
１ 基板
２ バッファ層
３ 所定の幅Ｄを有するIII−Ｖ族窒化物半導体層
４ バンドギャップエネルギーの小さい層
５ バンドギャップエネルギーの大きい層
６ ヘテロ構造
７ 二次元電子ガス
８ 第１アノード電極
９ 第２アノード電極
１０ アノード電極
１１ コンタクト層
１２ カソード電極
１３ III−Ｖ族窒化物半導体層
１４ 中間層
１５ 凸部
１６ III−Ｖ族窒化物半導体層
２ バッファ層
３ 所定の幅Ｄを有するIII−Ｖ族窒化物半導体層
４ バンドギャップエネルギーの小さい層
５ バンドギャップエネルギーの大きい層
６ ヘテロ構造
７ 二次元電子ガス
８ 第１アノード電極
９ 第２アノード電極
１０ アノード電極
１１ コンタクト層
１２ カソード電極
１３ III−Ｖ族窒化物半導体層
１４ 中間層
１５ 凸部
１６ III−Ｖ族窒化物半導体層
Claims (9)
- 所定の幅を有するIII−Ｖ族窒化物半導体層と、前記III−Ｖ族窒化物半導体層上に前記
所定の幅よりも狭い幅でショットキー接合する第１アノード電極と、前記第１アノード電
極に接触する部分以外の前記III−Ｖ族窒化物半導体層上にショットキー接合すると共に
前記第１アノード電極に電気的に接続する第２アノード電極とを備え、前記第１アノード
電極と前記III−Ｖ族窒化物半導体層との間で形成されるショットキーバリアの高さが前
記第２アノード電極と前記III−Ｖ族窒化物半導体層との間で形成されるショットキーバ
リアの高さよりも低いＧａＮ系半導体装置において、
前記所定の幅を有するIII−Ｖ族窒化物半導体層は、第１の層と前記第１の層よりもバ
ンドギャップエネルギーが大きい第２の層がこの順に積層されたヘテロ構造を含み、前記
アノード電極直下の前記第２の層の厚さが、前記アノード電極直下以外の前記第２の層の
厚さよりも薄いことを特徴とするＧａＮ系半導体装置。 - 少なくとも前記第１アノード電極が接触し、前記第２の層よりもバンドギャップエネル
ギーの小さいIII−Ｖ族窒化物半導体からなる第３の層が前記III−Ｖ族窒化物半導体層に
含まれていることを特徴とする請求項１記載のＧａＮ系半導体装置。 - 前記第１の層と前記第２の層の間に、前記第２の層よりもバンドギャップエネルギーの
大きいIII−Ｖ族窒化物半導体からなる中間層が挿入されていることを特徴とする請求項
１又は請求項２記載のＧａＮ系半導体装置。 - 前記ＧａＮ系半導体装置のカソード電極に接してなる部分のIII−Ｖ族窒化物半導体層
は、前記第１の層に接していることを特徴とする請求項１〜３いずれか１項に記載のＧａ
Ｎ系半導体装置。 - 前記III−Ｖ族窒化物半導体層の半導体材料は、ＡｌxＩｎyＧａ1-x-yＮ1-l-kＡｓlＰk
（０≦ｘ≦１、０≦ｙ≦１、０≦ｌ≦１、０≦ｋ≦１、０≦ｌ＋ｋ＜１）であることを特
徴とする請求項１〜４いずれか１項に記載のＧａＮ系半導体装置。 - 前記第３の層は、ｎ型不純物を５×１０ １７ ｃｍ −３ 以上ドーピングしたＩｎyＧａ1-y
Ｎであることを特徴とする請求項２に記載のＧａＮ系半導体装置。 - 前記カソード電極に接してなる部分のIII−Ｖ族窒化物半導体層は、ｎ型不純物の濃度
を５×１０１７ｃｍ−３以上ドーピングしたＩｎ y Ｇａ 1-y Ｎであることを特徴とする請求
項４に記載のＧａＮ系半導体装置。 - 少なくとも前記アノード電極直下の前記第２の層の厚さが１０ｎｍ以下、又は前記中間
層の厚さが５ｎｍ以下であることを特徴とする請求項１〜７いずれか１項に記載のＧａＮ
系半導体装置。 - 前記第１の層に、Ｍｇ、Ｚｎ、Ｃのうち少なくとも一種類のｐ型不純物を添加したこと
を特徴とする請求項１〜８いずれか１項に記載のＧａＮ系半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004135648A JP4398780B2 (ja) | 2004-04-30 | 2004-04-30 | ＧａＮ系半導体装置 |
| PCT/JP2005/008293 WO2005106959A1 (ja) | 2004-04-30 | 2005-05-02 | ＧａＮ系半導体装置 |
| CN2005800109465A CN1943035B (zh) | 2004-04-30 | 2005-05-02 | GaN系半导体装置 |
| KR1020067013979A KR20070001095A (ko) | 2004-04-30 | 2005-05-02 | ＧａＮ계 반도체장치 |
| US11/568,348 US8183597B2 (en) | 2004-04-30 | 2005-05-02 | GaN semiconductor device having a high withstand voltage |
| EP05736664A EP1744371A1 (en) | 2004-04-30 | 2005-05-02 | GaN SEMICONDUCTOR DEVICE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004135648A JP4398780B2 (ja) | 2004-04-30 | 2004-04-30 | ＧａＮ系半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005317843A JP2005317843A (ja) | 2005-11-10 |
| JP4398780B2 true JP4398780B2 (ja) | 2010-01-13 |
Family
ID=35241936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004135648A Expired - Lifetime JP4398780B2 (ja) | 2004-04-30 | 2004-04-30 | ＧａＮ系半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8183597B2 (ja) |
| EP (1) | EP1744371A1 (ja) |
| JP (1) | JP4398780B2 (ja) |
| KR (1) | KR20070001095A (ja) |
| CN (1) | CN1943035B (ja) |
| WO (1) | WO2005106959A1 (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417266B1 (en) | 2004-06-10 | 2008-08-26 | Qspeed Semiconductor Inc. | MOSFET having a JFET embedded as a body diode |
| US8026568B2 (en) * | 2005-11-15 | 2011-09-27 | Velox Semiconductor Corporation | Second Schottky contact metal layer to improve GaN Schottky diode performance |
| US7431216B2 (en) | 2005-11-16 | 2008-10-07 | Sony Ericsson Mobile Communications Ab | Methods for presenting parameter status information and related portable electronic devices and parameters |
| JP2007329350A (ja) * | 2006-06-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5036233B2 (ja) | 2006-07-06 | 2012-09-26 | シャープ株式会社 | 半導体スイッチング素子および半導体回路装置 |
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| US7939853B2 (en) | 2007-03-20 | 2011-05-10 | Power Integrations, Inc. | Termination and contact structures for a high voltage GaN-based heterojunction transistor |
| JP5671100B2 (ja) * | 2008-02-13 | 2015-02-18 | 株式会社東芝 | 半導体装置 |
| JP2010087274A (ja) * | 2008-09-30 | 2010-04-15 | Sanken Electric Co Ltd | 半導体装置 |
| US7842974B2 (en) * | 2009-02-18 | 2010-11-30 | Alpha & Omega Semiconductor, Inc. | Gallium nitride heterojunction schottky diode |
| JP5530682B2 (ja) | 2009-09-03 | 2014-06-25 | パナソニック株式会社 | 窒化物半導体装置 |
| US8269259B2 (en) * | 2009-12-07 | 2012-09-18 | International Rectifier Corporation | Gated AlGaN/GaN heterojunction Schottky device |
| JP5645304B2 (ja) | 2010-07-16 | 2014-12-24 | パナソニックＩｐマネジメント株式会社 | ダイオード |
| JP5209018B2 (ja) * | 2010-09-30 | 2013-06-12 | 株式会社東芝 | 窒化物半導体装置 |
| JP5596495B2 (ja) * | 2010-10-29 | 2014-09-24 | パナソニック株式会社 | 半導体装置 |
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| US8940620B2 (en) | 2011-12-15 | 2015-01-27 | Power Integrations, Inc. | Composite wafer for fabrication of semiconductor devices |
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| US8928037B2 (en) | 2013-02-28 | 2015-01-06 | Power Integrations, Inc. | Heterostructure power transistor with AlSiN passivation layer |
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| CN109659361B (zh) | 2017-10-12 | 2022-03-04 | 电力集成公司 | 用于异质结器件的栅极堆叠体 |
| US20190252509A1 (en) * | 2018-02-09 | 2019-08-15 | Semiconductor Components Industries, Llc | Electronic device including a conductive layer including a ta-si compound and a process of forming the same |
| CN110459592A (zh) * | 2019-07-11 | 2019-11-15 | 瑞能半导体科技股份有限公司 | 半导体器件及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5415674A (en) * | 1974-01-09 | 1979-02-05 | Hitachi Ltd | Semiconductor device containing schottky barrier |
| JPS59110173A (ja) * | 1982-12-15 | 1984-06-26 | Fuji Electric Corp Res & Dev Ltd | シヨツトキバリアダイオ−ド |
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| WO2003036697A2 (en) * | 2001-10-22 | 2003-05-01 | Yale University | Methods of hyperdoping semiconductor materials and hyperdoped semiconductor materials and devices |
| JP4177048B2 (ja) * | 2001-11-27 | 2008-11-05 | 古河電気工業株式会社 | 電力変換装置及びそれに用いるＧａＮ系半導体装置 |
| US6768146B2 (en) * | 2001-11-27 | 2004-07-27 | The Furukawa Electric Co., Ltd. | III-V nitride semiconductor device, and protection element and power conversion apparatus using the same |
| JP4117535B2 (ja) * | 2001-11-30 | 2008-07-16 | 信越半導体株式会社 | 化合物半導体素子 |
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-
2004
- 2004-04-30 JP JP2004135648A patent/JP4398780B2/ja not_active Expired - Lifetime
-
2005
- 2005-05-02 CN CN2005800109465A patent/CN1943035B/zh active Active
- 2005-05-02 WO PCT/JP2005/008293 patent/WO2005106959A1/ja active Application Filing
- 2005-05-02 US US11/568,348 patent/US8183597B2/en active Active
- 2005-05-02 KR KR1020067013979A patent/KR20070001095A/ko not_active Application Discontinuation
- 2005-05-02 EP EP05736664A patent/EP1744371A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN1943035B (zh) | 2011-02-09 |
| EP1744371A1 (en) | 2007-01-17 |
| US20070210335A1 (en) | 2007-09-13 |
| JP2005317843A (ja) | 2005-11-10 |
| CN1943035A (zh) | 2007-04-04 |
| US8183597B2 (en) | 2012-05-22 |
| WO2005106959A1 (ja) | 2005-11-10 |
| KR20070001095A (ko) | 2007-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081128 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090522 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091002 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091023 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121030 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131030 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |