KR20040005982A - 수직형 금속 산화막 반도체 전계 효과 다이오드 - Google Patents

수직형 금속 산화막 반도체 전계 효과 다이오드 Download PDF

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Abstract

본 발명에 따른 반도체 다이오드는 수직 금속 산화막 반도체 전계 효과 소자의 게이트와 드레인 사이의 공통 접속부로서의 하나의 다이오드 단자, 및 수직 금속 산화막 반도체 전계 효과 소자의 소스와의 공통 접속부로서의 하나의 다이오드 단자를 가지며, 반도체 받침대를 이용하여 형성되는 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자이다. 또한, 상기 수직 금속 산화막 반도체 전계 효과 소자의 제조 방법이 기재되어 있다.

Description

수직형 금속 산화막 반도체 전계 효과 다이오드{VERTICAL METAL OXIDE SEMICONDUCTOR FIELD-EFFECT DIODES}
여러 종류의 반도체 소자가 이 기술분야에서 주지되어 있다. 본 발명은 반도체 다이오드와 그 제조 방법에 관한 것이기 때문에, 이 섹션의 초점은 반도체 다이오드가 될 것이다.
반도체 다이오드는 다양한 목적으로 전자 회로에 폭넓게 사용된다. 이러한 반도체 다이오드의 주요 목적은 순방향 전압 바이어스에 응답하여 순방향으로의 전류의 전도를 제공하고, 역방향 전압 바이어스에 응답하여 역방향으로의 전류의 전도를 차단하기 위한 것이다. 이 정류 기능은 여러 종류의 전원 공급소자와 같은 회로에서 뿐만 아니라 많은 그 밖의 전자 회로들에서 광범위하게 사용된다.
통상적인 반도체 다이오드에서, 순방향 전압 바이어스가 특정 형태의 반도체 소자에 대한 특성값에 도달할 때까지, 순방향으로의 전도는 누설 전류값으로 제한된다. 예를 들면, 실리콘 pn 접합 다이오드는, 순방향 바이어스 전압이 적어도 약 0.7 볼트가 될 때까지 현저히 전도되지 않는다. 많은 실리콘 쇼트키 다이오드는, 쇼트키 배리어의 특성 때문에, 0.4 볼트와 같은 보다 낮은 전압에서 전도되기 시작할 수 있다. 게르마늄 pn 접합 다이오드는 실온에서 약 0.3 볼트의 순방향 전도 전압 강하를 갖는다. 그러나, 이것은 실리콘 집적 회로 제조와의 비호환성으로 인해 현재 거의 사용되지 않고 있을 뿐만 아니라, 온도 민감성 및 그 밖의 바람직하지 않는 특성들로 인해 개별 소자로서도 거의 사용되지 않고 있다.
일부 응용예에서, 다이오드는 그 정류 특성을 위해서가 아니라, 특유의 순방향 전도 전압 강하를 제공하기 위해 항상 순방향 바이어스되도록 사용된다. 예를 들면, 집적 회로에서, 다이오드 또는 다이오드-연결형 트랜지스터는 종종 회로 내의 다른 트랜지스터의 베이스-이미터 전압과 실질적으로 같은 순방향 전도 전압 강하를 제공하기 위해 사용된다. 본 발명의 소정 실시예들은 이러한 일반적인 종류의 회로에서 사용될 수 있지만, 이러한 사용이 여기서의 주요 목적은 아니다.
반도체 다이오드의 순수 정류 특성을 이용하는 회로에서, 다이오드의 순방향 전도 전압 강하는 대개 실질적인 손실이 된다. 특정 예로써, DC-DC 강압 변환기(DC to DC step-down converter)에서는, 변압기(transformer)가 통상적으로 사용되는데, 여기서, 적합한 제어기에 의해 제어되는 반도체 스위치가 DC 전원과 변압기의 1차 회로를 주기적으로 연결 또는 분리하는데 사용된다. 2차 전압은 정류 특성을 위해 다이오드를 통하거나, 또는 다른 반도체 스위치를 통해 변환기 출력에 연결된다. 제어기는 요구된 출력 전압을 유지하는데 필요한 전원에 대한 1차 접속 횟수또는 듀티 사이클을 변화시킨다. 반도체 스위치가 출력에 2차 회로를 연결하는데 사용되는 경우, 이 제2 스위치도 역시 제어기에 의해 제어된다.
출력에 2차 회로를 연결하기 위해 반도체 스위치를 사용하는 것은 매우 낮은 순방향 전도 전압 강하를 갖는 장점이 있지만, 1차로부터 2차로의 에너지 전달의 효율성을 유지하기 위해, 변환기의 동작 온도 범위를 계속해서 주의깊게 제어해야 하는 단점을 갖는다. 이러한 목적을 위해 반도체 다이오드를 사용하는 것은 2차 스위치의 제어에 대한 필요성을 없애는 장점을 갖지만, 2차 회로상에 반도체 다이오드의 순방향 전도 전압 강하를 부과하는 단점을 갖는다. 이것은 적어도 2개의 매우 실질적인 단점을 가진다. 먼저, 반도체 다이오드 소자의 순방향 전도 전압 강하는 변환기의 효율성을 실질적으로 저하시킬 수 있다. 예를 들면, 컴퓨터 시스템에서 공통적으로 사용되는 최신 집적 회로는 3.3 볼트, 3 볼트 및 2.7 볼트와 같은 낮은 전원 전압으로 동작하도록 설계된다. 3 볼트 전원의 경우에, 0.7 볼트의 직렬 전압 강하의 부과는 변환기가 실제로 3.7 볼트 부하로 동작하는 것을 의미하므로, 다른 회로 손실이 고려되기 전이라도, 변환기의 효율성이 81% 로 제한된다.
두 번째로, 전술된 효율성 손실은 다이오드 내의 전력 손실을 나타내고, 가열을 초래한다. 이것은 집적 회로 변환기의 전력 변환 능력을 제한하고, 많은 응용예에서 충분한 크기의 개별 다이오드 사용을 필요로 하여, 전체 회로 크기 및 비용을 증가시킨다.
AC-DC 변환을 위해 통상적으로 사용되는 다른 회로는 AC 전원에 의해 구동되는 1차 회로를 갖는 변압기의 2차 권선에 대개 연결되는 전파 브리지 정류기(fullwave bridge rectifier)이다. 여기서, 2개의 다이오드 전압 강하가 최대 DC 출력에 부과되어, 통상의 다이오드를 사용하는 회로를 특히 비효율적으로 만들고, 공급되는 DC 전력에 따라, 큰 개별 소자, 열 방산 구조 등을 통해 소산(dissipation)을 필요로 하는 회로의 열 생성을 증가시킨다.
그러므로, 회로에서 정류 소자로서의 사용을 위해 낮은 순방향 전도 전압 강하를 갖는 반도체 다이오드를 구비하는 것이 바람직하다. 여기서, 다이오드는 때때로 순방향 및 역방향 바이어스 전압 모두를 받을 수 있다. 이러한 다이오드는 개별 형태로 많은 응용예를 찾을 수 있지만, 보다 큰 집적 회로의 일부로서, 집적 회로 형태로 구현될 수 있도록, 집적 회로 제조 기법과 호환될 수 있는 다이오드가 더 바람직할 것이다. 또한, 역방향 전류 누설은 항상 바람직하지 않고, 추가의 순방향 전도 전류에 의해 보통 보상되지만, 이로써 회로 효율성이 감소되며, 역방향 전류 누설은 일부 회로에서는 보다 실질적으로 해로운 영향을 끼칠 수 있다. 따라서, 낮은 역방향 바이어스 누설 전류를 갖는 반도체 다이오드가 바람직할 것이다.
많은 응용예에서, 다이오드는 변압기와 같은 코일에 걸쳐 놓여지도록 요구된다. 이러한 예에서, 역방향 전압은 이것을 역방향 항복(breakdown), 구체적으로, 접합 애벌란시(avalanche) 조건으로 만드는 다이오드로 인가될 수 있다. 이것은 다이오드 브리지에 걸쳐 연결되는 변압기 코일을 구동하기 위해 신속히 변하는 파형을 사용하는 DC-DC 변환기에서 특히 그러하다. 이러한 응용예에서, "애벌란시 에너지" 능력을 위한 사양 요건은 데이터 시트에 보통 포함되는 파라미터이다. 다이오드의 애벌란시 에너지 능력은 이러한 회로 설계자에게는 중요한 요소이다. 애벌란시 에너지 능력은, 반도체 다이오드를 회로로 설계할 때에, 설계자가 얼마나 많은 설계 마진을 갖는지를 결정한다. 애벌란시 에너지 능력이 커질수록, 회로 설계자는 더 많은 설계 유연성을 갖는다.
애벌란시 에너지 능력은, 다이오드의 파괴없이, 코일로부터 에너지를 흡수하기 위한 다이오드 능력의 측정치이다. 여기서, 에너지 E = (1/2)*I2*L 이다. 이 요건은 통상적으로 대략 수십 밀리줄(milijoules)이다. 이 에너지를 비파괴적으로 방산하기 위한 다이오드의 능력에서의 중요한 요소는, 에너지를 방산하는 접합 영역, 즉, 애벌란시 동안에 실제로 전도하는 접합 영역의 크기이다. 반도체 다이오드의 높은 애벌란시 에너지 능력은 그 활용성을 향상시킨다.
동시에, 그 크기를 줄이고, 제조 방법을 개선함으로써, 반도체 다이오드의 비용을 절감하는 것이 바람직하다.
본 발명은 일반적으로 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명은 특히 반도체 다이오드 및 그 제조 방법에 관한 것이다.
도1은 본 발명이 사용될 수 있는 전파 브리지 정류기를 이용한 주지된 AC-DC 변환기를 도시한 회로도.
도2a 및 도2b는 본 발명의 실시예에 따라 연결된 다이오드인 n채널 및 p채널 금속 산화막 반도체 전계 효과 소자의 개략도.
도2c는 도2a 및 도2b의 다이오드 연결형 금속 산화막 반도체 전계 효과 소자의 등가 회로를 도시한 도면.
도3a 내지 도3n은 본 발명의 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자를 제조하기 위한 예시적인 공정에서의 단계들을 도시한 단면도.
도4a 내지 도4n은 본 발명의 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자를 제조하기 위한 다른 예시적인 공정에서의 단계들을 도시한 단면도.
도5a 내지 도5c는 본 발명의 수직 MOSFED 다이오드에 대한 예시적인 대안 구조를 도시한 상부도.
도6은 다수의 수직 MOSFED 다이오드가 형성되는 웨이퍼 상의 액티브 다이오드 영역을 도시한 도면.
도7은 하나의 액티브 다이오드 영역의 전기적인 등가물을 도시한 도면.
발명의 요약
본 발명에 따른 반도체 다이오드는 수직 금속 산화막 반도체 전계 효과 소자의 게이트와 드레인 사이의 공통 접속부로서의 하나의 다이오드 단자, 및 수직 금속 산화막 반도체 전계 효과 소자의 소스와의 공통 접속부로서의 하나의 다이오드 단자를 가지며, 반도체 받침대를 이용하여 형성되는 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자이다. 또한, 상기 수직 금속 산화막 반도체 전계 효과소자의 제조 방법이 기재되어 있다.
먼저, 도1을 참조하면, 본 발명이 사용될 수 있는 전파 브리지 정류기를 사용하는 잘 알려진 AC-DC 변환기에 대한 회로도가 도시되어 있다. 이러한 회로에서, 변압기(110)는 1차 회로와 2차 회로 사이에 DC 아이솔레이션(isolation)을 제공하고, 종종 다이오드 D1, D2, D3, D4로 구성되는 전파 브리지로 AC 전압 승압 또는 강압을 공급하는데 사용된다. 2차 리드(112)가 2차 리드(114)에 대해 충분히 정극성(positive)인 경우, 다이오드 D2는 저항(116)을 통해 전도되어, 커패시터(118)를 충전하고, 로드(119)에 전류를 공급하는데, 이 전류는 다이오드 D3를 통해 변압기의 리드(114)로 리턴된다. 유사하게, AC 입력 전압의 나머지 1/2 사이클 동안에, 2차 리드(114)상의 전압이 2차 리드(112)에 대해 충분히 정극성인 경우에는, 다이오드 D4가 전도되어, 저항(116)을 통해 전류를 공급하여, 커패시터(118)를 충전하고, 전류를 로드(119)로 공급하는데, 여기서, 커패시터 및 로드 전류는 다이오드 D1을 통해 2차 리드(112)로 리턴된다. 따라서, 전류가 다이오드 D1의 전파 브리지로부터 다이오드 D4를 통해 브리지의 출력으로 전달될 때마다, 2개의 다이오드 전압 강하가 그 출력에 연속하여 부과된다. 또한, 모든 쌍의 다이오드는 변압기(110)의 2차 회로에 걸리는 전압이 2개의 다이오드 전압 강하에 의해 커패시터(118)에 걸리는 전압을 초과할 때에만 전도되기 때문에, 그 시간 동안에만, 즉, 변압기 2차 전압이 정극성 피크 또는 부극성 피크, 또는 그 근처일 때에만, 브리지의 출력으로 전류가 전달된다는 것을 알 수 있다.
도1의 회로는 단지 본 발명이 사용될 수 있는 회로의 예시적인 형태일 뿐이다. 이 회로는, 다이오드가 두 다이오드 접속부에서 정극성(순방향) 및 부극성(역방향) 차동 전압을 받고, 다이오드의 기능이 DC 또는 정류된 전류 출력을 공급하기 위한 정류 기능인 회로로서 특징될 수 있다. 이것은, 다이오드가 사용중에 부극성 차동 전압을 받든지 안 받든지, 다이오드의 요구된 기능이 전류를 전도할 때에 다이오드의 순방향 전도 전압 강하 특성에 응답하여 전압 기준을 제공하는 것인 응용예와는 구별되어야 한다. 본 발명에 특히 적합한 회로는, 다이오드가 다이오드 접속부에서 정극성 및 부극성 차동 전압 모두를 받고, 다이오드의 기능이 하나 또는 그 이상의 회로에 충분한 전력 레벨의 정류된 전류 출력 또는 DC를 제공하는 것인 회로로서 특징될 수도 있다. 이것은 다이오드의 요구된 기능이 다이오드의 정류된 전류 출력 또는 DC에 의해 전력이 공급되지 않는 후속 회로에서 사용되거나 처리되는 신호-레벨 전류 출력을 제공하는 것인 응용예와 구별되어야 한다.
도1에 도시된 형태의 많은 회로에서, 평활 커패시터(118)에 추가하여 그 출력에 선형 전압 레귤레이터가 사용될 수 있다. 또한, 실질적으로 중요한 모든 응용예에서, 변압기는 전력 손실을 없애기 위한 충분한 크기의 실제 개별 소자가 될 수 있기 때문에, 전류 제한 저항으로서 동작하는 저항(116)은 변압기의 2차 저항값에 따라 개별 회로 소자로서 제거될 수 있다. 그러나, 본 발명에서 특히 중요한 것은, 다이오드 D1 내지 D4 자체가, 일반적으로 이들 다이오드 내의 전력 손실로 인해, 요구된 회로 기능을 제공하지 않고, 단지 원치않는 전력 손실 및 열을 생성하여, 집적 회로 형태이든 또는 개별 형태이든, 보다 큰 다이오드를 필요로 하고, 이 여분의 전력 출력, 예로, 다이오드에 의해 방산되는 전력에 더하여 로드에 필요한 전력을 공급하는데 필요한 변압기의 크기를 실제로 증가시킨다.
본 발명은 다이오드가 사용중에 순방향 및 역방향 바이어스를 받을 수 있거나 또는 실제로 받는 경우에, 이러한 회로 및 그 밖의 회로에서 주로 사용하기 위한 높은 전압 출력, 낮은 다이오드 순방향 전도 전압 강하 및 낮은 역방향 전류 누설을 갖는 다이오드 및/또는 다이오드 기능을 실현하기 위해 제공된다. 이것은, 도2a 및 도2b에 각각 n-채널 및 p-채널 다이오드 연결형 전계 효과 소자로 개략적으로 도시된 바와 같이, 다이오드 연결형 전계 효과 소자의 사용을 통해 본 발명에서 달성된다. 본 발명의 바람직한 실시예에 따르면, 이러한 소자는 공통 게이트와 드레인 접속부, 즉, 통상적으로 기판 위의 공통 도전층의 사용을 통해 제조될 수 있고, 또한, 결과로서 생성되는 소자의 전기적 특성을 강화하는 하나 또는 그 이상의 특별 제조 기법을 통해 제조되는 것이 보다 바람직하다. 도2c는 각각 애노드 "A" 및 캐소드 "C"를 갖는 도2a 및 도2b의 다이오드 연결형 전계 효과 소자의 등가 다이오드를 도시하고 있다.
본 발명은 다이오드 연결형 구성을 가진 하나 또는 그 이상의 수직 및 원통형의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)를 형성함으로써 반도체 다이오드를 구현한다. 하나 또는 그 이상의 병렬 연결형 수직 및 기둥 형태의 MOSFET은 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자(MOSFED)로 언급된다.
다이오드 연결형 수직 MOSFED의 제조시, 2000년 10월 12일에 Richard A. Metzler에 의해 출원된 미국특허출원 제09/689,074호, "METHOD AND APPARATUS FOR PATTERNING FINE DIMENSIONS"에 기재된 제조 기법이 사용되어, 그렇지 않은 것보다더 미세한 라인을 제공하고 제조 비욜을 절감할 수 있다.
본 발명의 실시예를 제조하기 위한 공정이 도3a 내지 도3n 및 도4a 내지 도4n의 단면도로 도시되었다. 이러한 예시적인 공정들이 본 발명의 다이오드 연결형 수직 MOSFED를 형성한다. 각각의 다이오드 연결형 수직 MOFED는 본질적으로 공통 게이트-드레인 접속부에 접속되는 기둥 형태이고 수직인 금속 산화막 반도체 전계 효과 트랜지스터로 여겨질 수 있다. (이에 관해, 여기서의 특수한 목적을 위해, 소스와 드레인은 정상 순방향 전도 센스로 식별되는데, 이것은 소스와 드레인이 역방향 바이어스된 소자의 경우에 거꾸로 인식된다.) 본 발명의 다이오드 연결형 수직 금속 산화막 반도체 전계 효과 소자는 또한 수직 MOSFED로 언급될 수도 있다. 그러나, 본 발명은 다르게 동작하고 상이한 공정으로 형성되기 때문에, 통상의 MOSFET은 아니다. 다음에 알 수 있는 바와 같이, 종래의 응용예에서, 모두 공통 게이트-드레인 접속부 및 공통 소스 접속부를 갖는 다수의 조밀하게 패킹된 MOSFED 소자는 단일 기판 위에 형성된다. 따라서, 여기서 사용되는 MOSFED는 단일 기판 위에 다수의 공통 접속 소자의 단일 소자로 언급될 수 있다.
이제, 도3a 내지 도3n을 참조하면, 본 발명의 다이오드 연결형 수직 MOSFED를 제조하기 위한 예시적인 공정 단계를 도시한 단면도가 도시되어 있다. 다이오드 연결형 또는 다이오드 연결형 수직 MOSFED는 기둥형 받침대를 이용하여 형성된다. 도3a 내지 도3l은 단일 MOSFED 소자의 형성을 도시하는 웨이퍼의 일부분만을 보여주고 있다. 통상적으로, 이러한 다수의 소자는, 전체 반도체 웨이퍼 또 보다 큰 부분들에 걸쳐 다수의 공통 연결된 소자의 클러스터를 복사함으로써, 동시에 형성될수 있다. 또한, 통상적으로 다수의 소자의 각 클러스터는 필요에 따라 항복 전압을 제공하기 위해 통상적으로 이 기술 분야에서 주지된 것과 같은 에지 터미네이션의 일부 형태를 포함할 수 있다.
도3a는 2개의 실리콘 에피택셜층을 갖는 웨이퍼의 실리콘 기판(300)을 도시하고 있다. 기판과 동일한 도전성의 제1 실리콘 에피택셜층(301)이 기판(300)의 상부에 바로 위치되고, 다이오드 소자를 위한 증가된 역방향 바이어스 항복 전압을 형성하기 위해 제공된다. 반대의 도전성의 제2 에피택셜층(302)은 제1 층의 상부에 바로 위치되고, 웨이퍼의 표면을 형성한다. N형 기판을 갖는 일실시예에서, 제1 실리콘 에피택셜층은, 약 45 볼트의 역방향 바이어스 항복 전압을 달성하기 위해, 약 1.1 ohm-cm의 저항률과 약 3μm 두께를 갖는다. 제2 P형 에피택셜층은 0.25 ohm-cm의 저항률과 0.6μm 두께를 가지며, 이것은 MOSFED 임계값을 결정하기 위해 선택된다. 실리콘 에피택셜층을 갖는 에피택셜 웨이퍼는 시작 재료로서 구입될 수 있거나, 또는 주지된 표준 에피택셜 성장 기법을 이용하여 다이오드의 처리과정의 일부로서 형성될 수 있다. 제2 에피택셜층은 드라이브에 의해 수행되는 증착 또는 임플란트 기법에 의해 대체될 수 있다.
N형 실리콘 기판의 경우에, 기판(300)의 하부 표면은 캐소드를 형성하고, 기판(300)의 상부 표면의 일부는 애노드로 형성될 수 있다. P형 실리콘 기판의 경우에는, 다이오드 단자들이 거꾸로 되어, 기판(30)의 하부 표면이 애노드를 형성할 수 있고, 기판(300)의 상부 표면의 일부가 캐소드로 형성될 수 있다.
뒤따르는 시트 임플란트를 무작위화(randomize)하기 위해, 도3b에 도시된 바와 같이 기판(300)의 표면에 얇은 산화막(303)이 성장된다. 얇은 산화막(303)은 통상적으로 두께가 300 옹스트롬(300Å)이다. 뒤따르는 시트 임플란트는 마스크에 의한 마스킹을 필요로 하지 않으며, 전체 웨이퍼 위에 임플란팅되는 이온들로 구성된다. 시트 임플란트는 수직 MOSFED 다이오드의 P형 백 게이트 영역에 양호한 옴 접촉을 제공하기 위한 것이다. 임플란트는 15KeV 에너지를 이용하여 약 4x1015atoms/cm2의 붕소 임플란트이다.
도3b를 다시 참조하면, 제1 마스킹 단계의 완성이 도시되어 있다. 제1 마스킹 단계 및 에칭 전에, 웨이퍼에 걸쳐 얇은 산화막(303)의 상부에 산화막층이 도포된다. 그리고 나서, 산화막층은 마스크를 이용하여 패터닝되고, 얇은 산화막(303)의 상부에 기둥형 구조의 받침대(304)를 형성하기 위해, 얇은 산화막(303)의 일부분들을 포함하는 영역들이 에칭된다. 기둥형 구조의 받침대(304)는 일실시예에서 높이가 약 1.0 미크론(μm) 이다. 받침대(304)의 형태는, 이로 제한되지는 않지만, 원형, 육각형, 정사각형, 직사각형을 포함하는 모든 기둥 형태가 될 수 있고, S자 형태와 같은 다른 입체 형태일 수 있다. 설명의 편의를 위해, 기둥 형태는 직사각 기둥형의 받침대 또는 산화막층 밖에 형성되는 막대를 형성하는 대략적인 직사각형일 수 있다. 도3b는 실리콘 웨이퍼에 걸쳐 형성되는 다수의 직사각 기둥형의 받침대 중 4개의 단면도를 도시하고 있다. 일실시예에서 직사각형 기둥 구조의 받침대(304)의 치수는 약 0.15 미크론의 폭, 약 1.0 미크론의 높이, 약 0.4 미크론의 피치이다. 이 치수는, 다이오드 연결형 수직 MOSFED에 유사한 소자 물리를 제공하기 위해, 주입 레벨에서의 조정에 따라 변경될 수 있다. 실리콘 웨이퍼의 영역(310)은 다수의 각 받침대(304) 주변의 처리를 보다 상세히 하기 위해, 도3c로 분해되어있다.
이제, 도3c를 참조하면, 도3b의 영역(310)의 분해조립도가 도시되어 있다. 직사각형 기둥 구조의 받침대(304)가 기판(300) 위의 얇은 산화막(303) 표면에 형성된다. 도3d 내지 도3l은 도3c의 직사각형 기둥형 구조의 받침대(304)에 대한 다이오드 연결형 수직 MOSFED의 다른 처리과정을 도시하고 있다.
도3d를 참조하면, 받침대(304) 사이에 기판(300)의 일부 및 얇은 산화막(303)이 약 500Å 깊이로 에칭되어, 얕은 실리콘 트렌치(308) 및 기판 받침대(309)를 형성한다. 이 에칭 단계는 트렌치 MOS 트랜지스터 및 커패시터를 형성하기 위해 실리콘 공정에서 공통적으로 사용되는 반응성 이온 에칭(Reactive Ion Etch : RIE, 방향성 에칭)이다. N형 애노드 콘택 임플란트가 수행되는데, 이것은 통상적으로 15KeV 에너지와 3E15 양의 비소 임플란트이다. 이것은 소자의 표면에서 애노드 영역(드레인)이 되는 각 받침대의 주변에 영역(312)을 제공한다.
도3e를 참조하면, 추가의 실리콘 에칭이 0.6μm 깊이로 수행되었다. 이것은 실리콘 받침대 구조의 상부에 애노드 영역(312)을 남긴다. 그리고 FED의 소스를 형성하기 위해, 15KeV의 에너지와 3e14 양의 다른 비소 임플란트(314)가 뒤따른다.
다른 500Å에 대한 세 번째 실리콘 에칭의 결과가 도3f에 도시되어 있다. 이것은 트렌치의 바닥에서 두 번째 임플란트의 대부분을 제거하여, 사용되는 경우에는 N형 에피택셜층에 접하여 격리된 소스 임플란트(314)를 남기고, N형 에피택셜층이 사용되지 않는 경우에는, N형 기판에 대해 소스 임플란트를 남긴다. 이 두 번째 임플란트는 반드시 필요한 것은 아니며, 대안의 실시예는 두 번째 임플란트 및 세 번째 실리콘 에칭없이 소자를 형성한다. 그러나, 이 두 번째 임플란트는 소자의 저항값을 낮추는데 유용할 수 있다.
도3g에 도시된 바와 같이, 산화막 받침대의 나머지 부분이 벗겨져서, 100Å 두께인 게이트 산화막층과 고농도 도핑된 폴리실리콘(318)이 게이트 형성의 제1 단계에서 소자위에 증착된다.
후속 공정은 폴리실리콘층의 RIE 에칭(방향성 에칭)이고, 도3h에 도시된 측벽 게이트 영역(318)을 형성하기 위해, 산화막층 위에서 정지한다. 이것은 역방향 바이어스(오프) 동안에, 게이트 산화막을 형성하는 붕소 임플란트가 뒤따른다.
다른 폴리실리콘 RIE 에칭이 도3i에 도시된 것과 같이 수행된다. 이것은 드레인 요소로 액세스가 가능하도록 폴리 게이트(318)의 상부를 아래로 이동시킨다. 이후에, 도3j에 도시된 것과 같은 게이트 산화막을 제거하기 위한 산화막 에칭이 뒤따른다. 이것은 TiSi 또는 TiW와 같은 금속 확산 배리어(322)의 응용예를 위한 표면을 준비한다. 도3k는 배리어 금속층(322) 및 기판 위에 도포된 상부 금속층(324)을 갖는 최종 소자를 도시하고 있다.
도3l은 최종 금속층을 갖는 4개의 받침대의 최종 섹션을 나타낸다. 그러나, 소자에 대한 소스 콘택은 도시되지 않았다. 일부 응용예에서, 도3m에 도시된 바와 같이, 수직 MOSFED 소자(332) 반대쪽에 기판(300)의 배면에 금속화층(330)을 증착함으로써, 소스 콘택이 만들어진다. 다른 응용예에서는, 도3n에 도시된 바와 같이,웰(334) 안에 수직 MOSFED 소자(332)가 형성되고, 수직 MOSFED 소자 둘레 또는 인접한 웰 표면에 금속화층(330)을 증착함으로써 소스 콘택이 만들어진다.
이제, 도4a 내지 도4m을 참조하면, 본 발명의 MOSFED를 형성하기 위한 대안의 공정이 도시되어 있다. 이 공정에서, 초기 단계는 도3a 내지 도3d에 대해 기재된 것과 동일하다. 따라서, 도4a 내지 도4d는 도3a 내지 도3d와 동일하고, 동일한 식별 번호를 사용하였다. 도4d의 영역(312)을 형성하는 n형 애노드 콘택 임플란트 후에, 산화막층이 증착되고, 도4e에 도시된 바와 같이 측벽 영역(400)이 남도록 방향성 에칭을 이용하여 에칭된다. 그후에, 추가의 방향성 에칭 단계가 수행되는데(도4f), 통상적으로 n형 영역(402)을 형성하는 다른 n형 임플란트인 비소 임플란트이다. 그리고 나서, 다른 방향성 에칭 단계가 수행되어, 도4g에 도시된 바와 같이, 소스 영역(402)을 남기게 된다. 그 후에, 도4h에 도시된 바와 같이, 산화막 측벽 영역(400)이 벗겨져서, 이전의 실시예에서보다 더 큰 물리적인 액세스를 제공하게 된다. 산화막 받침대의 나머지 부분도 역시 벗겨진다.
다음 단계는, 도4i에 도시된 바와 같이, 게이트 산화막층(404) 및 고농도 도핑된 폴리실리콘층(406)을 배치하는 것이다. 그리고 나서, 산화막층(404)의 수평면으로부터 폴리실리콘을 제거하여, 도4j에 도시된 바와 같이 측벽 부분(406)을 남긴다. 추가의 방향성 에칭은 측벽 영역(406)의 높이를 감소시키고, 구체적으로 영역(408)으로부터 폴리실리콘을 제거한다. 그후에, 노출된 표면으로부터 게이트 산화막층을 제거하여 영역(312)을 노출시키고, 그후에, 단일 기둥형 소자에 대해서는 도4m의 최종 구조, 또는 다수의 소자에 대해서는 도4n의 최종 구조를 형성하기위해, 확산 배리어(410) 및 상부 금속층(412)이 증착된다. 이전과 같이, 기판의 반대쪽에, 도3m의 금속화층(330)과 같은 금속화층에 의해 소스 콘택이 만들어질 수 있고, 대안적으로, 도3m과 같이 기둥형 소자가 형성되는 웰에 접하는 금속화층에 의해 만들어질 수 있다.
이제 도5a 내지 도5c를 참조하면, 다이오드 연결형 수직 MOSFED의 예시적인 어레이의 상부도가 도시되어 있다. 도5a에서, 다이오드 연결형 수직 MOSFED(340)는 원기둥형 받침대를 이용하여 형성된다. 도5b에서는 다이오드 연결형 수직 MOSFED(340)가 직사각형의 사각기둥형 받침대를 이용하여 형성된다. 도5c에서, 다이오드 연결형 수직 MOSFED(340)는 육각 기둥형 받침대를 이용하여 형성된다. 상이한 형태의 다이오드 연결형 수직 MOSFED(340)를 형성하기 위해, 그 밖의 기둥 형태가 받침대로 사용될 수 있다.
도6을 참조하면, 다수의 다이오드 액티브 영역(90)이 웨이퍼 위의 다이오드 액티브 영역(90) 사이의 스크라이브 채널(scribe channels)(91)에 의해 분리된다. 각 다이오드 액티브 영역(90)이 다수의 다이오드 연결형 수직 MOSFED(340)이다. 스크라이브 채널(91) 내의 다이오드 액티브 영역의 에지 터미네이션(edge termination)은 1997년 1월 23일에 Richard A. Metzler와 Vladimir Rodov에 의해 출원된 미국특허 제5,825,079호, "Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage"의 테이퍼형(tapered) 터미네이션, 또는 1999년 9월 14일에 Richard Metzler에 의해 출원된 미국특허출원 제09/395,722호, "Method and Apparatus for Termination of SemiconductorDevices"에 기재된 메사형(mesa) 터미네이션을 포함하는 몇몇 반도체 소자 터미네이션을 통해 제공될 수 있다. 부가적으로, 주지된 단일 또는 다수의 정규 링 터미네이션이 사용될 수 있고, 또는 전압 허용, 소자 액티브 확산을 이용한 단일 가드 링 적분이 사용될 수 있다.
도7을 참조하면, 병렬로 연결된 다수의 다이오드(340)를 갖는 다이오드 액티브 영역의 개략적인 등가도가 도시되어 있는데, 각각은 다이오드 연결형 수직 MOSFED를 나타낸다. 각 다이오드 연결형 수직 MOSFED 소자(340)의 전류 용량을 부가하는 것은 큰 전류 운반 능력을 가져온다. 도면에는 단지 4개만이 도시되었지만, 웨이퍼 상의 각 클러스터 내에는 수백 개 또는 그 이상의 MOSFED 소자 액티브 영역(90)이 존재할 수 있다는 것을 알 수 있다. 각각의 다이오드 액티브 영역(90)은 수천 개의 개별 다이오드 연결형 수직 MOSFED(340)를 포함할 수 있다.
다이오드의 전류 능력에 있어서, 순방향 전류는 병렬로 연결되는 다이오드 연결형 수직 MOSFED의 개수의 함수이다.
임계 전압에 대해, 도판트, 그 농도 및 다이오드 연결형 수직 MOSFED의 제조를 위한 그 밖의 재료 및 치수를 적절히 선택함으로써, 애노드 및 캐소드에 걸쳐 실질적으로 제로인 순방향 바이어스로 전도되도록 채널 영역이 만들어질 수 있다. 따라서, 전원 공급장치 등과 같은 순수 정류 응용예에서, 본 발명은 정류 소자에서의 열이나 전력 소모를 감소시키고, 결과로서 생성되는 회로의 전체 효율성을 증가시킨다.
다이오드 연결형 수직 MOSFED의 예시적인 제조 방법 및 그와 같이 만들어진MOSFED가 여기에 기재되었다. 예시적인 공정에서, MOSFED가 형성될 반도체 기판에 대해 사소한 정렬 요건만을 갖는 단일 마스킹 단계가 존재한다는 것을 알 수 있다. 그후에, 각 부가 단계는 이전 단계에 대해 자가-정렬되어, 다수의 마스크를 없앨 수 있고, 특히, 반도체 소자의 제조에 통상적으로 사용되는 마스크 세트의 개별 마스크 사이에 중대한 정렬 요건을 없앨 수 있다. 이것은 마스크 정렬에서의 차이로 인해, 처리과정을 간소화하여, 생산성을 증가시키고 웨이퍼 대 웨이퍼 소자 변화를 감소시킨다.
상기의 상세한 설명의 실시예에서는, 소정의 대안 재료 및 방법들이 제시되어 있다. 그러나, 특정 대안 재료 및 공정들이, 제조 공정 또는 결과적인 다이오드 소자에서의 이러한 단계 또는 그 밖의 단계에 대한 다른 재료 및 공정들이 본 발명에서의 사용으로부터 배제된다는 것을 의미하는 것이 아니라는 것을 알 수 있다. 반대로, 여기서 제시된 것들 이외의 단계 및 재료들은 이 기술분야에서 통상의 지식을 가진 자에게는 쉽게 알 수 있을 것이다. 따라서, 본 발명은 특정 실시예에 대해 설명되었지만, 이 기술분야에서 통상의 지식을 가진 자에게는, 본 발명의 사상 및 범위에서 벗어나지 않는 한, 본 발명의 다이오드 및 그 제조 방법은 변경될 수 있다는 것이 이해될 것이다.

Claims (20)

  1. a) 제1 표면 위에 제2 도전형 층을 갖는 제1 도전형의 반도체 바디를 제공하는 단계;
    b) 상기 제2 도전형 층 위에 다수의 기둥형 산화막 받침대를 형성하는 단계;
    c) 받침대 사이의 상기 제2 도전형 층 안에 트렌치를 형성하도록 방향성 에칭하는 단계;
    d) 받침대 사이의 상기 제2 도전형 층 안에 상기 제1 도전형 영역을 형성하고, 상기 받침대 아래에 다소 확장시키는 단계;
    e) 받침대 사이의 상기 제2 도전형 층을 통해 확장되는 깊은 트렌치를 형성하고, 상기 받침대 아래에 다소 확장된 상기 제2 도전형 층 부분을 제외하고, 받침대 사이의 상기 제2 도전형 층 안의 상기 제1 도전성 영역을 제거하도록 방향성 에칭하는 단계;
    f) 게이트 산화막을 증착하는 단계;
    g) 고농도 도핑된 폴리반도체 층을 증착하는 단계;
    h) 받침대 사이의 상기 게이트 산화막으로부터 상기 폴리반도체를 제거하도록 상기 폴리반도체 층을 방향성 에칭하는 단계;
    i) 받침대 사이의 상기 영역을 상기 제1 도전형으로부터 상기 제2 도전형으로 변환하도록 임플란팅하는 단계;
    j) 상기 받침대의 측벽 위의 상기 게이트 산화막 위에 있는 상기 폴리반도체층의 높이를, 상기 d) 단계의 상기 나머지 층의 레벨로 더 감소시키도록 방향성 에칭하는 단계;
    k) 상기 노출된 게이트 산화막을 제거하는 단계;
    l) 상기 다이오드에 대한 제1 전기 콘택으로서 도전층을 증착하는 단계; 및
    m) 상기 다이오드에 대한 제2 전기 콘택으로서 상기 반도체 바디에 대해 전기 콘택을 제공하는 단계
    를 포함하는 다이오드 형성 방법.
  2. 제1항에 있어서,
    상기 반도체 바디는 반도체 기판이고, 상기 제2 전기 콘택은 상기 기판의 제2 표면 위에 금속화층을 제공함으로써 제공되는
    다이오드 형성 방법.
  3. 제1항에 있어서,
    상기 반도체 바디는 상기 제2 도전형의 반도체 기판 안의 웰(well)이고, 상기 제2 전기 콘택은 상기 웰에 대한 전기 콘택을 제공함으로써 제공되는
    다이오드 형성 방법.
  4. 제1항에 있어서,
    상기 반도체는 실리콘 반도체인
    다이오드 형성 방법.
  5. 제4항에 있어서,
    상기 반도체는 N형 도전성 실리콘 반도체 바디인
    다이오드 형성 방법.
  6. a) 제1 도전형의 반도체 바디의 제1 표면 위에 다수의 기둥형 반도체 받침대를 형성하는 단계 - 여기서, 상기 받침대는 상기 반도체 바디로부터 확장되는 제1 도전형의 하부 영역, 상기 받침대의 상부와 하부 영역 사이에 pn 접합부를 형성하는 제2 도전형의 상부 영역, 및 상기 pn 접합부에 인접한 상기 상부 영역 주변에 확장되는 제1 도전형 영역을 가짐 - ;
    b) 상기 하부 영역으로부터 상기 상부 영역 주변에 확장되는 제1 도전형 영역으로 확장되는 게이트 산화막 및 도전성 게이트를 형성하는 단계;
    c) 상기 도전성 게이트와 상기 상부 영역 주변에 확장되는 제1 도전형 영역을 접촉시키는 도전층을 제공하는 단계; 및
    d) 상기 반도체 바디에 대해 도전성 콘택을 제공하는 단계
    를 포함하는 다이오드 형성 방법.
  7. 제6항에 있어서,
    상기 반도체 바디는 반도체 기판이고, 상기 반도체 바디에 대한 상기 도전성 콘택은 상기 기판의 제2 표면 위에 금속화층을 제공함으로써 제공되는
    다이오드 형성 방법.
  8. 제6항에 있어서,
    상기 반도체 바디는 상기 제2 도전형의 반도체 기판 안의 웰이고, 상기 반도체 바디에 대한 상기 도전성 콘택은 상기 웰에 대한 전기 콘택을 제공함으로써 제공되는
    다이오드 형성 방법.
  9. 제6항에 있어서,
    상기 반도체는 실리콘 반도체인
    다이오드 형성 방법.
  10. 제9항에 있어서,
    상기 반도체는 N형 도전성 실리콘 반도체 바디인
    다이오드 형성 방법.
  11. 제1 도전형의 반도체 바디;
    상기 반도체 바디의 제1 표면 위에 형성되는 다수의 기둥형 받침대 - 상기 받침대는 각각 제1 도전형의 하부 영역 및 그 사이에 pn 접합부를 형성하는 제2 도전형의 상부 영역을 가지며, 상기 상부 영역과 하부 영역은 각 받침대의 측벽을 정의함 - ;
    상기 pn 접합부에 인접한 각 받침대의 상부 영역 주변에 형성되는 제1 도전형 영역;
    상기 하부 영역으로부터 상기 각 받침대의 상부 영역 주변에 형성되는 제1 도전형 영역으로 확장되는 각 받침대의 상기 측벽 위에 형성되는 게이트 산화막;
    상기 게이트 산화막 위의 도전성 게이트;
    상기 받침대 사이의 제2 도전형 층;
    상기 다수의 기둥형 받침대 위에 형성되고, 상기 도전성 게이트와 상기 각 받침대의 상부 영역 주변에 형성되는 제1 도전형 영역을 전기적으로 접속시키는 도전층; 및
    상기 반도체 바디에 대해 전기 콘택을 제공하는 도전층
    을 포함하는 다이오드.
  12. 제11항에 있어서,
    상기 반도체 바디는 반도체 기판이고, 상기 반도체 바디에 대한 전기 콘택을 제공하는 상기 도전층은 상기 기판의 제2 표면 위의 금속화층인
    다이오드.
  13. 제11항에 있어서,
    상기 반도체 바디는 상기 제2 도전형의 반도체 기판 안의 웰이고, 상기 반도체 바디에 대한 전기 콘택을 제공하는 상기 도전층은 상기 웰에 대한 전기 콘택인
    다이오드.
  14. 제11항에 있어서,
    상기 반도체는 실리콘 반도체인
    다이오드.
  15. 제14항에 있어서,
    상기 반도체는 N형 도전성 실리콘 반도체 바디인
    다이오드.
  16. 제1 도전형의 반도체 바디의 제1 표면 위에 형성되는 다수의 기둥형 반도체 받침대 - 상기 받침대는 상기 반도체 바디로부터 확장되는 제1 도전형의 하부 영역, 상기 받침대의 상부와 하부 영역 사이에 pn 접합부를 형성하는 제2 도전형의 상부 영역, 및 상기 pn 접합부에 인접한 상기 상부 영역 주변에 확장되는 제1 도전형 영역을 가짐 - ;
    상기 하부 영역으로부터 상기 상부 영역 주변에 확장되는 제1 도전형 영역으로 확장되는 게이트 산화막 및 도전성 게이트;
    상기 도전성 게이트와 상기 상부 영역 주변에 확장되는 제1 도전형 영역을 접촉시키는 도전층; 및
    상기 반도체 바디에 대한 도전성 콘택
    을 포함하는 다이오드.
  17. 제16항에 있어서,
    상기 반도체 바디는 반도체 기판이고, 상기 반도체 바디에 대한 상기 도전성 콘택은 상기 기판의 제2 표면 위에 금속화층을 제공함으로써 제공되는
    다이오드.
  18. 제16항에 있어서,
    상기 반도체 바디는 상기 제2 도전형의 반도체 기판 안의 웰이고, 상기 반도체 바디에 대한 상기 도전성 콘택은 상기 웰에 대한 전기 콘택을 제공함으로써 제공되는
    다이오드.
  19. 제16항에 있어서,
    상기 반도체는 실리콘 반도체인
    다이오드.
  20. 제19항에 있어서,
    상기 반도체는 N형 도전성 실리콘 반도체 바디인
    다이오드.
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