JPS62119972A - 接合型トランジスタ - Google Patents
接合型トランジスタInfo
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- JPS62119972A JPS62119972A JP60259395A JP25939585A JPS62119972A JP S62119972 A JPS62119972 A JP S62119972A JP 60259395 A JP60259395 A JP 60259395A JP 25939585 A JP25939585 A JP 25939585A JP S62119972 A JPS62119972 A JP S62119972A
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- 229920006395 saturated elastomer Polymers 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 238000000034 method Methods 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 12
- 239000002344 surface layer Substances 0.000 abstract 1
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
接合型トランジスタのベース−コレクタ間を接続するチ
ャネルを接合部の空乏層の拡がり具合によってゲー、テ
ィングして、飽和時ＯＮとすることにより飽和制御する
。
ャネルを接合部の空乏層の拡がり具合によってゲー、テ
ィングして、飽和時ＯＮとすることにより飽和制御する
。
本発明は、トランジスタのスイッチングの遅れを改善す
る飽和制御部を有する接合型トランジスタに関する。
る飽和制御部を有する接合型トランジスタに関する。
接合型トランジスタにおいては、飽和時のコレクタ領域
からベース領域への少数キャリアの逆注入により、ＯＮ
からＯＦＦへ転する時間Ｔｏｆｆが増大するという問題
がある。第４図に一般的なエミッタ接地の接合型トラン
ジスタの飽和特性を示す。図においてｎｐｎｌ−ランジ
スタのベース−エミッタ電圧をＶＢＢ、ベース−コレク
タ電圧をＶＢＣ、コレクターエミッタ電圧をＶＣＥと表
わしている。はじめベース電位は低くトランジスタは遮
断しており、ＶＣＥは電源電圧でありＭＢＣはトランジ
スタのコレクターベー゛ス接合を逆バイアスしている。
からベース領域への少数キャリアの逆注入により、ＯＮ
からＯＦＦへ転する時間Ｔｏｆｆが増大するという問題
がある。第４図に一般的なエミッタ接地の接合型トラン
ジスタの飽和特性を示す。図においてｎｐｎｌ−ランジ
スタのベース−エミッタ電圧をＶＢＢ、ベース−コレク
タ電圧をＶＢＣ、コレクターエミッタ電圧をＶＣＥと表
わしている。はじめベース電位は低くトランジスタは遮
断しており、ＶＣＥは電源電圧でありＭＢＣはトランジ
スタのコレクターベー゛ス接合を逆バイアスしている。
ベース電位が上がりＶＢＥが上昇すると、トランジスタ
は活性領域に入り、コレクタ電流の増大によりコレクタ
の負荷の電圧降下分だけＶＣＥが低下する。さらにベー
ス電位が上がりＶＢＥが大きくなりトランジスタのＯＮ
電圧（ＶＢＥ（ｏｎ））になるとＶＣＥはさらに低下し
、飽和電圧Ｖ ＣＢ （ｓａｔ ）になり、ＶＢＥ（ｏ
ｎ）よりも低くなり、飽和状態になる。ＶＢＣはＶＣＥ
とＶ［ｌＨの差であるからこの状態では、ＶＢＣ＝ＶＣ
Ｉ！ （ｓａｔ ） −（ＶＢＥ （ｏｎ） ）は負で
あり、ベース−コレクタ間が順バイアスになり、コレク
タからベースへの逆注入が生じる。この飽和状態からト
ランジスタをＯＦＦするためにベース電位を下げると上
記飽和時のコレクタからの逆注入により、実際にトラン
ジスタがＯＦＦになるまでに′図示の遅れＴｏｆｆが生
じる。第６図に飽和状態をバンド図で示している。（ａ
）はバイアスをかけていない場合であり、バイアスをか
けた状態を（ｂ）に示し、エミッターベース間にトラン
ジスタがＯｎする電圧をかけるとコレクタの負荷に流れ
るｌ流による電圧降下でコレクタのポテンシャルがどん
どん上がリコレクタから図示のようにｅ−の逆注入が起
る様子を示している。その結果飽和状態ではベースに電
子が蓄積しているから、ベース電位を下げてトランジス
タを遮断しようとしてもしばらくはトランジスタはＯＮ
したままとなり、上記第４図のスイッチングの遅れＴ
Ｏｆｆが生ずる。
は活性領域に入り、コレクタ電流の増大によりコレクタ
の負荷の電圧降下分だけＶＣＥが低下する。さらにベー
ス電位が上がりＶＢＥが大きくなりトランジスタのＯＮ
電圧（ＶＢＥ（ｏｎ））になるとＶＣＥはさらに低下し
、飽和電圧Ｖ ＣＢ （ｓａｔ ）になり、ＶＢＥ（ｏ
ｎ）よりも低くなり、飽和状態になる。ＶＢＣはＶＣＥ
とＶ［ｌＨの差であるからこの状態では、ＶＢＣ＝ＶＣ
Ｉ！ （ｓａｔ ） −（ＶＢＥ （ｏｎ） ）は負で
あり、ベース−コレクタ間が順バイアスになり、コレク
タからベースへの逆注入が生じる。この飽和状態からト
ランジスタをＯＦＦするためにベース電位を下げると上
記飽和時のコレクタからの逆注入により、実際にトラン
ジスタがＯＦＦになるまでに′図示の遅れＴｏｆｆが生
じる。第６図に飽和状態をバンド図で示している。（ａ
）はバイアスをかけていない場合であり、バイアスをか
けた状態を（ｂ）に示し、エミッターベース間にトラン
ジスタがＯｎする電圧をかけるとコレクタの負荷に流れ
るｌ流による電圧降下でコレクタのポテンシャルがどん
どん上がリコレクタから図示のようにｅ−の逆注入が起
る様子を示している。その結果飽和状態ではベースに電
子が蓄積しているから、ベース電位を下げてトランジス
タを遮断しようとしてもしばらくはトランジスタはＯＮ
したままとなり、上記第４図のスイッチングの遅れＴ
Ｏｆｆが生ずる。
それを改善する従来の代表的な方策としてショットキー
ダイオード（ＳＢＤ ）によるコレクタ−ベースクラン
プ法がある。これは、接合型トランジスタのベース領域
の一部とコレクタ領域の一部を露出し、ショットキー接
合を形成する金属層を設け、コレクタ−ベース間に等価
的に形成されるショットキーダイオードにより飽和時に
コレクタ−ベース間をクランプし、飽和制御を行なうも
のである。その等価回路を第５図に示す。第５図のよう
にショットキーダイオードＳＢＤをベースＢ −コレク
タＣ間に入れるとショットキーダイオードによりコレク
タから逆注入が起こる前にベース−コレクタ間電圧をク
ランプしてしまう。なお、Ｅはトランジスタのエミッタ
である。
ダイオード（ＳＢＤ ）によるコレクタ−ベースクラン
プ法がある。これは、接合型トランジスタのベース領域
の一部とコレクタ領域の一部を露出し、ショットキー接
合を形成する金属層を設け、コレクタ−ベース間に等価
的に形成されるショットキーダイオードにより飽和時に
コレクタ−ベース間をクランプし、飽和制御を行なうも
のである。その等価回路を第５図に示す。第５図のよう
にショットキーダイオードＳＢＤをベースＢ −コレク
タＣ間に入れるとショットキーダイオードによりコレク
タから逆注入が起こる前にベース−コレクタ間電圧をク
ランプしてしまう。なお、Ｅはトランジスタのエミッタ
である。
この場合コレクターエミッタ飽和電圧ＶＣＢ（３ａｔ）
は第４図のＳＢＤを入れた破線のようにやや上昇するが
、ベースにおける電子の蓄積が少ないからトランジスタ
を速＜ＯＦＦすることができる。
は第４図のＳＢＤを入れた破線のようにやや上昇するが
、ベースにおける電子の蓄積が少ないからトランジスタ
を速＜ＯＦＦすることができる。
ところが、ショットキーダイオードによるコレクタ−ベ
ースのクランプでは、所要の特性のショットキーダイオ
ードを形成するために選択出来る金属が限られ、また、
ショットキー特性が半導体の不純物濃度に敏感でありそ
の制御を考慮しなければならない。さらに、ショットキ
ーダイオード形成用に、マスク合せ工程を必要とし、そ
のためのマスクが余分に必要となり、また半導体表面の
特別な処理が必要になる等の欠点がある。
ースのクランプでは、所要の特性のショットキーダイオ
ードを形成するために選択出来る金属が限られ、また、
ショットキー特性が半導体の不純物濃度に敏感でありそ
の制御を考慮しなければならない。さらに、ショットキ
ーダイオード形成用に、マスク合せ工程を必要とし、そ
のためのマスクが余分に必要となり、また半導体表面の
特別な処理が必要になる等の欠点がある。
そのため、本発明においては、コレクタ−ベース間を飽
和時にクランプする方法として、コレクタ−ベース間接
合の空乏層の拡がり具合によってゲート作用を行なうト
ランジスタ（Ｊ−ＦＥＴ）をトランジスタ内に造りつけ
（飽和制御部）、飽和時にゲートを開き、コレクタ−ベ
ース間をクランプするようにする。
和時にクランプする方法として、コレクタ−ベース間接
合の空乏層の拡がり具合によってゲート作用を行なうト
ランジスタ（Ｊ−ＦＥＴ）をトランジスタ内に造りつけ
（飽和制御部）、飽和時にゲートを開き、コレクタ−ベ
ース間をクランプするようにする。
本発明によれば、ショットキー接合を形成する必要がな
いので、ベース−コレクタに形成する金属は両者とオー
ミックに接触するものなら特に制限なく用いることがで
きる。また、製造上マスクを余分に必要とせず、トラン
ジスタの製造プロセスを利用してクランパのＪ−ＦＥＴ
を作成することができる。
いので、ベース−コレクタに形成する金属は両者とオー
ミックに接触するものなら特に制限なく用いることがで
きる。また、製造上マスクを余分に必要とせず、トラン
ジスタの製造プロセスを利用してクランパのＪ−ＦＥＴ
を作成することができる。
第１図に本発明の実施例のトランジスタを示している。
図において、１はｐ型半導体（例えばＳｌやＧ ａ Ａ
ｓ ）基板、２はｎ−のコレクタ層で、分離拡散層３
により絶縁された島になっている。
ｓ ）基板、２はｎ−のコレクタ層で、分離拡散層３
により絶縁された島になっている。
４はｎ＋埋め込み層、５はｐ型拡散層のベース層、６．
６°はｐ＋ベースコンタクト層で両者間に適当な幅の間
隙を設けてチャネルを形成している。
６°はｐ＋ベースコンタクト層で両者間に適当な幅の間
隙を設けてチャネルを形成している。
このチャネルはビルトインポテンシャルで閉じるような
寸法に形成される。７はｎ＋のエミツタ層、８はベース
コンタクト層６．６゛間の間隙（チャネル）にベース、
コレクタの両方に接して形成されるｎ＋層、９はコレク
タ電極、１０はエミッタ電極、１１はベースコンタクト
層６．６°及びｎ＋層８の双方にオーミックに接続する
金属電極で例えばＡＩＪ？）ＡＪ−３Ｌ等、１２は表面
保護膜のＳ＋０２である。
寸法に形成される。７はｎ＋のエミツタ層、８はベース
コンタクト層６．６゛間の間隙（チャネル）にベース、
コレクタの両方に接して形成されるｎ＋層、９はコレク
タ電極、１０はエミッタ電極、１１はベースコンタクト
層６．６°及びｎ＋層８の双方にオーミックに接続する
金属電極で例えばＡＩＪ？）ＡＪ−３Ｌ等、１２は表面
保護膜のＳ＋０２である。
第２図に第１図の実施例の部分拡大図を示している。ベ
ースコンタクト層６．６゛の間隙の幅（チャネルの幅）
Ｗを適当にとると、図示破線（■ＢＥ＜ Ｖ ＣＢ）の
ように、ベース−コレクタ間に逆バイアスがかかってい
る時は空乏層が拡がってチャネルは閉じている。コレク
タ電流が増大し、負荷による電圧降下でコレクタ−ベー
ス間のバイアス電圧が減少しく Ｖ ａｌｌ！＝ Ｖ
ＣＥ）になると図示のように空乏層が薄くなり、さらに
（Ｖ ＢＥ＞ Ｖ ＣＥ）になるとチャネルが開きｐ＋
ベースコンタクト層６゜６′とｎ″″″コレクタ層２属
電極１１及びｎ＋層８を経由して接続し、ベース−コレ
クタ間の電圧をクランプし飽和制御が行なわれる。
ースコンタクト層６．６゛の間隙の幅（チャネルの幅）
Ｗを適当にとると、図示破線（■ＢＥ＜ Ｖ ＣＢ）の
ように、ベース−コレクタ間に逆バイアスがかかってい
る時は空乏層が拡がってチャネルは閉じている。コレク
タ電流が増大し、負荷による電圧降下でコレクタ−ベー
ス間のバイアス電圧が減少しく Ｖ ａｌｌ！＝ Ｖ
ＣＥ）になると図示のように空乏層が薄くなり、さらに
（Ｖ ＢＥ＞ Ｖ ＣＥ）になるとチャネルが開きｐ＋
ベースコンタクト層６゜６′とｎ″″″コレクタ層２属
電極１１及びｎ＋層８を経由して接続し、ベース−コレ
クタ間の電圧をクランプし飽和制御が行なわれる。
第３図に本実施例のトランジスタの等価回路を示してい
る。ＴｒがＥのエミッタ端子、Ｂのベース端子、Ｃのコ
レクタ端子を有する接合型トランジスタ、Ｊ−ＦＥＴと
指示するのが上記飽和制御部であり、そのドレインＤは
ｎ＋層８、ソースＳはｎ″″″コレクタＩ’ｉｉ２−ト
Ｇはｐ＋ベースコンタクト層に該当する。本実施例のト
ランジスタの動作は、従来例として先に示したショット
キーダイオードをクランパとした接合型トランジスタと
同様であり、飽和制御部のＪ−ＦＥＴのチャネルがコレ
クタから逆注入が起こる前に開いてベース−コレクタ間
をクランプしてしまう。そのため、逆注入が起きるよう
な飽和状態にはならないから、トランジスタのＯＮから
ＯＦＦへの切換が速やかに行なわれる。
る。ＴｒがＥのエミッタ端子、Ｂのベース端子、Ｃのコ
レクタ端子を有する接合型トランジスタ、Ｊ−ＦＥＴと
指示するのが上記飽和制御部であり、そのドレインＤは
ｎ＋層８、ソースＳはｎ″″″コレクタＩ’ｉｉ２−ト
Ｇはｐ＋ベースコンタクト層に該当する。本実施例のト
ランジスタの動作は、従来例として先に示したショット
キーダイオードをクランパとした接合型トランジスタと
同様であり、飽和制御部のＪ−ＦＥＴのチャネルがコレ
クタから逆注入が起こる前に開いてベース−コレクタ間
をクランプしてしまう。そのため、逆注入が起きるよう
な飽和状態にはならないから、トランジスタのＯＮから
ＯＦＦへの切換が速やかに行なわれる。
本実施例の接合型トランジスタの構成をより具体的に例
示すると、トランジスタ自体は通常のものでコレクタの
ｎ一層はキャリア濃度１０１４〜１０Ｉ５／ｃｍ３程度
であり、ｐ型のベース層のキャリア濃度はｌ Ｑ１７〜
ｌ Ｑｌｌｌ ／ ｃｆｆｉ３．その厚味０．３〜１．
０ μｍ、ｎ＋のエミツタ層のキャリア濃度は１０１９
〜１０２０／ｃＩ１１３．厚味は０．１〜０．８μｍ位
とする。そして、Ｊ−ＰＥＴのチャネルとするベースコ
ンタクト部に設ける間隙は例えば１〜２μｍ位とする。
示すると、トランジスタ自体は通常のものでコレクタの
ｎ一層はキャリア濃度１０１４〜１０Ｉ５／ｃｍ３程度
であり、ｐ型のベース層のキャリア濃度はｌ Ｑ１７〜
ｌ Ｑｌｌｌ ／ ｃｆｆｉ３．その厚味０．３〜１．
０ μｍ、ｎ＋のエミツタ層のキャリア濃度は１０１９
〜１０２０／ｃＩ１１３．厚味は０．１〜０．８μｍ位
とする。そして、Ｊ−ＰＥＴのチャネルとするベースコ
ンタクト部に設ける間隙は例えば１〜２μｍ位とする。
Ｊ−ＦＥＴのドレインＤとなるｎ＋層８はトランジスタ
のエミッタ拡散で形成することができる。
のエミッタ拡散で形成することができる。
なお、以上の実施例でｐ＋ベースコンタクト６．６′は
間隙（チャネル）をへだてで離れており、金属電極１１
によって接続するようにして示したが、或いは６，６゛
が一つの拡散領域としてつながっているようにしても良
い。即ち、ベース層に孔（未拡散部分）を設けて該孔内
のｎ一層をチャネルとして用いても良い。該ベース層の
孔はベース拡散時に孔の部分にマスクを残して未拡散領
域として残すようにすれば簡単に得られる。
間隙（チャネル）をへだてで離れており、金属電極１１
によって接続するようにして示したが、或いは６，６゛
が一つの拡散領域としてつながっているようにしても良
い。即ち、ベース層に孔（未拡散部分）を設けて該孔内
のｎ一層をチャネルとして用いても良い。該ベース層の
孔はベース拡散時に孔の部分にマスクを残して未拡散領
域として残すようにすれば簡単に得られる。
また、金属電極１１のコンタクト部にドープド・ポリシ
リコン層を設け、これを介してコンタクトするようにし
ても良い。
リコン層を設け、これを介してコンタクトするようにし
ても良い。
その他、本発明は上記実施例に限らず特許請求の範囲内
で種々変更できること勿論であり、例えばｐｎｐ接合型
トランジスタに対する通用は明らかであろう。
で種々変更できること勿論であり、例えばｐｎｐ接合型
トランジスタに対する通用は明らかであろう。
本発明の接合型トランジスタによれば、以上の説明のよ
うに、従来のショットキーダイオードによるトランジス
タの飽和制御のようにショットキー接合を形成する必要
がないので、飽和制御部のクランパ（Ｊ−ＦＥＴ）を形
成するためにベース−コレクタに形成する金属の選択範
囲が広く、またその形成も簡単に行なうことができる。
うに、従来のショットキーダイオードによるトランジス
タの飽和制御のようにショットキー接合を形成する必要
がないので、飽和制御部のクランパ（Ｊ−ＦＥＴ）を形
成するためにベース−コレクタに形成する金属の選択範
囲が広く、またその形成も簡単に行なうことができる。
また、製造上マスクを余分に必要とせず、トランジスタ
第１図は本発明の実施例の飽和制御部を有する接合型ト
ランジスタの要部断面図、第２図は第１図の部分拡大図
、第３図は第１図の等価回路図、第４図は接合型トラン
ジスタの飽和特性の説明図、第５図は従来例のショット
キーダイオードをクランパに用い飽和制御を行なうトラ
ンジスタの等価回路図、第６図板（ａ）（ｂ）は飽和特
性の説明図である。 主な符号 ｌａｐ型半導体（ｓｉ）基板、２：（ｎ−）コレクタ層
、３：分離拡散層、４：ｎ＋埋め込み層、５： （ｐ型
拡散）ベース層、６．６° ：ｐ“ベースコンタクト層
、７：（ｎ”）エミツタ層、８：ｎ＋層、９：コレクタ
電極、１０：エミッタ電極、１１：（ベースコンタクト
層６．６′及びｎ１層８の双方にオーミックに接続する
）金属電極、１２ ： Ｓｉ０２
ランジスタの要部断面図、第２図は第１図の部分拡大図
、第３図は第１図の等価回路図、第４図は接合型トラン
ジスタの飽和特性の説明図、第５図は従来例のショット
キーダイオードをクランパに用い飽和制御を行なうトラ
ンジスタの等価回路図、第６図板（ａ）（ｂ）は飽和特
性の説明図である。 主な符号 ｌａｐ型半導体（ｓｉ）基板、２：（ｎ−）コレクタ層
、３：分離拡散層、４：ｎ＋埋め込み層、５： （ｐ型
拡散）ベース層、６．６° ：ｐ“ベースコンタクト層
、７：（ｎ”）エミツタ層、８：ｎ＋層、９：コレクタ
電極、１０：エミッタ電極、１１：（ベースコンタクト
層６．６′及びｎ１層８の双方にオーミックに接続する
）金属電極、１２ ： Ｓｉ０２
Claims (1)
- 接合型トランジスタのベースとコレクタの間を接続する
チャネルを設け、該チャネルが該トランジスタの非飽和
状態ではベースとコレクタ間の接合部の空乏層の拡がり
により閉じ、該トランジスタの飽和状態で開くようにな
し、該トランジスタの飽和状態でコレクタ−ベース間電
圧がクランプされるようにすることを特徴とする接合型
トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259395A JPS62119972A (ja) | 1985-11-19 | 1985-11-19 | 接合型トランジスタ |
| US06/932,287 US4739386A (en) | 1985-11-19 | 1986-11-19 | Bipolar transistor having improved switching time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259395A JPS62119972A (ja) | 1985-11-19 | 1985-11-19 | 接合型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119972A true JPS62119972A (ja) | 1987-06-01 |
Family
ID=17333537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259395A Pending JPS62119972A (ja) | 1985-11-19 | 1985-11-19 | 接合型トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4739386A (ja) |
| JP (1) | JPS62119972A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8810973D0 (en) * | 1988-05-10 | 1988-06-15 | Stc Plc | Improvements in integrated circuits |
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- 1986-11-19 US US06/932,287 patent/US4739386A/en not_active Expired - Fee Related
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|---|---|
| US4739386A (en) | 1988-04-19 |
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