JP2858383B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2858383B2 JP2858383B2 JP26504791A JP26504791A JP2858383B2 JP 2858383 B2 JP2858383 B2 JP 2858383B2 JP 26504791 A JP26504791 A JP 26504791A JP 26504791 A JP26504791 A JP 26504791A JP 2858383 B2 JP2858383 B2 JP 2858383B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、詳しくはシリコン基板に深い溝を形成する場合の
結晶欠陥を解消する方法に関する。
関し、詳しくはシリコン基板に深い溝を形成する場合の
結晶欠陥を解消する方法に関する。
【０００２】
【従来の技術】従来より、深い溝を形成して素子間分離
を図ることによりモノリシックな半導体集積回路を構成
する方法が知られている。例えば、特開昭６１−５９８
５２号公報には、貼り合わせＳＯＩ基板に分離溝を形成
して素子分離を行う半導体装置の製造方法が開示されて
いる。この方法は、絶縁膜を介して一対のシリコン基板
を接合して作製されたＳＯＩ基板の表面に所定部位が開
口したマスクとしての酸化膜を形成し、該開口を介して
一方のシリコン基板をエッチングして上記絶縁膜に達す
る分離溝を形成し、そして熱酸化などにより分離溝及び
上記一方のシリコン基板の表面に絶縁被膜を形成した
後、多結晶シリコンで分離溝を埋め、分離溝からはみ出
た絶縁被膜及び多結晶シリコンや上記マスクとしての酸
化膜を除去することにより、分離溝及び絶縁被膜で他の
領域と電気的に完全に分離された素子領域を形成するも
のである。
を図ることによりモノリシックな半導体集積回路を構成
する方法が知られている。例えば、特開昭６１−５９８
５２号公報には、貼り合わせＳＯＩ基板に分離溝を形成
して素子分離を行う半導体装置の製造方法が開示されて
いる。この方法は、絶縁膜を介して一対のシリコン基板
を接合して作製されたＳＯＩ基板の表面に所定部位が開
口したマスクとしての酸化膜を形成し、該開口を介して
一方のシリコン基板をエッチングして上記絶縁膜に達す
る分離溝を形成し、そして熱酸化などにより分離溝及び
上記一方のシリコン基板の表面に絶縁被膜を形成した
後、多結晶シリコンで分離溝を埋め、分離溝からはみ出
た絶縁被膜及び多結晶シリコンや上記マスクとしての酸
化膜を除去することにより、分離溝及び絶縁被膜で他の
領域と電気的に完全に分離された素子領域を形成するも
のである。
【０００３】
【発明が解決しようとする課題】ところで、上記分離溝
は一般にＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）処理によりシリコン基板をエッチングして
形成される。このＲ．Ｉ．Ｅ処理は、シリコン基板が載
置される電極に高周波を印加して陰極降下電圧（バイア
ス電圧）を発生させ、フッ素系の原料ガスがプラズマ放
電されて発生した活性粒子としてのイオンやラジカル
を、シリコン基板と衝突、反応させてエッチングするも
のである。
は一般にＲ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔ
ｃｈｉｎｇ）処理によりシリコン基板をエッチングして
形成される。このＲ．Ｉ．Ｅ処理は、シリコン基板が載
置される電極に高周波を印加して陰極降下電圧（バイア
ス電圧）を発生させ、フッ素系の原料ガスがプラズマ放
電されて発生した活性粒子としてのイオンやラジカル
を、シリコン基板と衝突、反応させてエッチングするも
のである。
【０００４】ところが、このＲ．Ｉ．Ｅ処理により分離
溝を形成すると、上記したようにＲ．Ｉ．Ｅ処理は物理
的なエッチング機構を伴い攻撃性が大きいため、シリコ
ン基板の分離溝の内壁面や、分離溝の周囲のシリコン基
板表面にエッチングダメージによる結晶欠陥が発生し、
電流漏れの原因となる。このような結晶欠陥を除去する
目的で、従来より分離溝の内壁面に犠牲酸化処理又は
Ｃ．Ｄ．Ｅ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎ
ｇ）処理を施すことが行われていた。なお、犠牲酸化処
理とは、分離溝の内壁面に結晶欠陥の存在する深さまで
達する酸化膜を形成し、この酸化膜をエッチング除去す
ることにより結晶欠陥をなくす処理である。また、Ｃ．
Ｄ．Ｅ処理とは、プラズマ放電により活性化した原料ガ
スのラジカルによって、結晶欠陥のある部分を攻撃性の
小さい化学的なエッチング機構のみでエッチング除去す
る処理である。
溝を形成すると、上記したようにＲ．Ｉ．Ｅ処理は物理
的なエッチング機構を伴い攻撃性が大きいため、シリコ
ン基板の分離溝の内壁面や、分離溝の周囲のシリコン基
板表面にエッチングダメージによる結晶欠陥が発生し、
電流漏れの原因となる。このような結晶欠陥を除去する
目的で、従来より分離溝の内壁面に犠牲酸化処理又は
Ｃ．Ｄ．Ｅ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎ
ｇ）処理を施すことが行われていた。なお、犠牲酸化処
理とは、分離溝の内壁面に結晶欠陥の存在する深さまで
達する酸化膜を形成し、この酸化膜をエッチング除去す
ることにより結晶欠陥をなくす処理である。また、Ｃ．
Ｄ．Ｅ処理とは、プラズマ放電により活性化した原料ガ
スのラジカルによって、結晶欠陥のある部分を攻撃性の
小さい化学的なエッチング機構のみでエッチング除去す
る処理である。
【０００５】ところが、上記犠牲酸化処理やＣ．Ｄ．Ｅ
処理では結晶欠陥を完全に無くすには未だ不充分であ
り、結晶欠陥による不都合を十分に解消していないこと
が判明した。本発明は、深い溝をエッチングする際に溝
内壁面や溝の周囲のシリコン基板表面に発生する結晶欠
陥を好適に解消して、半導体装置の電流漏れを防ぐをこ
とを目的とする。
処理では結晶欠陥を完全に無くすには未だ不充分であ
り、結晶欠陥による不都合を十分に解消していないこと
が判明した。本発明は、深い溝をエッチングする際に溝
内壁面や溝の周囲のシリコン基板表面に発生する結晶欠
陥を好適に解消して、半導体装置の電流漏れを防ぐをこ
とを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板に溝を形成する工程と、上記溝
の内壁面をＣ．Ｄ．Ｅ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅ
ｔｃｈｉｎｇ）処理する工程と、上記Ｃ．Ｄ．Ｅ処理し
た溝の内壁面をアニール処理する工程とを具備すること
を特徴とする。
造方法は、シリコン基板に溝を形成する工程と、上記溝
の内壁面をＣ．Ｄ．Ｅ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅ
ｔｃｈｉｎｇ）処理する工程と、上記Ｃ．Ｄ．Ｅ処理し
た溝の内壁面をアニール処理する工程とを具備すること
を特徴とする。
【０００７】上記Ｃ．Ｄ．Ｅ処理の条件は特に限定され
ないが、溝形成時に発生したダメージ層を完全にエッチ
ング除去でき、しかもこのＣ．Ｄ．Ｅ処理による新たな
ダメージ層の発生が極力抑えられる条件とすることが好
ましい。このＣ．Ｄ．Ｅ処理により、溝形成時に発生し
たダメージ層の深さの２〜５倍の深さをエッチング除去
する。
ないが、溝形成時に発生したダメージ層を完全にエッチ
ング除去でき、しかもこのＣ．Ｄ．Ｅ処理による新たな
ダメージ層の発生が極力抑えられる条件とすることが好
ましい。このＣ．Ｄ．Ｅ処理により、溝形成時に発生し
たダメージ層の深さの２〜５倍の深さをエッチング除去
する。
【０００８】アニール処理は、Ｃ．Ｄ．Ｅ処理で除去し
きれなかったダメージ層や、Ｃ．Ｄ．Ｅ処理により新た
に発生したダメージ層を回復することさえできれば、特
にその条件は限定されないが、例えば不活性なＮ2 雰囲
気下で、１０００〜１１００℃の温度で１０〜３０分程
度加熱することにより行うことができる。
きれなかったダメージ層や、Ｃ．Ｄ．Ｅ処理により新た
に発生したダメージ層を回復することさえできれば、特
にその条件は限定されないが、例えば不活性なＮ2 雰囲
気下で、１０００〜１１００℃の温度で１０〜３０分程
度加熱することにより行うことができる。
【０００９】
【作用】本発明の半導体装置の製造方法では、シリコン
基板に形成した溝の内壁面にＣ．Ｄ．Ｅ処理を施すこと
により、該溝形成時に溝の内壁面や溝周囲のシリコン基
板表面に発生したダメージ層が十分に又は完全に除去さ
れる。そして、Ｃ．Ｄ．Ｅ処理した溝の内壁面をアニー
ル処理することにより、Ｃ．Ｄ．Ｅ処理で除去しきれな
かったダメージ層や、Ｃ．Ｄ．Ｅ処理により新たに発生
したダメージ層が回復する。これにより、溝の内壁面や
溝の周囲のシリコン基板表面の結晶欠陥は解消すること
が可能となる。
基板に形成した溝の内壁面にＣ．Ｄ．Ｅ処理を施すこと
により、該溝形成時に溝の内壁面や溝周囲のシリコン基
板表面に発生したダメージ層が十分に又は完全に除去さ
れる。そして、Ｃ．Ｄ．Ｅ処理した溝の内壁面をアニー
ル処理することにより、Ｃ．Ｄ．Ｅ処理で除去しきれな
かったダメージ層や、Ｃ．Ｄ．Ｅ処理により新たに発生
したダメージ層が回復する。これにより、溝の内壁面や
溝の周囲のシリコン基板表面の結晶欠陥は解消すること
が可能となる。
【００１０】
【実施例】以下、本発明の実施例を図に基づき説明す
る。本発明の製造方法を絶縁分離バイポーラＩＣに適用
した例を示す。Ｐ- 型の第１シリコン基板１の一方の主
面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶
縁膜２を形成した。そして、この第１シリコン基板１の
絶縁膜２側に、鏡面研磨された主面を有するＮ- 型の第
２シリコン基板３を十分に清浄な雰囲気下で密着、加熱
して、それぞれのシリコン基板１、３で絶縁膜２を挟む
ように一体に接合した。これにより、第１シリコン基板
１上に絶縁膜２を介して第２シリコン基板３を接合して
構成されたＳＯＩ基板を作製した。なお、第２シリコン
基板３には、接合を施す前に第２シリコン基板３の表面
よりドーピングすることによりＮ+ 型の高濃度不純物層
４が形成されている。
る。本発明の製造方法を絶縁分離バイポーラＩＣに適用
した例を示す。Ｐ- 型の第１シリコン基板１の一方の主
面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶
縁膜２を形成した。そして、この第１シリコン基板１の
絶縁膜２側に、鏡面研磨された主面を有するＮ- 型の第
２シリコン基板３を十分に清浄な雰囲気下で密着、加熱
して、それぞれのシリコン基板１、３で絶縁膜２を挟む
ように一体に接合した。これにより、第１シリコン基板
１上に絶縁膜２を介して第２シリコン基板３を接合して
構成されたＳＯＩ基板を作製した。なお、第２シリコン
基板３には、接合を施す前に第２シリコン基板３の表面
よりドーピングすることによりＮ+ 型の高濃度不純物層
４が形成されている。
【００１１】そして、一連の酸化、フォトリソグラフ
ィ、不純物拡散工程により、ディープＮ+ 領域７を第２
シリコン基板３に形成した。この後、第２シリコン基板
３の表面に、熱酸化によりＳｉＯ2 膜８を形成した（図
１参照）後、図２に示すようにＳｉ3 Ｎ4 膜９及びＣＶ
Ｄ−ＳｉＯ2 膜１０を順次堆積した。なお、このＣＶＤ
−ＳｉＯ2 膜１０は、後工程で分離溝１１をエッチング
する際のマスク部材として働き、分離溝１１の形成後に
エッチング除去されるものである。
ィ、不純物拡散工程により、ディープＮ+ 領域７を第２
シリコン基板３に形成した。この後、第２シリコン基板
３の表面に、熱酸化によりＳｉＯ2 膜８を形成した（図
１参照）後、図２に示すようにＳｉ3 Ｎ4 膜９及びＣＶ
Ｄ−ＳｉＯ2 膜１０を順次堆積した。なお、このＣＶＤ
−ＳｉＯ2 膜１０は、後工程で分離溝１１をエッチング
する際のマスク部材として働き、分離溝１１の形成後に
エッチング除去されるものである。
【００１２】次いで、フォトリソグラフィ処理及びＣＦ
4 、ＣＨＦ3 を主成分とするエッチングガスを用いた
Ｒ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）処理を施し、ＣＶＤ−ＳｉＯ2 膜１０の表面に形成
されたレジスト膜をマスクとしてＳｉＯ2 膜８、Ｓｉ3
Ｎ4 膜９及びＣＶＤ−ＳｉＯ2 膜１０を第２シリコン基
板３の表面に達するまで選択的にエッチングして開口を
形成した後、上記レジスト膜を除去し、ＣＶＤ−ＳｉＯ
2 膜１０をマスクにしてＨＢｒを主成分とするエッチン
グガスを用いたＲ．Ｉ．Ｅ処理により第２シリコン基板
３を選択的にエッチングし、絶縁膜２に達する分離溝１
１を形成した（図２参照）。
4 、ＣＨＦ3 を主成分とするエッチングガスを用いた
Ｒ．Ｉ．Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）処理を施し、ＣＶＤ−ＳｉＯ2 膜１０の表面に形成
されたレジスト膜をマスクとしてＳｉＯ2 膜８、Ｓｉ3
Ｎ4 膜９及びＣＶＤ−ＳｉＯ2 膜１０を第２シリコン基
板３の表面に達するまで選択的にエッチングして開口を
形成した後、上記レジスト膜を除去し、ＣＶＤ−ＳｉＯ
2 膜１０をマスクにしてＨＢｒを主成分とするエッチン
グガスを用いたＲ．Ｉ．Ｅ処理により第２シリコン基板
３を選択的にエッチングし、絶縁膜２に達する分離溝１
１を形成した（図２参照）。
【００１３】そして、ＣＶＤ−ＳｉＯ2 膜１０はフッ素
溶液によるウェットエッチング処理により除去した。
（図３参照）。次に、分離溝１１の内壁面にＣ．Ｄ．Ｅ
処理を施した。このＣ．Ｄ．Ｅ処理は、高周波放電型の
プラズマ発生装置を用い、原料ガス：ＣＦ4 ，Ｎ2 ，Ｏ
2 、周波数：１３．５６ＭＨｚ、エッチング速度：１５
００Å／ｍｉｎ、プラズマからウエハーまでの距離：１
００ｃｍの条件で行った。これにより、分離溝１１の内
壁面を約１５００Åエッチングした。
溶液によるウェットエッチング処理により除去した。
（図３参照）。次に、分離溝１１の内壁面にＣ．Ｄ．Ｅ
処理を施した。このＣ．Ｄ．Ｅ処理は、高周波放電型の
プラズマ発生装置を用い、原料ガス：ＣＦ4 ，Ｎ2 ，Ｏ
2 、周波数：１３．５６ＭＨｚ、エッチング速度：１５
００Å／ｍｉｎ、プラズマからウエハーまでの距離：１
００ｃｍの条件で行った。これにより、分離溝１１の内
壁面を約１５００Åエッチングした。
【００１４】次に、Ｃ．Ｄ．Ｅ処理した分離溝１１の内
壁面をアニール処理した。このアニール処理は、Ｎ2 雰
囲気下で、１０００℃の温度で３０分加熱することによ
り行った。次に、アニール処理した分離溝１１の内壁面
を犠牲酸化処理した。この犠牲酸化処理は、１０００℃
のドライ酸化により５００Åの犠牲酸化膜を形成後、こ
の犠牲酸化膜をフッ酸で除去することにより行った。
壁面をアニール処理した。このアニール処理は、Ｎ2 雰
囲気下で、１０００℃の温度で３０分加熱することによ
り行った。次に、アニール処理した分離溝１１の内壁面
を犠牲酸化処理した。この犠牲酸化処理は、１０００℃
のドライ酸化により５００Åの犠牲酸化膜を形成後、こ
の犠牲酸化膜をフッ酸で除去することにより行った。
【００１５】そして、分離溝１１の内壁面に１０５０℃
のウェット熱酸化により絶縁被膜１２を形成した（図４
参照）後、多結晶シリコン１３をＬＰ−ＣＶＤ法により
分離溝１１及びＳｉ3 Ｎ4 膜９上に堆積させて、分離溝
１１に多結晶シリコン１３を充填した（図５参照）。次
に、ドライエッチング処理により、Ｓｉ3 Ｎ4 膜９上に
堆積された多結晶シリコン１３をエッチングバックした
後、分離溝１１内の多結晶シリコン１３の上部に熱酸化
により酸化膜１４を形成した（図６参照）。
のウェット熱酸化により絶縁被膜１２を形成した（図４
参照）後、多結晶シリコン１３をＬＰ−ＣＶＤ法により
分離溝１１及びＳｉ3 Ｎ4 膜９上に堆積させて、分離溝
１１に多結晶シリコン１３を充填した（図５参照）。次
に、ドライエッチング処理により、Ｓｉ3 Ｎ4 膜９上に
堆積された多結晶シリコン１３をエッチングバックした
後、分離溝１１内の多結晶シリコン１３の上部に熱酸化
により酸化膜１４を形成した（図６参照）。
【００１６】次に、Ｓｉ3 Ｎ4 膜９をリン酸を用いてエ
ッチング除去した（図７参照）。次に、ＬＯＣＯＳ酸化
法によりフィールド酸化膜１５を形成するとともに一連
のフォトリソグラフィ、不純物拡散工程によりＰ+ ベー
ス領域５、Ｎ+ エミッタ領域６を形成し、最後にＡｌ電
極１６を形成することにより半導体装置を製造した（図
８参照）。 （評価）上記実施例において、分離溝１１の内壁面に絶
縁被膜１２を形成した後、該絶縁被膜１２、ＳｉＯ2 膜
８及びＳｉ3 Ｎ4 膜９をエッチング除去し、ｓｅｃｃｏ
エッチング処理により結晶欠陥を顕在化させて、第２シ
リコン基板３の表面を光学顕微鏡で観察した。そして、
一辺が２００μｍの正方形中に観察された欠陥を数える
ことにより、欠陥密度を計算した。その結果を図９に示
す。
ッチング除去した（図７参照）。次に、ＬＯＣＯＳ酸化
法によりフィールド酸化膜１５を形成するとともに一連
のフォトリソグラフィ、不純物拡散工程によりＰ+ ベー
ス領域５、Ｎ+ エミッタ領域６を形成し、最後にＡｌ電
極１６を形成することにより半導体装置を製造した（図
８参照）。 （評価）上記実施例において、分離溝１１の内壁面に絶
縁被膜１２を形成した後、該絶縁被膜１２、ＳｉＯ2 膜
８及びＳｉ3 Ｎ4 膜９をエッチング除去し、ｓｅｃｃｏ
エッチング処理により結晶欠陥を顕在化させて、第２シ
リコン基板３の表面を光学顕微鏡で観察した。そして、
一辺が２００μｍの正方形中に観察された欠陥を数える
ことにより、欠陥密度を計算した。その結果を図９に示
す。
【００１７】また、比較のため、Ｃ．Ｄ．Ｅ処理及びア
ニール処理を施していないもの、アニール処理のみ施し
たもの、アニール処理及び犠牲酸化処理を施したもの、
Ｃ．Ｄ．Ｅ処理のみ施したもの、Ｃ．Ｄ．Ｅ処理及び犠
牲酸化処理を施したもの、さらにはＣ．Ｄ．Ｅ処理及び
アニール処理を施したものについても同様に欠陥密度を
調べた。その結果を図９に併せて示す。なお、図９中、
＋のプロットを結んだ線図は第２シリコン基板３表面の
中央付近を観察した結果を示し、□のプロッを結んだ線
図は第２シリコン基板３表面の上部付近を観察した結果
を示し、△のプロッを結んだ線図は第２シリコン基板３
表面の下部付近を観察した結果を示す。
ニール処理を施していないもの、アニール処理のみ施し
たもの、アニール処理及び犠牲酸化処理を施したもの、
Ｃ．Ｄ．Ｅ処理のみ施したもの、Ｃ．Ｄ．Ｅ処理及び犠
牲酸化処理を施したもの、さらにはＣ．Ｄ．Ｅ処理及び
アニール処理を施したものについても同様に欠陥密度を
調べた。その結果を図９に併せて示す。なお、図９中、
＋のプロットを結んだ線図は第２シリコン基板３表面の
中央付近を観察した結果を示し、□のプロッを結んだ線
図は第２シリコン基板３表面の上部付近を観察した結果
を示し、△のプロッを結んだ線図は第２シリコン基板３
表面の下部付近を観察した結果を示す。
【００１８】この結果、Ｃ．Ｄ．Ｅ処理及びアニール処
理を施していないもの、又はどちらか一方のみの処理を
施したものは、欠陥密度の減少が認められず、分離溝１
１の周囲の第２シリコン基板３表面に結晶欠陥が観察さ
れた。一方、Ｃ．Ｄ．Ｅ処理、アニール処理及び犠牲酸
化処理を施したもの、並びにＣ．Ｄ．Ｅ処理及びアニー
ル処理を施したものは、共に結晶欠陥を無くすことがで
きた。この結果、少なくともＣ．Ｄ．Ｅ処理及びアニー
ル処理を施すことにより、結晶欠陥を無くせることが確
認できる。なお、図９中、これらの欠陥密度は１０4個
／ｃｍ2 を示しているが、この数値は測定限界によるも
ので、実際には結晶欠陥は観察されなかった。また、上
記欠陥密度の測定は、第２シリコン基板３の表面のみを
観察して行ったものであるが、第２シリコン基板３の横
断面を観察した結果、分離溝１１の内壁面の結晶欠陥も
本実施例の方法により無くすことができた。
理を施していないもの、又はどちらか一方のみの処理を
施したものは、欠陥密度の減少が認められず、分離溝１
１の周囲の第２シリコン基板３表面に結晶欠陥が観察さ
れた。一方、Ｃ．Ｄ．Ｅ処理、アニール処理及び犠牲酸
化処理を施したもの、並びにＣ．Ｄ．Ｅ処理及びアニー
ル処理を施したものは、共に結晶欠陥を無くすことがで
きた。この結果、少なくともＣ．Ｄ．Ｅ処理及びアニー
ル処理を施すことにより、結晶欠陥を無くせることが確
認できる。なお、図９中、これらの欠陥密度は１０4個
／ｃｍ2 を示しているが、この数値は測定限界によるも
ので、実際には結晶欠陥は観察されなかった。また、上
記欠陥密度の測定は、第２シリコン基板３の表面のみを
観察して行ったものであるが、第２シリコン基板３の横
断面を観察した結果、分離溝１１の内壁面の結晶欠陥も
本実施例の方法により無くすことができた。
【００１９】このように本実施例の製造方法によれば、
素子分離用に形成された分離溝の内壁面にＣ．Ｄ．Ｅ処
理及びアニール処理することにより、分離溝の内壁面や
分離溝の周囲のシリコン基板表面の結晶欠陥を解消する
ことが可能となり、結晶欠陥に起因する電流漏れを防ぐ
ことができる。なお、上記実施例では本発明をＳＯＩ基
板の分離溝に適用する例について示したが、単なるシリ
コン基板のトレンチキャパシタやトレンチアイソレーシ
ョンにも本発明を適用することができる。
素子分離用に形成された分離溝の内壁面にＣ．Ｄ．Ｅ処
理及びアニール処理することにより、分離溝の内壁面や
分離溝の周囲のシリコン基板表面の結晶欠陥を解消する
ことが可能となり、結晶欠陥に起因する電流漏れを防ぐ
ことができる。なお、上記実施例では本発明をＳＯＩ基
板の分離溝に適用する例について示したが、単なるシリ
コン基板のトレンチキャパシタやトレンチアイソレーシ
ョンにも本発明を適用することができる。
【００２０】
【発明の効果】以上詳述したように本発明の半導体装置
の製造方法は、分離溝形成の際、分離溝の内壁面や分離
溝の周囲のシリコン基板表面に不可避的に発生する結晶
欠陥を、その後のＣ．Ｄ．Ｅ処理及びこれに続くアニー
ル処理により解消することができ、結晶欠陥に起因する
電流漏れの不都合を防ぐことが可能となる。
の製造方法は、分離溝形成の際、分離溝の内壁面や分離
溝の周囲のシリコン基板表面に不可避的に発生する結晶
欠陥を、その後のＣ．Ｄ．Ｅ処理及びこれに続くアニー
ル処理により解消することができ、結晶欠陥に起因する
電流漏れの不都合を防ぐことが可能となる。
【図１】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図２】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図３】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図４】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図５】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図６】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図７】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図８】実施例の半導体装置の製造方法を示す工程図で
ある。
ある。
【図９】欠陥密度を測定した結果を示す線図である。
【符号の説明】 １は第１シリコン基板、２は絶縁膜、３は第２シリコン
基板、１１は分離溝、１２は絶縁被膜である。
基板、１１は分離溝、１２は絶縁被膜である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−166230（ＪＰ，Ａ) 特開 昭56−51580（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3065 H01L 21/324 H01L 21/76
Claims (1)
- 【請求項１】 シリコン基板に溝を形成する工程と、 上記溝の内壁面をＣ．Ｄ．Ｅ（Ｃｈｅｍｉｃａｌ Ｄｒ
ｙ Ｅｔｃｈｉｎｇ）処理する工程と、 上記Ｃ．Ｄ．Ｅ処理した溝の内壁面をアニール処理する
工程とを具備することを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504791A JP2858383B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
| DE69231803T DE69231803T2 (de) | 1991-10-14 | 1992-10-12 | Verfahren zur Herstellung einer Halbleiteranordnung |
| PCT/JP1992/001326 WO1993008596A1 (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
| EP93908767A EP0562127B1 (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
| US08/075,514 US5480832A (en) | 1991-10-14 | 1992-10-12 | Method for fabrication of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26504791A JP2858383B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109883A JPH05109883A (ja) | 1993-04-30 |
| JP2858383B2 true JP2858383B2 (ja) | 1999-02-17 |
Family
ID=17411847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26504791A Expired - Lifetime JP2858383B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858383B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| JP2002076113A (ja) * | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| JP4961617B2 (ja) | 2007-10-01 | 2012-06-27 | 新光電気工業株式会社 | 配線基板とその製造方法及び半導体装置 |
| JP5402915B2 (ja) * | 2010-12-06 | 2014-01-29 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| JP6597296B2 (ja) | 2015-12-25 | 2019-10-30 | 東京エレクトロン株式会社 | 基板処理方法 |
-
1991
- 1991-10-14 JP JP26504791A patent/JP2858383B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05109883A (ja) | 1993-04-30 |
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