JPH0744213B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0744213B2 JPH0744213B2 JP3945587A JP3945587A JPH0744213B2 JP H0744213 B2 JPH0744213 B2 JP H0744213B2 JP 3945587 A JP3945587 A JP 3945587A JP 3945587 A JP3945587 A JP 3945587A JP H0744213 B2 JPH0744213 B2 JP H0744213B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、とりわけ、トレンチキ
ャパシタなどのように、半導体基板内に溝領域を有する
半導体装置の製造方法に関するものである。
ャパシタなどのように、半導体基板内に溝領域を有する
半導体装置の製造方法に関するものである。
従来の技術 従来、半導体基板の表面部にトレンチキャパシタを形成
する場合、同基板に溝をエッチング形成する際に、CVD
法によって形成されたシリコン酸化膜をマスクとして用
いることが一般的である。しかし、溝エッチング終了後
に、マスクとして用いたシリコン酸化膜を除去する必要
があり、その際、弗酸溶液を用いるため、前工程で形成
した素子分離領域のLOCOS酸化膜までエッチングされ
て、膜厚と分離幅が減少して、素子分離特性が劣化す
る。この対策として、CVDシリコン酸化膜の下層にシリ
コン窒化膜を形成して、弗酸溶液によるエッチング時の
LOCOS酸化膜の保護膜とすることが提案されている。こ
の溝形成の方法について第２図（ａ）〜（ｄ）に示す工
程順断面図により説明する。第２図（ａ）に示す様に、
LOCOS酸化膜１を形成した基板２に、10nmないし、70nm
の薄いシリコン酸化膜３を保護膜として形成した後、シ
リコン窒化膜４を20nmないし、100nmの厚さにCVD法によ
り、形成し、その後、溝エッチングのマスク用として、
CVD法によりシリコン酸化膜５を形成し、フォトエッチ
ング法を用いて、CVDシリコン酸化膜５、シリコン窒化
膜４、薄いシリコン酸化膜３を選択エッチングし、溝エ
ッチングの開口部６を形成した後、フォトエッチング用
のレジストを除去する。第２図（ｂ）で、CVDシリコン
酸化膜５をマスクとしてシリコン基板２を選択エッチン
グし、溝形成を行う。
する場合、同基板に溝をエッチング形成する際に、CVD
法によって形成されたシリコン酸化膜をマスクとして用
いることが一般的である。しかし、溝エッチング終了後
に、マスクとして用いたシリコン酸化膜を除去する必要
があり、その際、弗酸溶液を用いるため、前工程で形成
した素子分離領域のLOCOS酸化膜までエッチングされ
て、膜厚と分離幅が減少して、素子分離特性が劣化す
る。この対策として、CVDシリコン酸化膜の下層にシリ
コン窒化膜を形成して、弗酸溶液によるエッチング時の
LOCOS酸化膜の保護膜とすることが提案されている。こ
の溝形成の方法について第２図（ａ）〜（ｄ）に示す工
程順断面図により説明する。第２図（ａ）に示す様に、
LOCOS酸化膜１を形成した基板２に、10nmないし、70nm
の薄いシリコン酸化膜３を保護膜として形成した後、シ
リコン窒化膜４を20nmないし、100nmの厚さにCVD法によ
り、形成し、その後、溝エッチングのマスク用として、
CVD法によりシリコン酸化膜５を形成し、フォトエッチ
ング法を用いて、CVDシリコン酸化膜５、シリコン窒化
膜４、薄いシリコン酸化膜３を選択エッチングし、溝エ
ッチングの開口部６を形成した後、フォトエッチング用
のレジストを除去する。第２図（ｂ）で、CVDシリコン
酸化膜５をマスクとしてシリコン基板２を選択エッチン
グし、溝形成を行う。
第２図（ｃ）でエッチングマスクとして用いたCVDシリ
コン酸化膜を弗酸溶液でエッチングして除去する。その
際、シリコン窒化膜４の下部の薄いシリコン酸化膜３
は、その溝に面した端部から弗酸溶液が浸透し、LOCOS
酸化膜１の一部にまで及んで、エッチングされる。次
に、シリコン窒化膜４を除去するために、シリコン基板
２の露出部を10nmないし100nmの厚さで熱酸化して、リ
ン酸から同シリコン基板２を保護するための薄いシリコ
ン酸化膜８を形成し、次に、150℃程度をリン酸中で、
シリコン窒化膜を除去して、第２図（ｄ）に示す形状を
得て、溝形成の工程を終える。
コン酸化膜を弗酸溶液でエッチングして除去する。その
際、シリコン窒化膜４の下部の薄いシリコン酸化膜３
は、その溝に面した端部から弗酸溶液が浸透し、LOCOS
酸化膜１の一部にまで及んで、エッチングされる。次
に、シリコン窒化膜４を除去するために、シリコン基板
２の露出部を10nmないし100nmの厚さで熱酸化して、リ
ン酸から同シリコン基板２を保護するための薄いシリコ
ン酸化膜８を形成し、次に、150℃程度をリン酸中で、
シリコン窒化膜を除去して、第２図（ｄ）に示す形状を
得て、溝形成の工程を終える。
発明が解決しようとする問題点 しかしながら、上述のような工程では、第２図（ｃ）に
示すように、LOCOS酸化膜１と、溝との距離が１μｍ以
下になった場合、弗酸溶液によるCVDシリコン酸化膜５
のエッチング中に、溝に面した端部からシリコン酸化膜
３もエッチングされてLOCOS酸化膜１の一部まで進み、
素子分離用のLOCOS酸化膜１までもエッチングされると
いう問題があった。素子寸法の微細化のために、LOCOS
領域と溝部とが接する場合は、弗酸溶液の侵入部の幅が
さらに大きくなるため、LOCOS酸化膜１のエッチングさ
れる量がさらに拡大され、素子分離特性が劣化する。
示すように、LOCOS酸化膜１と、溝との距離が１μｍ以
下になった場合、弗酸溶液によるCVDシリコン酸化膜５
のエッチング中に、溝に面した端部からシリコン酸化膜
３もエッチングされてLOCOS酸化膜１の一部まで進み、
素子分離用のLOCOS酸化膜１までもエッチングされると
いう問題があった。素子寸法の微細化のために、LOCOS
領域と溝部とが接する場合は、弗酸溶液の侵入部の幅が
さらに大きくなるため、LOCOS酸化膜１のエッチングさ
れる量がさらに拡大され、素子分離特性が劣化する。
問題点を解決するための手段 本発明では、溝側壁にシリコン窒化膜を形成して、薄い
シリコン酸化膜端部の溝に露出した部分を被って、この
薄いシリコン酸化膜に対する保護膜とするものである。
シリコン酸化膜端部の溝に露出した部分を被って、この
薄いシリコン酸化膜に対する保護膜とするものである。
作用 溝側壁に形成したシリコン窒化膜の保護効果により、薄
いシリコン酸化膜が露出せず、弗酸によるCVDシリコン
酸化膜のエッチング時に、薄いシリコン酸化膜およびLO
COS酸化膜が全くエッチングされない。
いシリコン酸化膜が露出せず、弗酸によるCVDシリコン
酸化膜のエッチング時に、薄いシリコン酸化膜およびLO
COS酸化膜が全くエッチングされない。
実施例 第１図（ａ）〜（ｆ）に、溝形成用の窓開口の工程
（ａ）からシリコン窒化膜除去（ｆ）までの工程順断面
図を示す。
（ａ）からシリコン窒化膜除去（ｆ）までの工程順断面
図を示す。
初め、第１図（ａ）のように、LOCOS酸化膜１を形成し
たシリコン基板２の表面に10nmないし100nmの厚さの第
１シリコン酸化膜３、10nmないし100nmの厚さの第１シ
リコン窒化膜４、500nmないし1500nmの厚さのCVD酸化膜
５を形成し、フォトエッチングにより溝開口部６を形成
する。次に、第２図（ｂ）のように、CVD酸化膜５をマ
スクとして溝７を形成する。ついで、第２図（ｃ）のよ
うに、シリコン基板保護膜として10nmないし150nmの厚
さの第２シリコン酸化膜８を溝７の内部に形成し、さら
に30nmないし150nmの厚さの第２シリコン窒化膜９を全
面に形成する。次に、第２図（ｄ）のように、反応性イ
オンエッチングを用いて、第２シリコン窒化膜９を異方
的にエッチングし、溝７の側壁に第２シリコン窒化膜９
を残す。ついで、第２図（ｅ）のように、弗酸溶液を用
いてCVD酸化膜５と溝７の底部の第２シリコン酸化膜８
をエッチングする。その際、LOCOS酸化膜１は、第１シ
リコン酸化膜３の端部がシリコン窒化膜９で保護されて
いるため、全くエッチングされない。最後に、第２図
（ｆ）のように、溝７の底部で露出したシリコン基板を
20nmないし100nmの厚さで熱酸化して、次工程のリン酸
の煮沸によるシリコン基板の保護膜を形成し、約150℃
のリン酸中で、第１シリコン窒化膜４および第２シリコ
ン窒化膜９を除去する。
たシリコン基板２の表面に10nmないし100nmの厚さの第
１シリコン酸化膜３、10nmないし100nmの厚さの第１シ
リコン窒化膜４、500nmないし1500nmの厚さのCVD酸化膜
５を形成し、フォトエッチングにより溝開口部６を形成
する。次に、第２図（ｂ）のように、CVD酸化膜５をマ
スクとして溝７を形成する。ついで、第２図（ｃ）のよ
うに、シリコン基板保護膜として10nmないし150nmの厚
さの第２シリコン酸化膜８を溝７の内部に形成し、さら
に30nmないし150nmの厚さの第２シリコン窒化膜９を全
面に形成する。次に、第２図（ｄ）のように、反応性イ
オンエッチングを用いて、第２シリコン窒化膜９を異方
的にエッチングし、溝７の側壁に第２シリコン窒化膜９
を残す。ついで、第２図（ｅ）のように、弗酸溶液を用
いてCVD酸化膜５と溝７の底部の第２シリコン酸化膜８
をエッチングする。その際、LOCOS酸化膜１は、第１シ
リコン酸化膜３の端部がシリコン窒化膜９で保護されて
いるため、全くエッチングされない。最後に、第２図
（ｆ）のように、溝７の底部で露出したシリコン基板を
20nmないし100nmの厚さで熱酸化して、次工程のリン酸
の煮沸によるシリコン基板の保護膜を形成し、約150℃
のリン酸中で、第１シリコン窒化膜４および第２シリコ
ン窒化膜９を除去する。
発明の効果 本発明により、LOCOS法で形成された厚いシリコン酸化
膜が、溝形成工程終了時でも初期の膜厚、形状のままで
残るため、素子分離特性が著しく向上する。
膜が、溝形成工程終了時でも初期の膜厚、形状のままで
残るため、素子分離特性が著しく向上する。
第１図（ａ）〜（ｆ）は本発明による溝形成工程の製造
工程を説明するための工程順断面図、第２図（ａ）〜
（ｄ）は、従来の製造工程を示す工程順断面図である。 １……LOCOS酸化膜、２……シリコン基板、３……第１
シリコン酸化膜、４……第１シリコン窒化膜、５……CV
D酸化膜、６……溝開口部、７……溝、８……第２シリ
コン酸化膜、９……第２シリコン窒化膜。
工程を説明するための工程順断面図、第２図（ａ）〜
（ｄ）は、従来の製造工程を示す工程順断面図である。 １……LOCOS酸化膜、２……シリコン基板、３……第１
シリコン酸化膜、４……第１シリコン窒化膜、５……CV
D酸化膜、６……溝開口部、７……溝、８……第２シリ
コン酸化膜、９……第２シリコン窒化膜。
Claims (1)
- 【請求項１】半導体基板上に第１のシリコン酸化膜、第
１のシリコン窒化膜および第２のシリコン酸化膜を順次
形成する工程、前記第２のシリコン酸化膜、前記第１の
シリコン窒化膜および前記第１のシリコン酸化膜を選択
的にエッチングし、これらに開口部を設ける工程、前記
開口部を通じて、前記半導体基板を選択的にエッチング
し、溝を設ける工程、熱酸化法により、前記溝の表面に
第３のシリコン酸化膜を形成する工程、前記溝を含む全
面に第２のシリコン窒化膜を形成する工程、異方性エッ
チングにより前記溝の側面に前記第２のシリコン窒化膜
を残す工程、前記第２のシリコン酸化膜と前記溝の底部
の前記第３のシリコン酸化膜を除去する工程、熱酸化法
により前記溝底部に露出した前記半導体基板を酸化する
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3945587A JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3945587A JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63205927A JPS63205927A (ja) | 1988-08-25 |
| JPH0744213B2 true JPH0744213B2 (ja) | 1995-05-15 |
Family
ID=12553515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3945587A Expired - Lifetime JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744213B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
-
1987
- 1987-02-23 JP JP3945587A patent/JPH0744213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63205927A (ja) | 1988-08-25 |
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