JPH0291974A - 半導体装置 - Google Patents
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- JPH0291974A JPH0291974A JP63242280A JP24228088A JPH0291974A JP H0291974 A JPH0291974 A JP H0291974A JP 63242280 A JP63242280 A JP 63242280A JP 24228088 A JP24228088 A JP 24228088A JP H0291974 A JPH0291974 A JP H0291974A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力用の半導体装置に関するものである。
従来、半導体整流装置としてはpnダイオード。
pinダイオードあるいはショットキーダイオード等が
用いられてきた。こ1れらの素子は半導体のホモ接合あ
るいは金属−半導体接合によって生じる電位障壁の整流
作用を利用している。第5図に典型的な従来のダイオー
ドの電流−電圧特性を示す。
用いられてきた。こ1れらの素子は半導体のホモ接合あ
るいは金属−半導体接合によって生じる電位障壁の整流
作用を利用している。第5図に典型的な従来のダイオー
ドの電流−電圧特性を示す。
同図のように、これらのダイオードの順方向特性21で
は、電位障壁の拡散電位に対応するオフセット電圧Vo
rを生じる。このオフセット電圧は、pnダイオードで
0.6v程度、ショットキーダイオードでO,SV程度
である。したがって、これらの素子を半導体整流素子と
して用いた場合、オフセットがない場合に比べて、出力
電流と順方向電圧との積で与えられる順方向損失が大き
いという欠点を有している。
は、電位障壁の拡散電位に対応するオフセット電圧Vo
rを生じる。このオフセット電圧は、pnダイオードで
0.6v程度、ショットキーダイオードでO,SV程度
である。したがって、これらの素子を半導体整流素子と
して用いた場合、オフセットがない場合に比べて、出力
電流と順方向電圧との積で与えられる順方向損失が大き
いという欠点を有している。
また、従来、順方向電圧の低減を目的として、絶縁ゲー
ト型電界効果トランジスタあるいはバイポーラトランジ
スタを半導体整流素子として用いることが試みられてい
る。これらの素子では、pnダイオードやpinダイオ
ード、ショットキーダイオードとは異なシ、第5図の特
性22に示すように電流をOvから流すことが可能であ
り、順方向電圧を低くでき、順方向損失低減が可能であ
る。
ト型電界効果トランジスタあるいはバイポーラトランジ
スタを半導体整流素子として用いることが試みられてい
る。これらの素子では、pnダイオードやpinダイオ
ード、ショットキーダイオードとは異なシ、第5図の特
性22に示すように電流をOvから流すことが可能であ
り、順方向電圧を低くでき、順方向損失低減が可能であ
る。
しかしながら、上述した従来の絶縁ゲート型電界効果ト
ランジスタあるいはバイポーラトランジスタなどの素子
は、pnダイオード等とは異なシ3、端子素子であるた
め、整流素子として動作させる場合、制御端子に適切な
制御信号を加える必要がある。このため、(1)整流回
路が複雑化する、On制御信号の適切な設定が困難であ
る、といった欠点を有していた。
ランジスタあるいはバイポーラトランジスタなどの素子
は、pnダイオード等とは異なシ3、端子素子であるた
め、整流素子として動作させる場合、制御端子に適切な
制御信号を加える必要がある。このため、(1)整流回
路が複雑化する、On制御信号の適切な設定が困難であ
る、といった欠点を有していた。
本発明は以上の点に鑑みてなされたもので、その目的は
、順方向電圧が小さく、かつ順方向損失が小さい2端子
の半導体整流装置を提供することにある。
、順方向電圧が小さく、かつ順方向損失が小さい2端子
の半導体整流装置を提供することにある。
上記の目的を達成するため、本発明の半導体装置は、第
1の導電型の半導体基板の第1の主面側に形成された第
2の導電型を有するチャネル形成領域と、前記チャネル
形成領域内に形成された第1の導電型を有するドレイン
領域と、前記チャネル形成領域とドレイン領域の面上に
形成されたゲート絶縁膜およびゲート電極と、前記半導
体基板の第2の主面側に形成されたソース電極とから構
成される構造の絶縁ゲート型電界効果トランジスタから
成り、前記チャネル形成領域とドレイン領域とゲート電
極とを互いに電気的に接続する電極を前記第1の主面側
に設けたものである。
1の導電型の半導体基板の第1の主面側に形成された第
2の導電型を有するチャネル形成領域と、前記チャネル
形成領域内に形成された第1の導電型を有するドレイン
領域と、前記チャネル形成領域とドレイン領域の面上に
形成されたゲート絶縁膜およびゲート電極と、前記半導
体基板の第2の主面側に形成されたソース電極とから構
成される構造の絶縁ゲート型電界効果トランジスタから
成り、前記チャネル形成領域とドレイン領域とゲート電
極とを互いに電気的に接続する電極を前記第1の主面側
に設けたものである。
また、本発明の別の発明の半導体装置は、第1の導電型
の半導体基板の第1の主面側に形成された第2の導電型
を有するチャネル形成領域と、前記チャネル形成領域内
に形成された第1の導電型を有するドレイン領域と、前
記ドレイン領域内において前記第1の主面側から半導体
基板に達するように形成された溝と、前記溝内に形成さ
れたゲート絶縁膜およびゲート電極と、前記半導体基板
の第2の主面側に形成されたソース電極とから構成され
る構造の絶縁ゲート型電界効果トランジスタから成り、
前記チャネル形成領域とドレイン領域とゲート電極とを
互いに電気的に接続する電極を設けたものである。
の半導体基板の第1の主面側に形成された第2の導電型
を有するチャネル形成領域と、前記チャネル形成領域内
に形成された第1の導電型を有するドレイン領域と、前
記ドレイン領域内において前記第1の主面側から半導体
基板に達するように形成された溝と、前記溝内に形成さ
れたゲート絶縁膜およびゲート電極と、前記半導体基板
の第2の主面側に形成されたソース電極とから構成され
る構造の絶縁ゲート型電界効果トランジスタから成り、
前記チャネル形成領域とドレイン領域とゲート電極とを
互いに電気的に接続する電極を設けたものである。
したがって、本発明においては、Ovから電流が流れ始
める絶縁ゲート型電界効果トランジスタを整流素子とし
て使用する場合において、制御端子を独立の端子とせず
、2端子素子として動作させることにより、従来の3端
子整流素子の低い順方向電圧を2端子で実現することが
できる。
める絶縁ゲート型電界効果トランジスタを整流素子とし
て使用する場合において、制御端子を独立の端子とせず
、2端子素子として動作させることにより、従来の3端
子整流素子の低い順方向電圧を2端子で実現することが
できる。
以下、本発明を図面に示す実施例に基づいて説明する。
第1図は本発明による第1の実施例の半導体装置の構造
を示す断面図である。同図において、1は低抵抗のn型
半導体基板、2はこの基板1上に形成されたn型エピタ
キシャル半導体層、3はこの半導体層2内に形成された
p型頭域、4はこのp型頭域3内に形成された低抵抗の
n型ドレイン領域である。また、5は前記p型頭域3と
ドレイン領域4の間の半導体層2の主面上に形成された
ゲート絶縁膜、6はこのゲート絶縁膜5上に形成された
ゲート電極、7は前記各p型頭域3とドレイン領域4お
よびゲート電極6を互いに電気的に接続するためにその
主面上に形成されたアノード電極、8は半導体基板1の
他の主面側に形成されたカンード電極である。
を示す断面図である。同図において、1は低抵抗のn型
半導体基板、2はこの基板1上に形成されたn型エピタ
キシャル半導体層、3はこの半導体層2内に形成された
p型頭域、4はこのp型頭域3内に形成された低抵抗の
n型ドレイン領域である。また、5は前記p型頭域3と
ドレイン領域4の間の半導体層2の主面上に形成された
ゲート絶縁膜、6はこのゲート絶縁膜5上に形成された
ゲート電極、7は前記各p型頭域3とドレイン領域4お
よびゲート電極6を互いに電気的に接続するためにその
主面上に形成されたアノード電極、8は半導体基板1の
他の主面側に形成されたカンード電極である。
すなわち、この実施例の半導体装置は、低抵抗のn型半
導体基板1上にn型エピタキシャル半導体層2を形成し
、その主面側にp属領域3をチャネル形成領域として形
成するとともに、該p型頭域3内に低抵抗のn型ドレイ
ン領域4を形成し、これらp属領域3とドレイン領域4
の面上にゲート絶縁膜5.ゲート電極6を順次形成して
成る構造の縦型二重拡散絶縁ゲート型電界効果トランジ
スタから構成し、そのn型ドレイン領域4とp属領域3
とゲート電極6を接続してアノード電極7とし、半導体
基板1の他の主面側に形成したソース電極をカソード電
極8としたものである。
導体基板1上にn型エピタキシャル半導体層2を形成し
、その主面側にp属領域3をチャネル形成領域として形
成するとともに、該p型頭域3内に低抵抗のn型ドレイ
ン領域4を形成し、これらp属領域3とドレイン領域4
の面上にゲート絶縁膜5.ゲート電極6を順次形成して
成る構造の縦型二重拡散絶縁ゲート型電界効果トランジ
スタから構成し、そのn型ドレイン領域4とp属領域3
とゲート電極6を接続してアノード電極7とし、半導体
基板1の他の主面側に形成したソース電極をカソード電
極8としたものである。
次に動作を説明する。上記実施例の構造において、まず
絶縁ゲート型電界効果トランジスタのしきい値電圧がQ
V程度となるように、p属領域3の不純物濃度、ゲート
絶縁膜5の膜厚等を設定し、しきい値電圧vthXn型
エピタキシャル半導体層2とp属領域3で形成されるp
n接合の拡散電圧vbiとの間に、0≦vth<vbi
という関係が成り立つようにする。
絶縁ゲート型電界効果トランジスタのしきい値電圧がQ
V程度となるように、p属領域3の不純物濃度、ゲート
絶縁膜5の膜厚等を設定し、しきい値電圧vthXn型
エピタキシャル半導体層2とp属領域3で形成されるp
n接合の拡散電圧vbiとの間に、0≦vth<vbi
という関係が成り立つようにする。
このとき、カソード電極8に対してしきい値電圧以上の
電圧をアノード電極7に印加すると、p属領域3のゲー
ト絶縁膜5の下の表面にn型チャネル9が形成され、ア
ノード電極T−+n型ドレイン領域4→n型チャネル9
→n型エピタキシャル半導体層2→n型半導体基板1→
カンード電極8という電流経路が形成され、チャネル電
流が流れる。この際、p属領域3はアノード電位と等し
くカソード電極8に対して正の電位であり、これは絶縁
ゲート型電界効果トランジスタの基板を正にバイアスす
ることに相当するので絶縁ゲート型電界効果トランジス
タのしきい値電圧は低下する。
電圧をアノード電極7に印加すると、p属領域3のゲー
ト絶縁膜5の下の表面にn型チャネル9が形成され、ア
ノード電極T−+n型ドレイン領域4→n型チャネル9
→n型エピタキシャル半導体層2→n型半導体基板1→
カンード電極8という電流経路が形成され、チャネル電
流が流れる。この際、p属領域3はアノード電位と等し
くカソード電極8に対して正の電位であり、これは絶縁
ゲート型電界効果トランジスタの基板を正にバイアスす
ることに相当するので絶縁ゲート型電界効果トランジス
タのしきい値電圧は低下する。
したがって、アノード電極7に印加される電圧を正方向
に大きくしていくと、ゲート電極6の電位増加とp属領
域3のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ovから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
に大きくしていくと、ゲート電極6の電位増加とp属領
域3のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ovから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
つぎに、カソード電極8に対してn型エピタキシャル半
導体層2とp属領域3で形成されるpn接合の拡散電圧
以上の電圧をアノード電極Tに印加すると、p属領域3
のゲート絶縁膜5の下の表面にn型チャネル9が形成さ
れ、アノード電極7→n型ドレイン領域4→n型チヤネ
ル9→n型エピタキシヤル半導体層2→n型半導体基板
1→カソード電極8という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極7→p型領域3
→n型エピタキシヤル半導体層2→n型半導体基板1→
カソード電極8という経路でダイオード電流が流れる。
導体層2とp属領域3で形成されるpn接合の拡散電圧
以上の電圧をアノード電極Tに印加すると、p属領域3
のゲート絶縁膜5の下の表面にn型チャネル9が形成さ
れ、アノード電極7→n型ドレイン領域4→n型チヤネ
ル9→n型エピタキシヤル半導体層2→n型半導体基板
1→カソード電極8という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極7→p型領域3
→n型エピタキシヤル半導体層2→n型半導体基板1→
カソード電極8という経路でダイオード電流が流れる。
一方、アノード電極7にカソード電極8に対してしきい
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
第2図に本実施例による半導体装置の電流−電圧特性を
示す。ここで、順方向については、しきい値電圧以上で
同図の特性11に示すようにチャネル電流が流れ始め、
さらにn型エピタキシャル半導体層2とp属領域3で形
成されるpn接合の拡散電圧以上では、同図の特性12
に示すようにダイオード電流が流れ始める。よって、全
電流はこれらの和となり、同図の特性13に示すように
なる。一方、逆方向には電流は流れない。
示す。ここで、順方向については、しきい値電圧以上で
同図の特性11に示すようにチャネル電流が流れ始め、
さらにn型エピタキシャル半導体層2とp属領域3で形
成されるpn接合の拡散電圧以上では、同図の特性12
に示すようにダイオード電流が流れ始める。よって、全
電流はこれらの和となり、同図の特性13に示すように
なる。一方、逆方向には電流は流れない。
このように、本実施例による半導体装置では、しきい値
電圧の設定によってOVから順方向電流を流し始めるこ
とが可能でアシ、順方向電圧が小さい2端子の整流素子
を実現することができる。
電圧の設定によってOVから順方向電流を流し始めるこ
とが可能でアシ、順方向電圧が小さい2端子の整流素子
を実現することができる。
第3図は本発明による第2の実施例の構造断面図である
。この実施例の半導体装置は、低抵抗のn型半導体基板
1上にn型エピタキシャル半導体層2を形成し、その主
面側にp属領域3をチャネル形成領域として形成すると
ともに、このp型頭域3内に低抵抗のn型ドレイン領域
4を形成する。
。この実施例の半導体装置は、低抵抗のn型半導体基板
1上にn型エピタキシャル半導体層2を形成し、その主
面側にp属領域3をチャネル形成領域として形成すると
ともに、このp型頭域3内に低抵抗のn型ドレイン領域
4を形成する。
そして、該ドレイン領域4内においてその主面側からエ
ピタキシャル半導体層2つまり半導体基板に達するV形
の溝10を形成して、この溝10内にゲート絶縁膜5.
ゲート電極6を順次形成して成る構造のV溝型二重拡散
絶縁ゲート型電界効果トランジスタから構成し、そのn
型ドレイン領域4とp属領域3とゲート電極6とを互い
に電気的に接続してアノード電極7とし、半導体基板1
の′他の主面側に形成したソース電極をカソード電極8
としたものである。なお、第3図において第1図と同一
符号は同一または相当部分を示している。
ピタキシャル半導体層2つまり半導体基板に達するV形
の溝10を形成して、この溝10内にゲート絶縁膜5.
ゲート電極6を順次形成して成る構造のV溝型二重拡散
絶縁ゲート型電界効果トランジスタから構成し、そのn
型ドレイン領域4とp属領域3とゲート電極6とを互い
に電気的に接続してアノード電極7とし、半導体基板1
の′他の主面側に形成したソース電極をカソード電極8
としたものである。なお、第3図において第1図と同一
符号は同一または相当部分を示している。
この実施例の構造において、まず絶縁ゲート型電界効果
トランジスタのしきい値電圧がOV程度となるように、
p型頭域3の不純物濃度、ゲート絶縁膜5の膜厚等を設
定し、しきい値電圧vth1n型エピタキシャル半導体
層2とp型頭域3で形成されるpn接合の拡散電圧v、
iとの間に、O≦vth<vbi という関係が成り
立つようにする。
トランジスタのしきい値電圧がOV程度となるように、
p型頭域3の不純物濃度、ゲート絶縁膜5の膜厚等を設
定し、しきい値電圧vth1n型エピタキシャル半導体
層2とp型頭域3で形成されるpn接合の拡散電圧v、
iとの間に、O≦vth<vbi という関係が成り
立つようにする。
このとき、カソード電極8に対してしきい値電圧以上の
電圧をアノード電極7に印加すると、p型頭域3のゲー
ト絶縁膜5の下の表面にn型チャネル9が形成され、ア
ノード電極7→n型ドレイン領域4→n型チヤネル9→
n型エピタキシヤル半導体層2→n型半導体基板1→カ
ソード電極8という電流経路が形成され、チャネル電流
が流れる。この際、p型頭域3はアノード電位と等しく
カソード電極8に対して正の電位であり、これは絶縁ゲ
ート型電界効果トランジスタの基板を正にバイアスする
ことに相当するので絶縁ゲート型電界効果トランジスタ
のしきい値電圧は低下する。
電圧をアノード電極7に印加すると、p型頭域3のゲー
ト絶縁膜5の下の表面にn型チャネル9が形成され、ア
ノード電極7→n型ドレイン領域4→n型チヤネル9→
n型エピタキシヤル半導体層2→n型半導体基板1→カ
ソード電極8という電流経路が形成され、チャネル電流
が流れる。この際、p型頭域3はアノード電位と等しく
カソード電極8に対して正の電位であり、これは絶縁ゲ
ート型電界効果トランジスタの基板を正にバイアスする
ことに相当するので絶縁ゲート型電界効果トランジスタ
のしきい値電圧は低下する。
したがって、アノード電極7に印加される電圧を正方向
に大きくしていくと、ゲート電極6の電位増加とp型頭
域3のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ovから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
に大きくしていくと、ゲート電極6の電位増加とp型頭
域3のバイアス効果によるしきい値電圧の低下の相乗効
果によって電流は大幅に増加する。すなわち、電流は電
圧Ovから流れ始め、しかも大幅な増加を示すので、順
方向電圧は小さくなる。
つぎに、カソード電極8に対してn型エピタキシャル半
導体層2とp型頭域3で形成されるpn接合の拡散電圧
以上の電圧をアノード電極Tに印加すると、p型頭域3
のゲート絶縁膜5の下の表面にn型チャネル9が形成さ
れ、アノード電極7→n型ドレイン領域4→n型チヤネ
ル9→n型エピタキシヤル半導体層2→n型半導体基板
1→カソード電極8という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極7→p型領域3
→n型エピタキシヤル半導体層2→n型半導体基板1→
カソード電極8という経路でダイオード電流が流れる。
導体層2とp型頭域3で形成されるpn接合の拡散電圧
以上の電圧をアノード電極Tに印加すると、p型頭域3
のゲート絶縁膜5の下の表面にn型チャネル9が形成さ
れ、アノード電極7→n型ドレイン領域4→n型チヤネ
ル9→n型エピタキシヤル半導体層2→n型半導体基板
1→カソード電極8という電流経路が形成され、チャネ
ル電流が流れるとともに、アノード電極7→p型領域3
→n型エピタキシヤル半導体層2→n型半導体基板1→
カソード電極8という経路でダイオード電流が流れる。
一方、アノード電極Tにカソード電極8に対してしきい
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
値電圧以下の電圧を印加した場合、チャネルが形成され
ないためチャネル電流は流れず、またダイオード電流も
流れない。
したがって、本実施例による半導体装置の電流−電圧特
性は、本発明による第1の実施例の電流−電圧特性と同
様に第2図のようになる。
性は、本発明による第1の実施例の電流−電圧特性と同
様に第2図のようになる。
このように、本実施例による半導体装置では、しきい値
電圧の設定によってOvから順方向電流を流し始めるこ
とが可能であシ、順方向電圧が小さい2端子の整流素子
を実現することができる。
電圧の設定によってOvから順方向電流を流し始めるこ
とが可能であシ、順方向電圧が小さい2端子の整流素子
を実現することができる。
第4図は本発明による第3の実施例を示すもので、溝1
0の形状が矩形であることを除けば上述した第2の実施
例と同一であり、その動作も基本的には同様の動作を行
う。ただし、第2の実施例においてはV形の溝先端部に
おいて電界集中を生じ、耐圧低下を招く可能性があるの
に対し、第3の実施例では電界集中を生じにくい溝形状
となっているのが特徴である。
0の形状が矩形であることを除けば上述した第2の実施
例と同一であり、その動作も基本的には同様の動作を行
う。ただし、第2の実施例においてはV形の溝先端部に
おいて電界集中を生じ、耐圧低下を招く可能性があるの
に対し、第3の実施例では電界集中を生じにくい溝形状
となっているのが特徴である。
なお、本発明は上述の実施例にのみ限定されるものでは
なく、特許請求の範囲に記載された範囲内において種々
変更し得るものであることは言うまでもない。
なく、特許請求の範囲に記載された範囲内において種々
変更し得るものであることは言うまでもない。
以上のように、本発明による半導体装置は、Ovから電
流が流れ始める絶縁ゲート型電界効果トランジスタを、
その制御端子を独立の端子とせず2端子素子として動作
させるようにしたので、順方向電圧の小さい整流素子を
2端子で実現することが可能であり、整流回路の構成を
複雑化することなく整流素子の順方向損失を低減できる
効果がある。
流が流れ始める絶縁ゲート型電界効果トランジスタを、
その制御端子を独立の端子とせず2端子素子として動作
させるようにしたので、順方向電圧の小さい整流素子を
2端子で実現することが可能であり、整流回路の構成を
複雑化することなく整流素子の順方向損失を低減できる
効果がある。
第1図は本発明による第1の実施例の半導体装置の断面
図、第2図は本発明による第1の実施例の半導体装置の
電流−電圧特性を示す図、第3図は本発明による第2の
実施例の半導体装置の断面図、第4図は本発明による第
3の実施例の半導体装置の断面図、第5図は従来のダイ
オードおよび3端子整流素子の電流−電圧特性を示す図
である。 1・・・・低抵抗n型半導体基板、2・・・・n型エピ
タキシャル半導体層、3・・・・p型領域(チャネル形
成領域)、4・・・・低抵抗n型ドレイン領域、5・・
・拳ゲート絶縁膜、611・・・ゲート電極、T・・・
・アノード電極、8・拳−eカソード電極、9・・・・
n型チャネル、10・・Φ・溝。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹(ほか1名)第3図 第4図 第1@ 第2図 第5図
図、第2図は本発明による第1の実施例の半導体装置の
電流−電圧特性を示す図、第3図は本発明による第2の
実施例の半導体装置の断面図、第4図は本発明による第
3の実施例の半導体装置の断面図、第5図は従来のダイ
オードおよび3端子整流素子の電流−電圧特性を示す図
である。 1・・・・低抵抗n型半導体基板、2・・・・n型エピ
タキシャル半導体層、3・・・・p型領域(チャネル形
成領域)、4・・・・低抵抗n型ドレイン領域、5・・
・拳ゲート絶縁膜、611・・・ゲート電極、T・・・
・アノード電極、8・拳−eカソード電極、9・・・・
n型チャネル、10・・Φ・溝。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹(ほか1名)第3図 第4図 第1@ 第2図 第5図
Claims (2)
- (1)第1の導電型の半導体基板の第1の主面側に形成
された第2の導電型を有するチャネル形成領域と、前記
チャネル形成領域内に形成された第1の導電型を有する
ドレイン領域と、前記チャネル形成領域とドレイン領域
の面上に形成されたゲート絶縁膜およびゲート電極と、
前記半導体基板の第2の主面側に形成されたソース電極
とから構成される構造の絶縁ゲート型電界効果トランジ
スタから成り、前記チャネル形成領域とドレイン領域と
ゲート電極とを互いに電気的に接続する電極を前記第1
の主面側に設けたことを特徴とする半導体装置。 - (2)第1の導電型の半導体基板の第1の主面側に形成
された第2の導電型を有するチャネル形成領域と、前記
チャネル形成領域内に形成された第1の導電型を有する
ドレイン領域と、前記ドレイン領域内において前記第1
の主面側から半導体基板に達するように形成された溝と
、前記溝内に形成されたゲート絶縁膜およびゲート電極
と、前記半導体基板の第2の主面側に形成されたソース
電極とから構成される構造の絶縁ゲート型電界効果トラ
ンジスタから成り、前記チャネル形成領域とドレイン領
域とゲート電極とを互いに電気的に接続する電極を設け
たことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63242280A JPH0291974A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63242280A JPH0291974A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0291974A true JPH0291974A (ja) | 1990-03-30 |
Family
ID=17086913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63242280A Pending JPH0291974A (ja) | 1988-09-29 | 1988-09-29 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0291974A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1994023457A1 (en) * | 1993-03-31 | 1994-10-13 | University Of Washington | Majority carrier power diode |
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JP2008227495A (ja) * | 2007-03-09 | 2008-09-25 | Diodes Fabtech Inc | 高効率整流器 |
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US8283973B2 (en) | 2009-08-19 | 2012-10-09 | Panasonic Corporation | Semiconductor element, semiconductor device, and electric power converter |
US8410489B2 (en) | 2009-04-30 | 2013-04-02 | Panasonic Corporation | Semiconductor element, semiconductor device, and power converter |
-
1988
- 1988-09-29 JP JP63242280A patent/JPH0291974A/ja active Pending
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