KR20030084707A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

볼 형상의 도전 단자를 갖는 BGA(Ball Grid Array)형의 반도체 장치의 저비용화 및 신뢰성 향상을 도모하는 것을 과제로 한다. 반도체 칩(2)의 표면에 절연막(6a)이 형성되고, 그 절연막(6a) 상에 제1 배선(5a)이 형성되어 있다. 반도체 칩(2)의 표면에는, 유리 기판(3)이 접착되고, 반도체 칩(3)의 측면 및 이면을 절연막(16a)이 덮고 있다. 그리고, 제1 배선(5a)의 측면에 접속되고 반도체 칩(2)의 이면으로 연장되는 제2 배선(9a)이 형성되어 있다. 또한, 제2 배선(9a) 상에는 범프 등의 도전 단자(8)가 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 볼 형상의 도전 단자를 갖는 BGA(Ball Grid Array)형 반도체 장치에 관한 것이다.
최근, 3차원 실장 기술로서, 또한 새로운 패키지 기술로서, CSP(Chip Size Package)가 주목받고 있다. CSP는 반도체 칩의 외형 치수와 대략 동일한 사이즈의 외형 치수를 갖는 소형 패키지를 말한다.
종래에, CSP의 일종으로서 BGA형의 반도체 장치가 알려져 있다. 이 BGA형의 반도체 장치는, 땜납 등의 금속 부재로 이루어지는 볼 형상의 도전 단자를 패키지의 한쪽 주면 상에 격자 형상으로 복수 배열하고, 패키지의 다른쪽 면 상에 탑재되는 반도체 칩과 전기적으로 접속한 것이다.
그리고, 이 BGA형의 반도체 장치를 전자기기에 조립할 때에는, 각 도전 단자를 프린트 기판 상의 배선 패턴에 압착함으로써, 반도체 칩과 프린트 기판 상에 탑재되는 외부 회로를 전기적으로 접속하고 있다.
이러한 BGA형 반도체 장치는, 측부에 돌출된 리드 핀을 갖는 SOP(Small Outline Package)나 QFP(Quad Flat Package) 등의 다른 CSP형의 반도체 장치에 비하여, 다수의 도전 단자를 형성할 수 있으며, 또한 소형화할 수 있다는 장점이 있다. 이 BGA형의 반도체 장치는, 예를 들면 휴대 전화기에 탑재되는 디지털 카메라의 이미지 센서 칩으로서의 용도가 있다.
도 22는 종래의 BGA형의 반도체 장치의 개략 구성을 이루는 것으로, 도 22a는, 이 BGA형 반도체 장치의 표면측 사시도이다. 또한, 도 22b는 이 BGA형 반도체 장치의 이면측 사시도이다.
이 BGA형 반도체 장치(101)는, 제1 및 제2 유리 기판(102, 103) 사이에 반도체 칩(104)이 에폭시 수지(105a, 105b)를 개재하여 밀봉되어 있다. 제2 유리 기판(103)의 일 주면 상, 즉 BGA형 반도체 장치(101)의 이면 상에는, 볼 형상 단자(106)가 격자 형상으로 복수 배치되어 있다.
이 도전 단자(106)는, 제1 배선(107)을 통하여 반도체 칩(104)에 접속된다.복수의 제1 배선(107)에는, 각각 반도체 칩(104)의 내부에서 인출된 알루미늄 배선이 접속되어 있고, 각 볼 형상 단자(106)와 반도체 칩(104)과의 전기적 접속이 이루어져 있다.
이 BGA형 반도체 장치(101)의 단면 구조에 대하여 도 21을 참조하여 더 상세히 설명한다. 도 21은 다이싱 라인을 따라 개개의 칩으로 분할된 BGA형 반도체 장치(101)의 단면도를 나타내고 있다.
반도체 칩(104)의 표면에 배치된 절연막(108) 상에 제1 배선(107)이 형성되어 있다. 이 반도체 칩(104)은 수지(105)에 의해 제1 유리 기판(102)과 접착되어 있다. 또한, 이 반도체 칩(104)의 이면은, 수지(105)에 의해 제2 유리 기판(103)과 접착되어 있다.
그리고, 제1 배선(107)의 일단은 제2 배선(110)과 접속되어 있다. 이 제2 배선(110)은 제1 배선(107)의 일단으로부터 제2 유리 기판(103)의 표면으로 연장되어 있다. 그리고, 제2 유리 기판(103) 상으로 연장된 제2 배선 상에는, 볼 형상의 도전 단자(106)가 형성되어 있다.
다음으로, 반도체 장치(101)의 제조 공정을 도 17 내지 도 21을 참조하면서 순차적으로 설명한다.
도 17에 도시한 바와 같이, 복수의 반도체 칩(104)을 갖는 반도체 웨이퍼를 준비하고, 그 표면에 SiO2와 같은 절연물로 이루어진 절연막(108)을 형성한다. 그리고, 절연막(108) 상에, 복수의 반도체 칩(104)을 개개의 칩으로 절단하기 위한경계(다이싱 라인) S에 걸치도록 제1 배선(107)을 형성한다. 이 경계 S는 복수의 반도체 칩(104)의 경계이다.
계속해서, 제1 배선(107)이 형성된 반도체 칩(104)의 표면에, 반도체 칩(104)을 지지하기 위한 제1 유리 기판(102)을 투명한 에폭시재의 수지(105)를 이용하여 접착한다.
그리고, 반도체 칩(104)을 백 그라인드하여 칩 두께를 얇게한 후, 반도체 칩(104)의 이면 및 절연막(108)을 경계 S를 따라 에칭하여, 제1 배선(107)을 노출시킨다.
계속해서, 도 18에 도시한 바와 같이, 에칭된 반도체 칩(104), 절연막(108)의 측면 및 제1 배선(107)의 노출 부분을 에폭시재 수지(105)로 덮고, 이 수지(105)를 접착제로 하여 반도체 칩(104)의 이면에 제2 유리 기판(103)을 접착한다.
다음으로, 도 19에 도시한 바와 같이, 제2 유리 기판(103)측을 경계 S를 따라 V자형으로 노칭을 실시한다. 이 노칭은 블레이드 등의 절삭기구를 이용한 절삭 가공이다. 이 때, 노칭에 의해서 형성된 V자형 홈의 깊이는, 제1 기판(102)에 달한다. 이에 의해, 제1 배선(107)은 2개로 분단되어, 그 측면이 노출된다.
계속해서, 도 20에 도시한 바와 같이, 제2 유리 기판(103) 및 노칭으로 형성된 절삭면을 덮도록 알루미늄층을 형성한다. 이에 의해, 제1 배선(107)의 노출면과 알루미늄층이 접속된다. 그 후, 알루미늄 배선을 소정의 배선 패턴이 되도록 패터닝하여, 제2 배선(110)을 형성한다.
다음으로, 도 21에 도시한 바와 같이, 제2 배선(110) 상에 솔더 마스크 등의 보호막(111)을 형성한다. 그 후, 땜납 등의 금속으로 이루어지는 볼 형상의 도전 단자(106)를 보호막(111)의 개구부를 통하여 제2 배선(110) 상에 형성한다. 계속해서 경계 S를 따라 다이싱을 행한다. 이에 의해, 도 22에 도시하는 종래의 BGA형 반도체 장치(101)가 완성된다.
상술한 기술은, 예를 들면 일본 특허공표2002-512436호 공보에 기재되어 있다.
그러나, 상술한 BGA형 반도체 장치(101) 및 그 제조 프로세스에는 이하의 문제점이 있다.
첫번째로, 종래의 BGA형 반도체 장치(101)의 제조 프로세스는, 제1 유리 기판(102) 및 제2 유리 기판(103)의 2매의 기판을 이용하고 있기 때문에, 제조 공정이 복잡하며 제조 비용이 높다는 문제가 있었다.
두번째로, 반도체 칩(104)의 이면에 제2 유리 기판(103)이 접착되기 때문에, 제1 배선(107)을 분단하기 위해서, 노칭이라는 특수한 절삭가공을 행할 필요가 있었다. 이 때문에, 제1 배선(107)의 단부에는, 노칭을 실시한 절삭 단면에 이상(예를 들면, 이물 혼입이나 콘테미네이션(오염)의 발생 등)이 생기고 있었다.
세번째로, 제1 배선(107)의 측면과 제2 배선(110)과의 접촉 부분의 길이가 2μm∼3μm정도밖에 형성되어 있지 않기 때문에, 외부로부터 스트레스 등이 가해진 경우, 제1 배선(107)의 측면과 제2 배선(110)이 단선될 우려가 있었다. 또한, 제1배선(107)의 측면은 노칭에 의한 절삭면이 되기 때문에, 제1 배선(107)의 측면이 거칠게 되어, 제2 배선(110)과의 접착성이 나쁘다.
본 발명은, 이상의 결점을 감안하여 이루어진 것으로, 저비용의 BGA형 반도체 장치(101)를 제공한다. 또한, 제1 배선(107)과 제2 배선(110)의 접속을 양호하게 하고, 신뢰성이 높은 BGA형 반도체 장치(101)를 제공한다.
도 1은 본 발명의 제1 및 제2 실시예에 따른 반도체 장치를 도시하는 단면도.
도 2는 본 발명의 제3 실시예에 따른 반도체 장치를 도시하는 단면도.
도 3은 본 발명의 제4 실시예에 따른 반도체 장치를 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 12는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 본 발명의 제3 및 제4 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 17은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 18은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 19는 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 20은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 21은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도 22는 종래의 반도체 장치를 도시하는 사시도.
<도면의 주요 부분에 대한 부호의 설명>
1a : BGA형 반도체 장치
2 : 반도체 칩
6a, 16a : 절연막
5a : 제1 배선
4 : 수지
3 : 유리 기판
7 : 완충 부재
8 : 도전 단자
9a : 제2 배선
10a : 보호막
본 발명의 반도체 장치는, 반도체 칩의 표면에 절연막이 형성되고, 그 절연막 상에 제1 배선이 형성되어 있다. 반도체 칩의 표면에는, 지지 기판이 접착되고, 반도체 칩의 측면 및 이면을 제2 절연막이 덮고 있다. 그리고, 제1 배선에 접속되어, 반도체 칩의 이면으로 연장되는 제2 배선이 형성되어 있다. 또한, 제2 배선 상에는 범프 등의 도전 단자가 형성되어 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 복수의 반도체 칩을 갖는 반도체 웨이퍼를 준비하고, 반도체 웨이퍼의 표면에 제1 절연막을 개재하여 제1 배선을 형성한다. 그리고, 반도체 웨이퍼의 표면에 지지 기판을 접착한다. 다음으로, 반도체 웨이퍼의 이면을 복수의 반도체 칩의 경계를 따라 에칭하여, 상기 제1의 배선의 일부를 노출시킨다. 다음으로, 반도체 칩의 측면 및 이면을 제2 절연막으로 덮는다. 다음으로, 제1 배선을 에칭하여 그 제1 배선을 2개로 분단한다. 다음으로, 제1 배선에 접속되며, 제2 절연막을 개재하여 반도체 칩의 이면으로 연장되는 제2 배선을 형성한다. 다음으로, 제2 배선 상에 도전 단자를 형성한다. 그리고, 복수의 반도체 칩의 경계를 따라 다이싱을 행한다.
<실시예>
다음으로, 본 발명의 실시예에 대하여 도면을 참조하면서 설명한다.
도 1a는 본 발명의 제1 실시예에 따른 BGA형 반도체 장치(1a)를 도시한 단면도이다.
도 1a는 한 장의 반도체 웨이퍼에 형성된 BGA형의 복수의 반도체 칩(2)을 경계 S를 따라 다이싱한 상태를 도시한 것이다. 다이싱 후의 개개의 BGA형 반도체 장치(1a)는 전부 같게 된다. 따라서, 이하에서는, 1개의 BGA형 반도체 장치(1a)의 구성에 대하여 설명한다.
반도체 칩(2)의 표면에 절연막(6a)이 형성되어 있고, 이 절연막(6a) 상에 제1 배선(5a)이 형성되어 있다. 그리고, 그 반도체 칩(2)의 표면에, 접착제로서 수지(4)를 이용하여 유리 기판(3)이 접착되어 있다. 절연막(6a)은, 예를 들면, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 유기 절연막(폴리이미드 등) 등으로 형성되어 있다.
반도체 칩(2)은, 반도체 웨이퍼 상에 반도체 프로세스에 의해서 복수 형성된 것으로, 예를 들면 CCD 이미지 센서 칩 등의 집적 회로 칩이다. 유리 기판(3)은, 두께 400μm 정도의 투명성을 갖는 유리재 기판이다. 수지(4)는, 예를 들면 열경화성 수지인 에폭시 수지이며, 주로 반도체 칩(2)과 유리 기판(3)을 접착하기 위한 접착제로서, 반도체 칩(2)의 표면측의 전면에 도포되며, 절연성을 갖는다.
제1 배선(5a)은 알루미늄이나 알루미늄 합금으로 이루어지는 금속 패드이고,반도체 칩(2) 내의 회로 소자와 전기적으로 접속되어 있다. 이 제1 배선(5a)은 복수의 반도체 칩(2)의 경계 S까지 연장되어 있기 때문에, 익스텐션 패드(Extension Pad)라고도 불린다.
절연막(16a)은 반도체 칩(2)의 측면 및 이면을 피복하는 절연막으로, 예를 들면, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 유기 절연막(폴리이미드 등) 등으로 형성되어 있다.
또한, 반도체 칩(2) 이면의 절연막(16a) 상의 소정 위치에, 완충 부재(7)가 복수 형성되어 있다. 이 완충 부재(7)는 후술하는 도전 단자(8)의 아래쪽으로 중첩되도록 배치되어, 제2 배선(9a)에 도전 단자(8)를 형성할 때의 충격을 완화한다. 또한, 완충 부재(7)는 도전 단자(8)의 높이를 어느 정도 높게하는 기능도 갖고 있다.
제2 배선(9a)은, 절연막(16a) 및 완충 부재(7)의 표면에 형성된, 알루미늄 또는 알루미늄 합금으로 이루어지는 금속 배선이며, 제1 배선(5a)의 측면에 접속되어 있다.
제1 배선(5a)의 측면과 제2 배선(9a)의 접촉 부분의 길이는 2μm∼3μm 정도이다. 제1 배선(5a)은, 평면상에서 볼 때 폭 넓게 형성되어 있기 때문에 그 접촉 부분의 폭을 넓게 취할 수 있다.
그리고, 제2 배선(9a) 상에는 보호막(10a)이 형성되어 있고, 보호막(10a)의 개구부를 개재하여, 볼 형상의 도전 단자(8)가 도시하지 않은 Ni, Cu로 이루어지는도금층을 개재하여 제2 배선(9a) 상에 형성되어 있다.
다음으로 제2 실시예에 대하여, 도 1b를 참조하여 설명한다. 이 제2 실시예와 제1 실시예의 다른점은, 제2 배선과 제1 배선의 접촉 부분의 구조의 형상에 있다. 즉, 제1 실시예에 따르면, 제1 배선(5a)의 측면이, 제2 배선(9a)과 접촉함으로써, 이것과 전기적으로 접속되어 있는 데 비하여, 본 실시예에 따르면, 제1 배선(5b)의 이면의 일부가, 제2 배선(9b)과 접촉하고, 이것과 전기적으로 접속되어 있다. 여기서, 제2 배선(9b)의 표면과 제1 배선(5b)의 이면의 일부와의 접촉 부분의 길이는 2μm∼3μm 정도이다.
또, 본 실시예에서의 절연막(6b, 16b), 보호막(10b)는 각각 제1 실시예에서의 절연막(6a, 16a), 보호막(10a)에 상당한다.
제1 및 제2 실시예에 따르면, 제2 유리 기판(103)을 제공하고 있지 않기 때문에, 그 만큼, 종래예보다도 저비용으로 박형의 반도체 장치를 실현할 수 있다.
그리고, 제2 유리 기판(103)을 삭제하였기 때문, 종래와 같은 블레이드를 이용한 절삭 공정이 아니고 에칭 처리에 의해 제1 배선(5a, 5b)을 분할할 수 있다. 따라서, 제2 배선(9a, 9b)이 접촉하는 제1 배선(5a, 5b)의 측면은, 매끄럽고 또한 깨끗한 상태가 되어, 접촉 부분의 길이가 2μm∼3μm이어도, 양자의 전기적 및 기계적인 접속성이 향상된다.
다음으로, 본 발명의 제3 실시예에 대하여 도 2를 참조하여 설명한다. 도면에서, 도 1과 동일한 구성 요소에는, 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예는, 상술한 제2 실시예에 비하여 제1 배선(5c)과 제2 배선(9c)의접촉 부분이 넓게 형성되어 있다. 예를 들면 그 접촉 부분의 길이는, 4μm∼6μm 정도이지만, 더 길게 하여도 된다. 즉, 제1 배선(5c)의 이면에서의 제2 배선(9c)과의 접촉 부분을 넓게 취하기 위해서, 제1 배선(5c)은 그 일부가 절연막(16c)보다 반도체 칩(2)의 외측으로 돌출한 돌출부(20c)를 갖고 있다.
그리고, 제2 배선(9c)은 반도체 칩(2)의 측면에서 돌출부(20c)로 연장되어 L자형을 이루도록 돌출부(20c)로 넓어져 접촉하고 있다. 여기서, 제1 배선(5c)의 이면과 돌출부(20c)의 접착부의 길이는, 제1 배선(5c)의 측면의 길이보다 큰 것이 바람직하다. 이에 따라, 제1 배선(5c)과 제2 배선(9c)의 전기적 및 기계적인 접속성을 더욱 향상시킬 수 있다. 본 실시예에서의 절연막(6c, 16c), 보호막(10c)은 각각 제1 실시예에서의 절연막(6a, 16a), 보호막(10a)에 상당한다.
다음으로, 본 발명의 제4 실시예에 대하여 도 3을 참조하면서 설명한다. 도 3에서, 도 1과 동일한 구성요소에는 동일 부호를 붙이고 그 설명을 생략한다.
본 실시예에서는, 제1 배선(5d)의 돌출부(20d)를 형성함으로써, 제1 배선(5d)과 제2 배선(9d)의 접촉 부분을 넓게 형성하는 것에 더하여, 제1 배선(5d)의 측면에 제2 배선(9d)과 접촉하는 부분(이하, 접촉부 S라고 칭함)을 형성함으로써, 제1 배선(5d)과 제2 배선(9d)의 전기적 및 기계적인 접속성을 더 향상시킬 수 있다.
즉, 본 실시예에 따르면, 제1 배선(5d)의 이면의 일부와 제2 배선(9d)의 접촉면의 길이는 4μm∼6μm 정도로 넓게 형성되고, 이에 더하여 제2 배선(9d)은 제1 배선(5d)의 측면에 접촉하고 있다. 제2 배선(9d)이 제1 배선(5d)의 측면 전체에접촉해도 된다. 여기서, 제1 배선(5c)의 이면과 제2 배선(9c)의 접착부의 길이는, 제1 배선(5c)의 측면의 길이보다 큰 것이 바람직하다.
또, 제1 및 제2 실시예에서, 제2 배선(9a, 9b)이 제1 배선(5a, 5b)의 측면의 일부 또는 전부에 접촉되어도 된다.
다음으로, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여, 도 4∼도 8을 참조하면서 설명한다.
우선, 도 4에 도시한 바와 같이, 복수의 반도체 칩(2)을 갖는 반도체 웨이퍼를 준비한다. 이 반도체 칩(2)은 예를 들면 CCD 이미지 센서 칩 등이다. 계속해서, 반도체 칩(2)의 표면 상의 절연막(6a)를 개재하여, 반도체 칩(2)의 경계(다이싱 라인)S에 걸치도록 제1 배선(5a)을 형성한다.
계속해서, 도 5에 도시한 바와 같이, 제1 배선(5a)이 형성된 반도체 칩(2) 상의 절연막(6a)의 표면에 유리 기판(3)을 투명한 에폭시재의 수지(4)를 이용하여 접착한다. 유리 기판(3)은 반도체 칩(2)의 지지 기판으로서 기능한다. 그리고, 반도체 칩(2)의 이면을 백 그라인드하여 칩 두께를 얇게 함과 함께, 반도체 칩(2)의 이면측에서부터 경계 S를 따라, 반도체 칩(2) 및 절연막(6a)을 에칭하여, 제1 배선(5a)의 이면의 일부, 바람직하게는 그 중앙 부분을 노출시킨다. 여기서, 백 그라인드는 본 실시예에서 반드시 필요한 처리는 아니다.
이와 같이 본 공정에서는, 종래와 같이 반도체 칩(2)의 이면측에 유리 기판을 갖는 구성이 아니기 때문에 비용절감을 이룰 수 있다. 또한, 제조 공정 수가 삭감되며, 나아가 반도체 장치 자체의 박막화를 이룰 수 있다.
계속해서, 도 6에 도시한 바와 같이, 에칭된 반도체 칩(2)의 측면 및 제1 배선(5a)의 노출부분을 덮도록 절연막(16a)를 형성한다. 이 절연막(16a)은, 예를 들면 CVD(Chemical Vapor Deposition: 화학 기상 성장법) 등에 의해 형성한 실리콘 산화막(SiO2)이나 실리콘 질화막(SiN), 혹은 유기 절연막(폴리이미드 등) 등이다. 그 막 두께는 2μm정도이다.
다음으로, 도 7a에 도시한 바와 같이, 절연막(16a)의 표면에 레지스트(11)를 도포하고, 노광, 현상 처리를 행하며, 레지스트(11)를 마스크로 하여 절연막(16a)에 이방성 에칭을 행한다. 절연막(16a)에 경계 S를 중심으로 하여 폭 d1의 개구부(12)를 형성하여, 제1 배선(5a)의 중앙 부분을 노출시킨다.
그 후, 도 7b에 도시한 바와 같이, 레지스트(11) 및 절연막(16a)을 마스크로 하여 재차 이방성 에칭으로 제1 배선(5a)을 완전하게 에칭하여 제1 배선(5a)을 2개로 분단시킨다. 이에 의해, 분단된 제1 배선(5a)의 측면이 노출된다.
여기서, 절연막(16a) 및 제1 배선(5a)을 에칭할 때에 두번의 에칭을 행하지만, 이것에 한하지 않고, 절연막(16a) 및 제1 배선(5a)을 동일한 에칭 가스를 이용하여 연속적으로 에칭해도 된다.
계속해서, 레지스트(11)를 제거한 후에 반도체 칩(2)의 이면측의 절연막(16a) 상의 원하는 위치에 완충 부재(7)를 복수 형성한다. 설명의 편의상, 완충 부재(7)는 1개의 반도체 칩(2)에 1개만 도시하였다. 이 완충 부재(7)는 도전 단자(8)가 형성되는 위치에 배치된다.
그 후, 도 8a에 도시한 바와 같이, 반도체 칩(2)의 이면측에서 전체를 덮도록 알루미늄 또는 알루미늄 합금을 스퍼터법 등으로써 금속층을 형성한다.
그리고, 도 8b에 도시한 바와 같이, 금속층 상에 레지스트(도시하지 않음)를 형성하고, 이것에 노광, 현상 처리를 실시한다. 그리고, 그 레지스트를 마스크로 하여, 수지(4)가 노출되도록 금속층을 에칭하여, 개구부(12)(폭 d1)보다 폭이 작은 개구부(13)(폭 d2)를 형성한다(d1>d2). 이에 의해, 제1 배선(5a)의 측면에 제2 배선(9a)이 접촉되어, 양자는 전기적 및 기계적으로 접속된다. 여기서, 제2 배선(9a)의 막 두께는 2μm∼3μm 정도가 되도록 형성하였다. 제1 배선(5a)과 제2 배선(9a)의 접촉 부분의 길이는, 상술한 바와 같이 2μm∼3μm 정도가 된다.
그리고, 도 1a에 도시한 바와 같이, 제2 배선(9a) 상에, Ni, Cu 도금을 실시한 후에 솔더 마스크 등의 보호막(10a)을 형성하고, 보호막(10a)에 개구부를 형성하며, 이 개구부를 통하여 스크린 인쇄 등에 의해 땜납을 도포하여, 제2 배선(9a) 상에 도전 단자(8)를 형성한다. 계속해서 경계 S를 따라 다이싱을 행한다. 이에 의해, 도 1a에 도시한 본 발명의 제1 실시예에 따른 BGA형 반도체 장치(1a)가 완성된다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도 9 및 도 10을 참조하면서 설명한다. 도 4, 도 5, 도 6에 대응하는 공정에 대해서는, 본 실시예의 제조 방법과 마찬가지이기 때문에, 그 후의 공정에 대하여 설명한다.
도 9a에 도시한 바와 같이, 반도체 칩(2)의 이면에 레지스트(19)를 도포하고, 이것에 노광, 현상 처리를 행하여, 개구폭 d3를 갖는 개구부(20)를 형성한다.
그 후, 도 9b에 도시한 바와 같이, 레지스트(19)를 마스크로 하여, 제1 배선(5b)을 에칭하고, 제1 배선(5b)을 2개로 분단함과 함께, 개구폭 d3의 개구부(14)를 형성한다. 그리고, 레지스트(19)를 제거한다. 여기서, 도 9b에서 개구폭 d3는 도 7a에서의 개구폭 d1보다 작다.
그 후, 도 10에 도시한 바와 같이, 완충 부재(7)를 절연막(16b) 상의 소정 위치에 형성한 후, 제2 배선(9b)을 절연막(16b)의 표면, 제1 배선(5b)의 이면의 일부 및 측면, 및 수지(4)의 노출면 및 완충 부재(7) 상에 형성한다.
그리고, 레지스트(도시하지 않음)를 형성하여, 노광, 현상 처리를 실시하고, 개구부(14)와 동일한 폭 d3의 개구부를 형성하도록 에칭한다. 이에 의해, 도 1b에 도시한 바와 같이, 제1 배선(5b)의 이면의 일부와 제2 배선(9b)은, 접촉 부분의 길이가 2μm∼3μm가 되도록 접촉되어, 양자는 전기적으로 접속된다. 여기서, 제2 배선(9b)의 막 두께는 2μm∼3μm정도가 되도록 형성하였다.
그리고, 제2 배선(9b) 상에 Ni, Cu 도금을 실시한 후에 보호막(10b)을 형성하고, 그 보호막(10b)의 소정 위치에 개구부를 형성하고, 스크린 인쇄 등에 의해 땜납을 개구부에 도포하여, 제2 배선(9b) 상에 도전 단자(8)를 형성한다. 계속해서, 복수의 반도체 칩(2)의 경계 S를 따라 다이싱을 행한다. 이에 의해, 도 1b에 도시한 본 발명의 제1 실시예에 따른 BGA형 반도체 장치(1b)가 완성된다.
상술한 제1, 제2 실시예의 각 제조 방법에서는, 종래와 같이 블레이드를 이용한 노칭을 행하지 않기 때문에, 제1 배선(5a, 5b)의 단부 표면이 거칠어지지 않고 또한 깨끗한 상태를 유지할 수 있다. 따라서, 제1 배선(5a, 5b)과 제2 배선(9a, 9b)의 접착성이 향상된다.
또한, 제1, 제2 실시예의 제조 방법에서는, 제2 배선(9a, 9b)을 일단 넓은 범위로 스퍼터 형성하고, 그 후 이것을 에칭하여 2개로 분단하는 방법을 채용하였다. 이에 의해, 제1 배선(5a, 5b)과 제2 배선(9a, 9b)이 접촉하는 부분은 2μm∼3μm로 종래예와 같은 정도이어도, 양자의 전기적 및 기계적인 접속성이 향상된다.
또, 상술한 제1, 제2 실시예의 제조 방법에서는, 제1 배선(5a, 5b)을 에칭하여 2개로 분단한 후에, 이들에 제2 배선(9a, 9b)을 접속하지만, 제1 배선(5a, 5b)과 제2 배선(9a, 9b)을 접속한 후, 제1 배선(5a, 5b)과 제2 배선(9a, 9b)을 같이 에칭하고 분단하여도 된다.
다음으로 본 발명의 반도체 장치에 따른 제3 실시예의 제조 방법에 대하여 도 11 내지 도 16을 참조하면서 설명한다.
복수의 반도체 칩(2)을 갖는 반도체 웨이퍼를 준비하고, 반도체 칩(2)의 표면 상의 절연막(6c)을 개재하여, 반도체 칩(2)의 경계 S를 사이에 두고 제1 배선(5c, 5c)을 일정한 폭 d11만큼 이격하여 형성한다. 제1 배선(5c, 5c)은 예를 들면 반도체 칩(2)의 최상층 배선이다.
계속해서, 도 12에 도시한 바와 같이, 제1 배선(5c) 및 절연막(6c)을 개재하여, 반도체 칩(2) 상에 투명한 에폭시재의 수지(4)를 도포한다. 그리고, 수지(4)를 접착제로서 이용하여 반도체 칩(2)의 표면에 유리 기판(3)을 접착한다.
그리고, 반도체 칩(2)을 백 그라인드하여 칩 두께를 얇게 함과 함께, 반도체칩(2)의 이면측에서부터 경계 S를 따라, 반도체 칩(2) 및 절연막(6c)을 에칭하여, 제1 배선(5c, 5c)의 일부 및 수지(4)의 일부를 노출시킨다. 단, 이 백 그라인드는 본 실시예에서 반드시 필요한 처리는 아니다.
다음으로, 도 13에 도시한 바와 같이, 반도체 칩(2)의 이면, 반도체 칩(2)이 에칭된 측면, 절연막(6c)의 측면, 제1 배선(5c, 5c), 및 노출된 수지(4) 상에 절연막(16c)을 CVD법을 이용하여 형성한다.
다음으로, 도 14a에 도시한 바와 같이, 절연막(16c)의 표면에 레지스트(12)를 도포하여, 노광, 현상 처리를 행하고, 레지스트(12)를 마스크로 하여, 절연막(16c)에 이방성 에칭을 실시하여, 절연막(16c)에 개구부(15)를 형성한다. 여기서, 개구부(15) 내의 제1 배선(5c, 5c)의 노출면을 돌출부(20c)라고 칭한다. 개구부(15)의 폭을 d12라고 하면, 폭 d12가 제1 배선(5c, 5c) 사이의 간격 d11 보다 넓게 되도록 형성한다. 또한, 경계 S는 개구부(15)의 대략 중앙에 위치한다.
여기서, 도 14b는 도 14a의 절연막(16c)을 에칭할 때, 이격된 제1 배선(5c, 5c) 사이에 존재하는 수지(4)의 일부가 에칭되었을 때의 도면이다. 이 도 14b에 대해서는 후술한다.
그리고, 레지스트(12)를 제거한 후, 도 15에 도시한 바와 같이 절연막(16c) 상에 완충 부재(7)를 형성한다. 그 후, 절연막(16c)의 표면, 완충 부재(7)의 표면, 제1 배선(5c, 5c)의 노출면, 수지(4)의 노출면에 알루미늄 또는 알루미늄 합금으로 이루어지는 금속을 스퍼터법에 의해 형성한다. 그리고, 레지스트(18)를 금속층 상에 도포하여, 노광, 현상 처리를 행한다.
그 후, 도 16에 도시한 바와 같이, 레지스트(18)를 마스크로 하여 금속막을 에칭하여 개구부(17)를 형성한다. 여기서, 개구부(17)의 폭을 d13로 하면, 폭 d13은 도 14a, 14b의 폭 d12보다 작아져, 폭 d13과 간격 d11은 동일하게 된다. 즉, 돌출부(20c)의 단부 측면과 제2 배선(9c)의 단부 측면이 일치한다.
이 후는, 제1 실시예에 따른 반도체 장치의 제조 방법과 마찬가지의 공정을 거쳐, 도 2에 도시한 본 실시예의 반도체 장치(1c)가 완성된다.
본 실시예에서는, 제1 배선(5c, 5c)의 간극의 폭 d11보다 넓은 폭 d12를 갖는 개구부(15)를 형성하여, 이것에 의해서 형성되는 제1 배선(5c, 5c)의 돌출부(20c)의 이면을 노출시킨다. 그리고, 돌출부(20c)의 이면과 제2 배선(9c)이 넓은 접착면, 예를 들면 4∼6μm 정도의 길이를 갖도록 한다. 상기 접착면이 6μm 이상이면 접착 강도는 더 증가된다.
다음으로 본 발명의 반도체 장치에 따른 제4 실시예의 제조 방법에 대하여 도 14b를 참조하면서 설명한다.
본 실시예는 상술한 제3 실시예에서의 도 14a의 에칭 방법에 대하여 더 상세하게 연구한 것이다.
도 14b는 레지스트(12)를 마스크로 하여, 절연막(16d)을 에칭한 상태를 도시하는 단면도이다. 이 에칭 시에, 오버 에칭을 행하면, 이격된 제1 배선(5d, 5d) 사이에 있는 수지(4)의 일부도 에칭된다. 이 에칭은 워트 에칭 또는 드라이 에칭이며, 제1 배선(5d, 5d)을 에칭하지 않는 에천트를 이용한다.
이 결과, 제1 배선(5d, 5d)의 측면의 일부 또는 전부가 노출된다. 그 후,레지스트(12)를 제거하고, 제3 실시예와 동일한 공정을 실시함으로써, 도 3에 도시한 제2 배선(9d)이 제1 배선(5d, 5d)의 이면 및 측면에 접촉한 구조의 반도체 장치(1d)가 완성된다.
한편, 제1, 제2, 제3, 제4 실시예에서, 유리 기판(3) 대신에, 플라스틱으로 이루어지는 판재를 이용하여도 된다. 단, 반도체 칩(2)이 CCD 이미지 센서 칩인 경우에는, 판재가 빛을 투과하는 것이 필요하다.
또한, 지지 기판인 유리 기판(3) 대신에, 필름재, 실리콘 기판, 재생 실리콘 기판, 산화막, 투명 수지재를 이용할 수 있다. 그 상세한 내용을 이하에 설명한다.
필름재는 유기계 필름재이며, 제1 배선(5a, 5b, 5c, 5d) 상에 수지를 통하여 접착된다. 필름재는, 유리 기판(3)에 비해 비용이 낮고, 유리 기판(3)과 같이 다이싱하였을때 유리에 결함이 없다는 장점이 있다. 재생 실리콘 기판은, 지지 기판으로서 사용하는 것이기 때문에 순수한 실리콘 기판이 아니어도 된다. 재생 실리콘 기판은 비용이 낮다는 이점이 있다. 실리콘 기판이나 재생 실리콘 기판은 제1 배선(5a, 5b, 5c, 5d) 상에 수지를 통하여 접착된다. 또한 산화막은, 저온 CVD법 또는 플라즈마 CVD법에 의해 제1 배선(5a, 5b, 5c, 5d) 상에 수지를 통하지 않고 형성된다. 또한, 제1 배선(5a, 5b, 5c, 5d) 상에, 투명 수지재로서, 예를 들면 투명한 에폭시재 또는 투명한 폴리이미드재 등의 절연막을, 스크린 인쇄법을 이용하여 100μm 이상의 두께로 형성한다. 필름재, 실리콘 기판, 재생 실리콘 기판, 산화막, 투명 수지재의 각 막 두께는, 각각이 지지 기판으로서의 역할을 충분히 발휘하기 위해서 필요한 막 두께로 형성된다. 여기서, 제1 배선(5a, 5b, 5c, 5d) 상에는, 보호막으로서 산화막이나 질화막이 미리 형성되어 있는 것으로 가정한다.
또한, 제1 배선(5a, 5b, 5c, 5d) 및 제2 배선(9a, 9b, 9c, 9d)은, 알루미늄, 알루미늄 합금에 한하지 않고, 구리(Cu)로 이루어지는 것이어도 된다.
본 발명에 따르면, 반도체 칩을 지지하는 지지 기판을 1매로 하였기 때문에, 저비용으로 제조 공정이 적은 BGA형 반도체 장치를 얻는 것이 가능하게 된다.
또한, 반도체 칩과 지지 기판 상에 형성되는 도전 단자의 양호한 전기적 접속을 얻는 것이 가능하게 된다.

Claims (17)

  1. 반도체 칩의 표면에 형성된 절연막과,
    상기 절연막 상에 형성된 제1 배선과,
    상기 반도체 칩의 표면에 접착된 지지 기판과,
    상기 반도체 칩의 측면 및 이면을 덮는 제2 절연막과,
    상기 제1 배선에 접속되며, 상기 제2 절연막을 개재하여 상기 반도체 칩의 이면으로 연장되는 제2 배선과,
    상기 제2 배선 상에 형성된 도전 단자
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 배선은 상기 제1 배선의 측면에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 배선은 상기 제1 배선의 이면에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 배선의 이면과 상기 제2 배선과의 접착부의 길이는, 상기 제1 배선의 측면의 길이보다 큰 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 배선은 상기 제1 배선의 측면 및 이면에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 배선의 이면과 상기 제2 배선과의 접착부의 길이는, 상기 제1 배선의 측면의 길이보다 큰 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 배선과 상기 제2 절연막 사이에 완충 부재를 형성한 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 지지 기판은, 필름재, 실리콘 기판, 재생 실리콘 기판, 산화막, 투명 수지재 중, 어느 하나인 것을 특징으로 하는 반도체 장치.
  9. 복수의 반도체 칩을 갖는 반도체 웨이퍼를 준비하여, 상기 반도체 웨이퍼의표면에 제1 절연막을 개재하여 제1 배선을 형성하는 공정과,
    상기 반도체 웨이퍼의 표면에 지지 기판을 접착하는 공정과,
    상기 반도체 웨이퍼의 이면을 상기 복수의 반도체 칩의 경계를 따라 에칭하여, 상기 제1 배선의 일부를 노출시키는 공정과,
    상기 반도체 칩의 측면 및 이면을 제2 절연막으로 덮는 공정과,
    상기 제1 배선을 에칭하여 그 제1 배선을 2개로 분단하는 공정과,
    상기 제1 배선에 접속되고, 상기 제2 절연막을 개재하여 상기 반도체 칩의 이면으로 연장되는 제2 배선을 형성하는 공정과,
    상기 제2 배선 상에 도전 단자를 형성하는 공정과,
    상기 복수의 반도체 칩의 경계를 따라 다이싱을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 배선은 상기 제1 배선의 측면에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제2 배선은 상기 제1 배선의 이면에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 제2 배선은 상기 제1 배선의 이면 및 측면에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 지지 기판은, 필름재, 실리콘 기판, 재생 실리콘 기판, 산화막, 투명 수지재 중, 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 복수의 반도체 칩을 갖는 반도체 웨이퍼를 준비하고, 상기 반도체 웨이퍼의 표면에 제1 절연막을 개재하여, 한쌍의 제1 배선을 형성하는 공정과,
    상기 반도체 웨이퍼의 표면에 지지 기판을 접착하는 공정과,
    상기 반도체 웨이퍼의 이면을 상기 복수의 반도체 칩의 경계를 따라 에칭하여, 상기 한쌍의 제1 배선의 일부를 노출시키는 공정과,
    상기 반도체 칩의 측면 및 이면을 제2 절연막으로 덮는 공정과,
    상기 제1 배선에 접속되고, 상기 제2 절연막을 개재하여 상기 반도체 칩의 이면으로 연장되는 제2 배선을 형성하는 공정과,
    상기 제2 배선 상에 도전 단자를 형성하는 공정과,
    상기 복수의 반도체 칩의 경계를 따라 다이싱을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 배선은 상기 제1 배선의 이면에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 배선은 상기 제1 배선의 이면 및 측면에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 지지 기판은, 필름재, 실리콘 기판, 재생 실리콘 기판, 산화막, 투명 수지재 중, 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100671921B1 (ko) * 2004-02-17 2007-01-24 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100709662B1 (ko) * 2005-03-10 2007-04-23 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US20060091534A1 (en) * 2002-12-13 2006-05-04 Matsushita Electric Industrial Co., Ltd. Chip part manufacturing method and chip parts
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
JP2004363478A (ja) * 2003-06-06 2004-12-24 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4401181B2 (ja) * 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
US7098518B1 (en) 2003-08-27 2006-08-29 National Semiconductor Corporation Die-level opto-electronic device and method of making same
TWI226090B (en) * 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
US7005752B2 (en) * 2003-10-20 2006-02-28 Texas Instruments Incorporated Direct bumping on integrated circuit contacts enabled by metal-to-insulator adhesion
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
JP2005235860A (ja) * 2004-02-17 2005-09-02 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
TWI272683B (en) * 2004-05-24 2007-02-01 Sanyo Electric Co Semiconductor device and manufacturing method thereof
JP4322181B2 (ja) * 2004-07-29 2009-08-26 三洋電機株式会社 半導体装置の製造方法
JP2006093367A (ja) 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
TWI267183B (en) 2004-09-29 2006-11-21 Sanyo Electric Co Semiconductor device and manufacturing method of the same
TWI303864B (en) * 2004-10-26 2008-12-01 Sanyo Electric Co Semiconductor device and method for making the same
JP4443379B2 (ja) * 2004-10-26 2010-03-31 三洋電機株式会社 半導体装置の製造方法
JP4873517B2 (ja) * 2004-10-28 2012-02-08 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7502606B2 (en) * 2005-04-11 2009-03-10 Microsoft Corporation Computer-readable medium, method, and device for associating information with a contact
WO2006120309A2 (fr) * 2005-05-11 2006-11-16 Stmicroelectronics Sa Microplaquette de silicium ayant des plages de contact inclinees et module electronique comprenant une telle microplaquette
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7589406B2 (en) * 2005-06-27 2009-09-15 Micron Technology, Inc. Stacked semiconductor component
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
US7307348B2 (en) * 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
JP4934053B2 (ja) * 2005-12-09 2012-05-16 スパンション エルエルシー 半導体装置およびその製造方法
JP5010244B2 (ja) * 2005-12-15 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2007165789A (ja) * 2005-12-16 2007-06-28 Olympus Corp 半導体装置の製造方法
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device
JP4172654B2 (ja) 2006-02-17 2008-10-29 Ｔｄｋ株式会社 薄膜デバイス
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
TWI367557B (en) 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
CN100423250C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 双层引线封装结构及其制造方法
CN100423249C (zh) * 2006-10-17 2008-10-01 晶方半导体科技（苏州）有限公司 “n”形电连接晶圆级芯片尺寸封装结构及其制造方法
US7935568B2 (en) * 2006-10-31 2011-05-03 Tessera Technologies Ireland Limited Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
JP5010247B2 (ja) 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
US7538413B2 (en) * 2006-12-28 2009-05-26 Micron Technology, Inc. Semiconductor components having through interconnects
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US7569409B2 (en) * 2007-01-04 2009-08-04 Visera Technologies Company Limited Isolation structures for CMOS image sensor chip scale packages
US7566944B2 (en) * 2007-01-11 2009-07-28 Visera Technologies Company Limited Package structure for optoelectronic device and fabrication method thereof
JP5301108B2 (ja) * 2007-04-20 2013-09-25 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
JP2008294405A (ja) * 2007-04-25 2008-12-04 Sanyo Electric Co Ltd 半導体装置及びその製造方法
TW200845339A (en) * 2007-05-07 2008-11-16 Sanyo Electric Co Semiconductor device and manufacturing method thereof
TWI364793B (en) * 2007-05-08 2012-05-21 Mutual Pak Technology Co Ltd Package structure for integrated circuit device and method of the same
US20090001597A1 (en) * 2007-06-27 2009-01-01 Texas Instruments Incorporated Semiconductor device having an interconnect electrically connecting a front and backside thereof and a method of manufacture therefor
KR100832923B1 (ko) * 2007-07-05 2008-06-02 재단법인서울대학교산학협력재단 공명 터널링 다이오드를 이용한 리터럴 게이트
JP5049684B2 (ja) * 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
JP2009032929A (ja) * 2007-07-27 2009-02-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
WO2009020572A2 (en) 2007-08-03 2009-02-12 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US8043895B2 (en) 2007-08-09 2011-10-25 Tessera, Inc. Method of fabricating stacked assembly including plurality of stacked microelectronic elements
TWI375321B (en) * 2007-08-24 2012-10-21 Xintec Inc Electronic device wafer level scale packages and fabrication methods thereof
US8072079B2 (en) * 2008-03-27 2011-12-06 Stats Chippac, Ltd. Through hole vias at saw streets including protrusions or recesses for interconnection
TWI395346B (zh) * 2008-05-23 2013-05-01 Xintec Inc 發光元件的封裝結構
JP5639052B2 (ja) 2008-06-16 2014-12-10 テッセラ，インコーポレイテッド ウェハレベルでの縁部の積重ね
JP2010103300A (ja) * 2008-10-23 2010-05-06 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN102422412A (zh) * 2009-03-13 2012-04-18 德塞拉股份有限公司 具有穿过结合垫延伸的通路的堆叠式微电子组件
US20100258952A1 (en) * 2009-04-08 2010-10-14 Interconnect Portfolio Llc Interconnection of IC Chips by Flex Circuit Superstructure
US8298917B2 (en) * 2009-04-14 2012-10-30 International Business Machines Corporation Process for wet singulation using a dicing singulation structure
CN102782862B (zh) * 2010-02-26 2015-08-26 精材科技股份有限公司 芯片封装体及其制造方法
CN102244047B (zh) * 2010-05-11 2015-09-23 精材科技股份有限公司 晶片封装体及其形成方法
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
JP2012028359A (ja) * 2010-07-20 2012-02-09 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP2012039005A (ja) * 2010-08-10 2012-02-23 Toshiba Corp 半導体装置およびその製造方法
TWI512920B (zh) * 2011-05-09 2015-12-11 Xintec Inc 晶片封裝體及其形成方法
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
CN102306632B (zh) * 2011-09-07 2012-10-31 中国航天科技集团公司第九研究院第七七一研究所 一种适用于光刻工艺的平坦化方法
US9117715B2 (en) * 2012-07-18 2015-08-25 Hong Kong Applied Science and Technology Research Institute Company Limited Wafer-level device packaging
US10581352B2 (en) * 2012-09-13 2020-03-03 Moog Inc. Method and apparatae for controlling and providing a voltage converter with a pulse-modulated switch
DE102013106965B4 (de) 2013-03-15 2021-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Die-Package und Verfahren zum Bilden desselben
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
TWI525673B (zh) * 2013-10-08 2016-03-11 精材科技股份有限公司 晶圓級晶片封裝體的製造方法
US9634053B2 (en) 2014-12-09 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor chip sidewall interconnection
JP2017010962A (ja) * 2015-06-16 2017-01-12 株式会社東芝 デバイス基板およびデバイス基板の製造方法並びに半導体装置の製造方法
US10163954B2 (en) * 2016-04-11 2018-12-25 Omnivision Technologies, Inc. Trenched device wafer, stepped-sidewall device die, and associated method

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US25587A (en) * 1859-09-27 Horse s harness
DE1933731C3 (de) * 1968-07-05 1982-03-25 Honeywell Information Systems Italia S.p.A., Caluso, Torino Verfahren zum Herstellen einer integrierten Halbleiterschaltung
GB1285708A (en) 1968-10-28 1972-08-16 Lucas Industries Ltd Semi-conductor devices
US3648131A (en) * 1969-11-07 1972-03-07 Ibm Hourglass-shaped conductive connection through semiconductor structures
US4179794A (en) 1975-07-23 1979-12-25 Nippon Gakki Seizo Kabushiki Kaisha Process of manufacturing semiconductor devices
JPS6314169A (ja) 1986-07-07 1988-01-21 Canon Inc 画像記録装置
US4954875A (en) * 1986-07-17 1990-09-04 Laser Dynamics, Inc. Semiconductor wafer array with electrically conductive compliant material
US4978639A (en) 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
JPH0482215A (ja) 1990-07-25 1992-03-16 Sumitomo Electric Ind Ltd ランプアニール装置
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH0541758A (ja) 1991-08-06 1993-02-19 Canon Inc 画像形成装置
US5927993A (en) 1992-02-03 1999-07-27 Motorola, Inc. Backside processing method
US5350662A (en) 1992-03-26 1994-09-27 Hughes Aircraft Company Maskless process for forming refractory metal layer in via holes of GaAs chips
US5476819A (en) * 1993-07-26 1995-12-19 Litton Systems, Inc. Substrate anchor for undercut silicon on insulator microstructures
US5486715A (en) * 1993-10-15 1996-01-23 Ixys Corporation High frequency MOS device
TW270213B (ko) * 1993-12-08 1996-02-11 Matsushita Electric Ind Co Ltd
IL108359A (en) 1994-01-17 2001-04-30 Shellcase Ltd Method and device for creating integrated circular devices
JPH07319369A (ja) 1994-05-25 1995-12-08 Ricoh Co Ltd 給紙装置
JPH08186151A (ja) * 1994-12-29 1996-07-16 Sony Corp 半導体装置及びその製造方法
US5767546A (en) * 1994-12-30 1998-06-16 Siliconix Incorporated Laternal power mosfet having metal strap layer to reduce distributed resistance
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
JPH0946566A (ja) 1995-08-01 1997-02-14 Olympus Optical Co Ltd 電子内視鏡用固体撮像装置
US5904546A (en) 1996-02-12 1999-05-18 Micron Technology, Inc. Method and apparatus for dicing semiconductor wafers
KR100410812B1 (ko) 1996-06-25 2004-04-01 주식회사 하이닉스반도체 반도체장치의제조방법
US6027958A (en) 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
DE19636744C2 (de) 1996-09-10 1998-09-17 Siemens Ag Verfahren zum Übertragen von Daten in einem hybriden Telekommunikationssystem, insbesondere einem "ISDN - DECT-spezifischen RLL/WLL"-System
JP3662260B2 (ja) 1996-09-24 2005-06-22 三菱電機株式会社 半導体装置およびその製造方法
US5691245A (en) 1996-10-28 1997-11-25 He Holdings, Inc. Methods of forming two-sided HDMI interconnect structures
EP2270846A3 (en) * 1996-10-29 2011-12-21 ALLVIA, Inc. Integrated circuits and methods for their fabrication
US5811868A (en) * 1996-12-20 1998-09-22 International Business Machines Corp. Integrated high-performance decoupling capacitor
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JPH10242084A (ja) 1997-02-24 1998-09-11 Lintec Corp ウェハ貼着用粘着シートおよび電子部品の製造方法
JP3286553B2 (ja) 1997-03-17 2002-05-27 株式会社村上開明堂 防眩インナーミラー
JP3011233B2 (ja) * 1997-05-02 2000-02-21 日本電気株式会社 半導体パッケージ及びその半導体実装構造
US6051489A (en) 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
JP3335575B2 (ja) * 1997-06-06 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
FR2767223B1 (fr) 1997-08-06 1999-09-17 Commissariat Energie Atomique Procede d'interconnexion a travers un materiau semi-conducteur, et dispositif obtenu
FR2767233B1 (fr) 1997-08-11 2000-11-24 L App Electr Simplex Obturateur pour passage de cables electriques
US6432744B1 (en) 1997-11-20 2002-08-13 Texas Instruments Incorporated Wafer-scale assembly of chip-size packages
DE69737262T2 (de) 1997-11-26 2007-11-08 Stmicroelectronics S.R.L., Agrate Brianza Herstellungsverfahren für einen Vorder-Hinterseiten-Durchkontakt in mikro-integrierten Schaltungen
JPH11240202A (ja) 1997-12-25 1999-09-07 Canon Inc 画像記録装置及び複写システム
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
KR20010033602A (ko) 1998-01-20 2001-04-25 하루타 히로시 반도체 장치와 그 제조 방법 및 반도체 장치의 설치 구조및 설치 방법
IL123207A0 (en) 1998-02-06 1998-09-24 Shellcase Ltd Integrated circuit device
US6624505B2 (en) * 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP3497722B2 (ja) 1998-02-27 2004-02-16 富士通株式会社 半導体装置及びその製造方法及びその搬送トレイ
JPH11275361A (ja) 1998-03-20 1999-10-08 Canon Inc 画像形成装置及び方法
US7205635B1 (en) 1998-03-20 2007-04-17 Mcsp, Llc Hermetic wafer scale integrated circuit structure
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
DE19846232A1 (de) 1998-09-03 2000-03-09 Fraunhofer Ges Forschung Verfahren zur Herstellung eines Halbleiterbauelements mit Rückseitenkontaktierung
US6066513A (en) 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US6339251B2 (en) 1998-11-10 2002-01-15 Samsung Electronics Co., Ltd Wafer grooves for reducing semiconductor wafer warping
JP2000173952A (ja) 1998-12-03 2000-06-23 Fujitsu Quantum Device Kk 半導体装置及びその製造方法
US6310328B1 (en) 1998-12-10 2001-10-30 Mattson Technologies, Inc. Rapid thermal processing chamber for processing multiple wafers
JP3687379B2 (ja) 1998-12-18 2005-08-24 株式会社日立製作所 半導体装置の製造方法
US6259039B1 (en) 1998-12-29 2001-07-10 Intel Corporation Surface mount connector with pins in vias
KR100315030B1 (ko) 1998-12-29 2002-04-24 박종섭 반도체패키지의제조방법
FR2788375B1 (fr) 1999-01-11 2003-07-18 Gemplus Card Int Procede de protection de puce de circuit integre
JP2000286283A (ja) 1999-03-30 2000-10-13 Seiko Epson Corp 半導体装置の製造方法
WO2000059050A1 (en) 1999-03-31 2000-10-05 Seiko Epson Corporation Method of manufacturing semiconductor device, semicondutor device, narrow pitch connector, electrostatic actuator, piezoelectric actuator, ink jet head, ink jet printer, micromachine, liquid crystal panel, and electronic device
JP2000294677A (ja) * 1999-04-05 2000-10-20 Fujitsu Ltd 高密度薄膜配線基板及びその製造方法
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
EP1130629A1 (en) 1999-07-30 2001-09-05 Nippon Sheet Glass Co., Ltd. Method of dicing semiconductor wafer into chips, and structure of groove formed in dicing area
JP3687435B2 (ja) 1999-08-27 2005-08-24 セイコーエプソン株式会社 半導体チップおよびその製造方法、半導体装置、コンピュータ、回路基板ならびに電子機器
JP2001077229A (ja) 1999-09-02 2001-03-23 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR100462980B1 (ko) 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6316287B1 (en) * 1999-09-13 2001-11-13 Vishay Intertechnology, Inc. Chip scale surface mount packages for semiconductor device and process of fabricating the same
JP2001127243A (ja) * 1999-10-26 2001-05-11 Sharp Corp 積層半導体装置
JP2001185519A (ja) 1999-12-24 2001-07-06 Hitachi Ltd 半導体装置及びその製造方法
JP3858545B2 (ja) 1999-12-27 2006-12-13 セイコーエプソン株式会社 半導体モジュール及び電子機器
JP2001210667A (ja) 2000-01-28 2001-08-03 New Japan Radio Co Ltd 半導体装置の製造方法
US6534751B2 (en) 2000-02-28 2003-03-18 Kyocera Corporation Wafer heating apparatus and ceramic heater, and method for producing the same
US6846711B2 (en) * 2000-03-02 2005-01-25 Tokyo Electron Limited Method of making a metal oxide capacitor, including a barrier film
US6424031B1 (en) * 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
JP3701542B2 (ja) * 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP4329235B2 (ja) * 2000-06-27 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002026270A (ja) 2000-07-10 2002-01-25 Nec Corp 半導体装置の製造方法
JP2002094082A (ja) * 2000-07-11 2002-03-29 Seiko Epson Corp 光素子及びその製造方法並びに電子機器
US20020002587A1 (en) 2000-07-17 2002-01-03 Siemens Aktiengesellschaft Method and Arrangement for Determining Current Projection Data for a Projection of a Spatially Variable Area
JP2002057128A (ja) 2000-08-15 2002-02-22 Fujitsu Quantum Devices Ltd 半導体装置及びその製造方法
US6379982B1 (en) * 2000-08-17 2002-04-30 Micron Technology, Inc. Wafer on wafer packaging and method of fabrication for full-wafer burn-in and testing
US6406934B1 (en) * 2000-09-05 2002-06-18 Amkor Technology, Inc. Wafer level production of chip size semiconductor packages
JP2002083785A (ja) 2000-09-07 2002-03-22 Nec Kansai Ltd 半導体素子の製造方法
JP2002093942A (ja) 2000-09-14 2002-03-29 Nec Corp 半導体装置およびその製造方法
JP4183375B2 (ja) 2000-10-04 2008-11-19 沖電気工業株式会社 半導体装置及びその製造方法
US6693358B2 (en) 2000-10-23 2004-02-17 Matsushita Electric Industrial Co., Ltd. Semiconductor chip, wiring board and manufacturing process thereof as well as semiconductor device
JP2002163900A (ja) 2000-11-22 2002-06-07 Hitachi Ltd 半導体ウエハ、半導体チップ、半導体装置および半導体装置の製造方法
US6506681B2 (en) 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US6495446B1 (en) * 2001-01-29 2002-12-17 Taiwan Semiconductor Manufacturing Company Lossless microstrip line in CMOS process
JP2002231918A (ja) * 2001-02-06 2002-08-16 Olympus Optical Co Ltd 固体撮像装置及びその製造方法
US6399463B1 (en) 2001-03-01 2002-06-04 Amkor Technology, Inc. Method of singulation using laser cutting
JP4497737B2 (ja) 2001-03-12 2010-07-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6910268B2 (en) * 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
JP4698877B2 (ja) 2001-04-27 2011-06-08 オリンパス株式会社 撮像装置
US6753936B2 (en) 2001-05-17 2004-06-22 Dai Nippon Pringing Co., Ltd. Field sequential color liquid crystal display device
JP2003031647A (ja) 2001-07-19 2003-01-31 Hitachi Kokusai Electric Inc 基板処理装置および半導体装置の製造方法
JP4000507B2 (ja) 2001-10-04 2007-10-31 ソニー株式会社 固体撮像装置の製造方法
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
US6642127B2 (en) * 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6955989B2 (en) 2001-11-30 2005-10-18 Xerox Corporation Use of a U-groove as an alternative to using a V-groove for protection against dicing induced damage in silicon
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6624515B1 (en) * 2002-03-11 2003-09-23 Micron Technology, Inc. Microelectronic die including low RC under-layer interconnects
US6848177B2 (en) * 2002-03-28 2005-02-01 Intel Corporation Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
TWI232560B (en) 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
JP2003332270A (ja) 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
US7399683B2 (en) 2002-06-18 2008-07-15 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI229435B (en) 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
US6805279B2 (en) 2002-06-27 2004-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Fluxless bumping process using ions
DE10238444B4 (de) 2002-08-22 2011-05-12 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung von vereinzelten monolithisch integrierten Halbleiterschaltungen
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
TWI227050B (en) 2002-10-11 2005-01-21 Sanyo Electric Co Semiconductor device and method for manufacturing the same
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
JP2004165312A (ja) 2002-11-12 2004-06-10 Sanyo Electric Co Ltd 半導体集積装置及びその製造方法
TWI239607B (en) 2002-12-13 2005-09-11 Sanyo Electric Co Method for making a semiconductor device
JP2004288816A (ja) 2003-03-20 2004-10-14 Seiko Epson Corp 半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
TWI229890B (en) * 2003-04-24 2005-03-21 Sanyo Electric Co Semiconductor device and method of manufacturing same
EP1478021B1 (en) 2003-05-15 2008-07-16 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
JP2004363478A (ja) 2003-06-06 2004-12-24 Sanyo Electric Co Ltd 半導体装置の製造方法
CN100587962C (zh) * 2003-07-03 2010-02-03 泰塞拉技术匈牙利公司 用于封装集成电路器件的方法和设备
JP4401181B2 (ja) 2003-08-06 2010-01-20 三洋電機株式会社 半導体装置及びその製造方法
JP4248355B2 (ja) 2003-09-24 2009-04-02 三洋電機株式会社 半導体装置および半導体装置の製造方法
TWI226090B (en) 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
JP2005191550A (ja) 2003-12-01 2005-07-14 Tokyo Ohka Kogyo Co Ltd 基板の貼り付け方法
US7183137B2 (en) 2003-12-01 2007-02-27 Taiwan Semiconductor Manufacturing Company Method for dicing semiconductor wafers
JP4753170B2 (ja) 2004-03-05 2011-08-24 三洋電機株式会社 半導体装置及びその製造方法
JP2006093367A (ja) 2004-09-24 2006-04-06 Sanyo Electric Co Ltd 半導体装置の製造方法
KR100676493B1 (ko) * 2004-10-08 2007-02-01 디엔제이 클럽 인코 재배선 기판을 이용한 웨이퍼 레벨 칩 스케일 패키지의제조 방법
US7449779B2 (en) 2005-03-22 2008-11-11 Tessera, Inc. Wire bonded wafer level cavity package
TWI324800B (en) 2005-12-28 2010-05-11 Sanyo Electric Co Method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100671921B1 (ko) * 2004-02-17 2007-01-24 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법
KR100709662B1 (ko) * 2005-03-10 2007-04-23 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20060033198A1 (en) 2006-02-16
US7271466B2 (en) 2007-09-18
CN1453865A (zh) 2003-11-05
TW200306650A (en) 2003-11-16
KR100543481B1 (ko) 2006-01-20
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