KR20120135626A - 반도체 칩 패키지의 제조 방법 - Google Patents

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KR20120135626A
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semiconductor chips
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심종보
이우동
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김부원
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    • H01L2224/05171—Chromium [Cr] as principal constituent
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08148—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area protruding from the surface of the body
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    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08153—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/08155—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/27001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/27009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
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Abstract

반도체 칩 패키지의 제조 방법이 제공된다. 반도체 칩 패키지의 제조 방법은, 서로 대향하는 전면 및 후면을 갖는 반도체 기판, 반도체 기판의 전면에 형성된 칩 패드, 및 칩 패드로부터 연장되어 반도체 기판의 측벽을 덮는 연결 패턴을 포함하는 복수의 반도체 칩들을 형성하는 것; 반도체 칩들의 연결 패턴들이 직접 접촉되도록 반도체 칩들을 수직적으로 적층하는 것, 및 반도체 칩들의 연결 패턴들을 리플로우시켜 적층된 반도체 칩들을 연결시키는 것을 포함한다.

Description

반도체 칩 패키지의 제조 방법{Method for manufacturing semiconductor chip package}
본 발명은 반도체 칩 패키지의 제조 방법에 관한 것으로서, 보다 상세하게는 복수의 반도체 칩들이 적층된 반도체 칩 패키지의 제조 방법에 관한 것이다.
반도체 산업에서 패키징 기술은 소형화에 대한 요구와 실장신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고 있고, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
본원 발명이 해결하고자 하는 과제는 적층된 반도체 칩들 간의 전기적 연결이 용이한 반도체 칩 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법은 서로 대향하는 전면 및 후면을 갖는 반도체 기판, 반도체 기판의 전면에 형성된 칩 패드, 및 칩 패드로부터 연장되어 반도체 기판의 측벽을 덮는 연결 패턴을 포함하는 복수의 반도체 칩들을 형성하는 것; 반도체 칩들의 연결 패턴들이 직접 접촉되도록 반도체 칩들을 수직적으로 적층하는 것, 및 반도체 칩들의 연결 패턴들을 리플로우시켜 적층된 반도체 칩들을 연결시키는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 칩 패키지의 제조 방법에 따르면, 외부로 노출된 연결 패턴들을 갖는 반도체 칩을 형성한 후, 연결 패턴들이 직접 접촉되도록 반도체 칩들을 적층하고, 연결 패턴들을 리플로우시켜 반도체 칩들을 전기적으로 연결시킬 수 있다. 이에 따라, 적층된 반도체 칩들을 전기적으로 연결하기 위한 공정들을 줄일 수 있다. 나아가, 반도체 칩 패키지의 사이즈를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 실시예들에 따른 반도체 칩들이 형성된 반도체 기판을 나타내는 평면도이다.
도 3은 도 2의 A 부분을 확대한 평면도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 칩 패키지에 구비된 반도체 칩을 나타내는 도면들이다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 11은 본 발명의 제 4 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 12는 본 발명의 기술이 적용된 반도체 칩 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따른 반도체 칩 패키지는 복수의 반도체 칩들이 적층된 구조를 갖는다. 일 실시예에 따르면, 복수의 반도체 칩들은 패키지 기판(예를 들어, 인쇄회로기판(PCB)) 상에 적층될 수 있다. 반도체 칩들 각각은 칩 패드들을 구비하며, 칩 패드들을 본딩 와이어로 연결함으로써 반도체 칩들과 패키지 기판이 전기적으로 연결될 수 있다. 그러나, 본딩 와이어를 이용하는 경우, 각각의 반도체 칩들에 와이어가 연결될 수 있는 추가적인 공간(예를 들어, 본딩 패드 형성 영역)이 요구되며, 반도체 칩들을 연결하는 배선 구조가 복잡할 수 있다. 이에 따라, 본 발명의 실시예들에서는 다른 반도체 칩들과의 전기적 연결을 위한 연결 패턴들을 갖는 반도체 칩들을 형성하고, 이러한 반도체 칩들을 적층하여 반도체 칩들 간의 단순화된 배선 구조를 갖는 반도체 칩 패키지를 제공한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 칩 패키지의 제조 방법에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 먼저, 반도체 집적회로들과 연결된 칩 패드들이 형성된 칩 영역들과, 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 반도체 기판을 준비한다(S10). 스크라이브 라인 영역의 반도체 기판에 트렌치를 형성한다(S20). 트렌치 내벽에서 칩 패드들의 상면으로 연장된 연결 패턴들을 형성한다(S30). 반도체 기판의 칩 영역들을 개별적으로 분리한다(S40). 반도체 칩들에 구비된 연결 패턴들이 직접 접촉되도록 반도체 칩들을 수직적으로 적층한다(S50). 반도체 칩들의 연결 패턴들을 리플로우시켜 적층된 반도체 칩들을 연결시킨다(S60).
도 2는 본 발명의 실시예에 따른 반도체 칩들(100)이 형성된 반도체 기판(10)을 나타내는 평면도이며, 도 3은 도 2의 A 부분을 확대한 평면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(10; 즉, 웨이퍼)은 반도체 칩들(100)이 각각 형성되는 칩 영역들(11) 및 칩 영역들(11) 사이의 스크라이브 라인(scribe line) 영역(12)을 포함한다. 칩 영역들(11)은 반도체 기판(10)의 전면에 2차원적으로 배열될 수 있으며, 각각의 칩 영역들(11)은 스크라이브 라인 영역(12)에 의해 둘러싸여 있다.
반도체 기판(10)은 실리콘(Si) 기판일 수 있다. 반도체 기판(10)의 칩 영역들(11) 상에는 반도체 제조 공정들을 통해 반도체 집적 회로들(미도시)이 형성될 수 있다. 반도체 집적 회로들은 절연 물질에 의해 보호될 수 있으며, 칩 패드들(110)을 통해 외부 전자 소자들과 전기적으로 연결될 수 있다. 일 실시예에서, 칩 패드들(110)은 스크라이브 라인 영역(12)에 인접하게 배열될 수 있다. 그러나, 칩 패드들(110)의 위치는 칩 영역들(11)의 가장자리에 한정되는 것은 아니다.
일 실시예에서, 칩 영역들(11)에 형성된 반도체 집적 회로들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 및 플래시 메모리(Flash Memory) 등과 같은 반도체 메모리 소자들을 포함할 수 있다. 이와 달리, 반도체 칩들(100)은 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서를 포함할 수도 있다.
도 4a 내지 도 4h는 본 발명의 제 1 실시예에 따른 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다.
도 4a를 참조하면, 반도체 기판(10)의 스크라이브 라인 영역(12)에 트렌치(20)를 형성한다. 상세히 설명하면, 반도체 기판(10)은 칩 패드들(110)을 노출시키는 전면과 이에 대향하는 후면을 가질 수 있으며, 반도체 기판(10)의 전면 상에 스크라이브 라인 영역(12)을 노출시키는 제 1 마스크 패턴(미도시)이 형성될 수 있다. 제 1 마스크 패턴을 이용하여 반도체 기판(10)을 이방성 식각함으로써 스크라이브 라인 영역(12)에 트렌치(20)가 형성될 수 있다. 즉, 칩 영역들(11) 사이에 트렌치(20)가 형성될 수 있으며, 칩 패드들(110)이 트렌치(20)와 인접할 수 있다. 트렌치(20)는 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다. 나아가, 트렌치(20)는 반도체 기판(10)의 칩 영역들(11)에 형성된 반도체 집적회로들의 두께보다 큰 깊이를 가질 수 있다. 트렌치(20)를 형성한 후 제 1 마스크 패턴을 제거함에 따라, 칩 영역들(11)의 칩 패드들(110)이 노출될 수 있다.
이어서, 트렌치(20)가 형성된 반도체 기판(10)의 전면 상에 패시베이션층(111)을 형성한다. 패시베이션층(111)은 칩 영역들(11)에 형성된 반도체 집적회로들을 외부 환경으로부터 보호한다. 패시베이션층(111)은 칩 패드들(110)을 국소적으로 노출시키는 개구부들을 가질 수 있다. 패시베이션층(111)은 실리콘 산화막, 실리콘 질화막 또는 그 조합으로 형성될 수 있다.
이어서, 도 4b를 참조하면, 개구부들을 갖는 패시베이션층(111) 상에 금속 기저층(113, 즉, UBM(Under Bump Metallurgy))이 컨포말하게 형성될 수 있다. 예를 들어, 금속 기저층(113)은 패시베이션층(111)과의 접착력이 우수한 접착층(adhesion layer), 칩 패드들(110) 내 금속 물질의 확산을 방지하는 확산 방지층(diffusion barrier layer), 및 금속 기저층(113) 상에 형성되는 연결 패턴(120)에 대한 젖음성이 우수한 젖음층(wettable layer)을 포함할 수 있다. 예를 들어, 접착층으로 알루미늄(Al), 크롬(Cr) 또는 티타늄(Ti)이 이용될 수 있으며, 확산 방지층은 니켈(Ni)이 이용될 수 있으며, 젖음층의 소재로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd) 또는 백금(Pt)이 이용될 수 있다. 이러한 금속 기저층(113)은 스퍼터링(sputtering) 방법을 이용하여 형성될 수 있다.
도 4c를 참조하면, 금속 기저층(113) 상에 연결 패턴(120)을 형성하기 위한 제 2 마스크 패턴(115)을 형성한다. 제 2 마스크 패턴(115)은 금속 기저층(113) 상에 포토레지스트를 도포하고, 현상(develop)하여 형성될 수 있다.
일 실시예에 따르면, 제 2 마스크 패턴(115)은 칩 패드들(110) 상부의 금속 기저층(113)을 국소적으로 노출시키는 개구부를 가질 수 있으며, 개구부는 칩 패드들(110) 상부에서 트렌치(20) 상으로 연장될 수 있다. 이러한 경우, 제 2 마스크 패턴(115)은 트렌치(20)에 국소적으로 잔류할 수 있다. 이와 달리, 제 2 마스크 패턴(115)은 인접하는 칩 패드들(110)을 공통으로 노출시킬 수도 있다. 즉, 제 2 마스크 패턴(115)에 의해 인접하는 칩 패드들(110)과 트렌치(20) 상부가 노출될 수 있다.
도 4d를 참조하면, 제 2 마스크 패턴(115)의 개구부 내에 연결 패턴(120)을 형성한다. 연결 패턴(120)은 칩 패드들(110) 상에 각각 국소적으로 형성될 수 있으며, 칩 패드들(110) 상면에서 트렌치(20)의 측벽 상으로 연장될 수 있다. 연결 패턴(120)은 솔더 물질로 이루어지거나, 금속 물질로 이루어질 수 있다. 일 실시예에 따르면, 연결 패턴(120)은 스크린 프린팅(screen printing) 방식 또는 도팅(dotting) 방식을 이용하여 솔더 페이스트(solder paste)를 도포하여 형성될 수 있다. 이와 달리, 연결 패턴(120)은, 구리(Cu), 철-니켈(Fe-Ni), 알루미늄(Al) 또는 스테인레스 스틸과 같은 전기전도성이 비교적 우수한 금속 혹은 이들의 합금으로 이루어질 수도 있다.
일 실시예에 따르면, 트렌치(20)의 바닥면 상에 제 2 마스크 패턴(115)이 잔류하는 경우, 인접하는 칩 영역들(11) 사이에 서로 미러(mirror) 대칭되는 한 쌍의 연결 패턴들(120)이 형성될 수 있다. 이와 달리, 인접하는 칩 패드들(110) 사이에 마스크 패턴이 형성되지 않은 경우, 연결 패턴들(120)은 트렌치(20)의 바닥면에서 인접하는 칩 패드들(110)에 공통으로 연결될 수도 있다.
도 4e를 참조하면, 연결 패턴들(120)을 형성 후 제 2 마스크 패턴(115)을 제거하고, 금속 기저층(113)을 패터닝하여 금속 패턴(114)을 형성한다. 금속 패턴(114)은 연결 패턴들(120)을 식각 마스크로 이용하여 금속 기저층(113)을 이방성 식각하여 형성될 수 있다. 금속 패턴(114)을 형성함에 따라, 칩 영역 상의 패시베이션층(111)과, 트렌치(20) 상의 패시베이션층(111)이 노출될 수 있다.
도 4f를 참조하면, 칩 영역들(11)의 패시베이션층(111) 상에 접착 패턴(130)을 형성한다. 접착 패턴(130)은 연결 패턴들(120)을 노출시킬 수 있으며, 연결 패턴(120)의 두께와 실질적으로 동일할 수 있다. 접착 패턴(130)은 절연성 접착물질, 예를 들어, 에폭시 수지 또는 실리콘 수지를 포함할 수 있다.
도 4g를 참조하면, 반도체 기판(10)의 칩 영역들(11)을 개별적으로 분리시킨다.
일 실시예에 따르면, 반도체 기판(10)의 후면을 그라인딩(grinding)하여 연결 패턴(120)의 바닥면을 노출시킨다. 예를 들어, 그라인딩 공정에 의해 반도체 기판(10)은 약 30㎛ 내지 100㎛의 두께로 박막화될 수 있다. 일 실시예에 따르면, 그라인딩 공정에 의해 반도체 기판(10)의 칩 영역들(11)이 개별적으로 분리되어 복수의 반도체 칩들(100)이 형성될 수 있다. 이와 같이 형성된 각각의 반도체 칩들(100)은 칩 패드들(110)과 연결된 연결 패턴들(120)을 가질 수 있다. 한편, 그라인딩 공정을 수행하기 전에, 반도체 기판(10)의 전면에 개별적으로 분리되는 반도체 칩들(10)을 지지하는 더미 기판(미도시)이 부착될 수 있다. 더미 기판(미도시)은 그라인딩 공정 후 분리될 수 있다.
다른 실시예에 따르면, 인접하는 한 쌍의 연결 패턴들(120) 사이의 반도체 기판(10)을 절단하여 반도체 기판(10)의 칩 영역들(11)을 개별적으로 분리시킬 수 있다. 다시 말해, 스크라이브 라인 영역(12)을 따라 쏘잉(sawing) 공정을 수행하여 칩 영역들(11)을 개별적으로 분리시킬 수 있다. 여기서, 쏘잉 공정은 쏘잉 휠(sawing wheel) 또는 레이저가 이용될 수 있다.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 반도체 칩(100) 패키지의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ'선을 따라 자른 단면들이다.
도 4e에 이어서 도 5a를 참조하면, 칩 패드들(110) 및 트렌치(20) 상에 연결 패턴들(120)을 형성한 후에 반도체 기판(10)의 후면을 연마하는 공정이 수행될 수 있다. 이에 따라, 반도체 기판(10)의 칩 영역들(11)이 개별적으로 분리될 수 있다. 한편, 그라인딩 공정을 수행하기 전에, 반도체 기판(10)의 전면에 개별적으로 분리되는 반도체 칩들(10)을 지지하는 더미 기판(미도시)이 부착될 수 있다. 더미 기판(미도시)은 그라인딩 공정 후 분리될 수 있다.
도 5b를 참조하면, 개별적으로 분리된 반도체 칩들(100)의 후면에 접착층(135)이 형성될 수 있다. 여기서, 접착층(135)은 절연성 물질로 이루어질 수 있으며, 예를 들어, 에폭시 수지 또는 실리콘 수지일 수 있다. 한편, 반도체 칩들(100)의 후면에 접착 테이프가 부착될 수도 있다.
이어서, 반도체 칩들(100) 사이의 접착층을 절단하여 도 5c에 도시된 바와 같이, 반도체 기판(10)의 후면에 접착 패턴(137)이 형성된 반도체 칩들(100)이 형성될 수 있다. 여기서, 접착층은 쏘잉 휠(sawing wheel) 또는 레이저를 이용하여 절단될 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따라 제조된 반도체 칩을 나타내는 도면들이다.
도 6 및 도 7을 참조하면, 반도체 칩(100)은 반도체 집적 회로들이 형성된 반도체 기판(10), 반도체 집적 회로와 연결된 칩 패드들(110) 및 연결 패턴들(120; interconnection patterns)을 포함한다.
반도체 기판(10)은 서로 대향하는 전면(10a) 및 후면(10b)을 가질 수 있다. 칩 패드들(110)은 반도체 기판(10)의 전면(10a)에 형성되며, 그 상면이 외부에 노출될 수 있다. 나아가, 칩 패드들(110)은 반도체 기판(10)의 가장자리 영역에 배열될 수 있다. 연결 패턴들(120)은 도전성 물질로 이루어지며, 칩 패드들(110) 각각에 연결된다. 연결 패턴들(120)은 솔더 물질 또는 금속 물질로 이루어질 수 있다. 연결 패턴들(120) 각각은 칩 패드(110)의 상면에서 반도체 기판(10)의 일측벽으로 연장될 수 있다. 나아가, 반도체 칩(100)의 전면(10a)에는 접착 패턴(130)이 부착될 수 있으며, 접착 패턴(130)은 도 5c에 도시된 것처럼 반도체 칩(100)의 후면(10b)에 부착될 수도 있다.
도 6에 도시된 실시예에 따르면, 연결 패턴들(120) 각각은 반도체 칩(100)의 일측벽을 덮는 측벽부(sidewall portion; 123), 측벽부(123)에서 반도체 칩(100)의 전면(10a)으로 연장되어 칩 패드(110)와 연결되는 제 1 접속부(first connection portion; 121), 측벽부(123)에서 반도체 칩(100)의 외측으로 돌출되는 제 2 접속부(second connection portion; 125)를 가질 수 있다. 여기서, 제 1 접속부(121)의 수평적 폭은 제 2 접속부의 수평적 폭보다 클 수 있으며, 이와 달리, 제 2 접속부(125)의 수평적 폭이 실질적으로 동일할 수도 있다. 나아가, 제 1 접속부(121), 측벽부(123), 및 제 2 접속부(125)는 실질적으로 균일한 두께를 가질 수 있다.
도 7에 도시된 실시예에 따르면, 연결 패턴들(120)은 반도체 칩(100)의 일측벽을 덮는 측벽부(123)와, 측벽부(123)에서 반도체 칩(100)의 전면(10a)으로 연장되어 칩 패드(110)와 연결되는 접속부(121)로 이루어질 수도 있다. 이러한 경우, 반도체 칩(100)의 폭이 도 6에 도시된 반도체 칩(100)의 폭보다 감소될 수 있다.
도 8은 본 발명의 제 1 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 8을 참조하면, 제 1 실시예에 따른 반도체 칩(100) 패키지(310)는 패키지 기판(200) 상에 적층된 복수 개의 반도체 칩들(100)을 포함한다.
패키지 기판(200)은 인쇄회로기판, 플렉서블 기판, 테이프 기판 등 다양한 종류의 기판이 이용될 수 있다. 패키지 기판(200)은 상부면과 하부면을 가지며, 본딩 패드들(210), 외부 접속 단자들(230) 및 코어 배선층(220)을 포함한다. 본딩 패드들(210)은 패키지 기판(200)의 상부면에 배열될 수 있으며, 외부 접속 단자들(230)은 패키지 기판(200)의 하부면에 배열될 수 있다. 본딩 패드들(210)은 코어 배선층(220)에 의해 외부 접속 단자들(230)과 전기적으로 연결된다. 본딩 패드들(210)은 연결 패턴들(120)을 통해 반도체 칩들(100)과 연결되어, 외부 장치들로부터 데이터 신호 및 제어 신호와 같은 전기적 신호를 반도체 칩들(100)에 전달한다. 외부 접속 단자들(230)은 반도체 칩 패키지(310)를 외부 장치(미도시)와 전기적으로 연결시킨다. 외부 접속 단자들(230)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)일 수 있다.
반도체 칩들(100)은 접착 패턴(130) 이용하여 패키지 기판(200) 상에 수직적으로 적층될 수 있다. 각 반도체 칩들(100)은 도 6 및 도 7을 참조하여 설명한 것처럼, 반도체 집적 회로들과 연결된 칩 패드들(도 7의 110 참조) 및 연결 패턴들(120)을 포함한다.
적층되는 반도체 칩들(100)은 모두 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 나아가, 적층되는 반도체 칩들(100)은 모두 메모리 칩들 이거나 모두 비메모리 칩들일 수 있다. 이와 달리, 적층된 반도체 칩들(100) 중 일부는 메모리 칩들이고 나머지는 비메모리 칩들일 수 있다. 메모리 칩들은 동일한 형태의 메모리 회로들을 갖거나, 다양한 형태의 메모리 회로들을 가질 수 있다. 메모리 회로들은 예를 들어, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory), 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM), 또는 FRAM(Ferroelectric RAM)을 포함할 수 있다. 비메모리 칩들은 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU, 또는 DSP 등의 프로세서를 포함할 수 있다.
이 실시예에서, 적층된 반도체 칩들(100)은 오프셋 적층 구조(offset stack structure)를 가질 수 있다. 상세하게, 최하층 반도체 칩(100)의 연결 패턴들(120)은 패키지 기판(200)의 본딩 패드들(210) 상에 적층될 수 있으며, 적층된 반도체 칩들(100)은 순차적으로 오프셋될 수 있다. 다시 말해, 반도체 칩들(100)은 최하층 반도체 칩(100)의 일측벽으로부터 반도체 칩 패키지(310)의 내부 방향으로 순차적 오프셋 배치될 수 있다. 즉, 패키지 기판(200) 상에 적층된 반도체 칩들(100)의 에지들(edges)이 서로 어긋나게 배열될 수 있다. 반도체 칩들(100)은 패키지 기판(200)의 상부면에 대해 대각선 방향으로 적층될 수 있다.
일 실시예에 따르면, 반도체 칩들(100)이 수직적으로 적층될 때, 수직적으로 인접한 연결 패턴들(120)이 중첩되도록 적층될 수 있다. 즉, 하부에 위치한 연결 패턴(120)의 제 1 접속부와 상부에 위치한 연결 패턴(120)의 제 2 접속부가 직접 접촉되도록 반도체 칩들(100)이 적층될 수 있다.
일 실시예에서, 연결 패턴들(120)이 직접 접촉되도록 패키지 기판(200) 상에 반도체 칩들(100)을 적층한 후, 열공정이 수행될 수 있다. 여기서, 열공정은 약 150℃ 내지 250℃의 온도에서 수행될 수 있으며, 고온에 의해 연결 패턴들(120)이 리플로우되어 반도체 칩들(100)이 전기적으로 및 물리적으로 연결될 수 있다. 연결 패턴들(120)을 리플로우시키는 열공정을 수행한 후에는, 적층된 반도체 칩들(100)을 덮는 밀봉층(미도시)이 형성될 수 있다.
도 9는 본 발명의 제 2 실시예에 따른 반도체 칩(100) 패키지를 나타내는 도면이다.
도 9를 참조하면, 반도체 칩 패키지(320)는 패키지 기판(200)의 상면에 대해 제 1 경사 방향(L1)으로 적층되는 반도체 칩들(100)과, 패키지 기판(200)의 상면에 대해 제 2 경사 방향(L2)으로 적층되는 반도체 칩들(100)을 포함한다. 다시 말해, 반도체 칩들(100)이 적층될 때 반도체 칩(100)의 에지들이, 패키지 기판(200)의 상면에 대해 수직하며 수평적으로 이격된 제 1 수직선(V1)과 제 2 수직선(V2) 상에 번갈아서 배열될 수 있다.
구체적으로, 각 반도체 칩들(100)은 도 6 및 도 7을 참조하여 설명한 것처럼, 반도체 기판(10), 칩 패드들(도 7의 110 참조) 및 연결 패턴들(120)을 포함한다. 나아가, 수직적으로 인접하는 연결 패턴들(120)이 수평적으로 떨어진 제 1 수직선과 제 2 수직선 상에 번갈아서 배열될 수 있다. 이와 같이, 패키지 기판(200) 상에 반도체 칩들(100)을 적층한 후에는 열공정이 수행될 수 있다. 이에 따라, 연결 패턴들(120)이 리플로우되어 적층된 반도체 칩들(100)이 전기적으로 및 물리적으로 연결될 수 있다.
도 10은 본 발명의 제 3 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 10에 도시된 반도체 칩 패키지(330)에 따르면, 수직적으로 인접한 반도체 기판들(10)의 전면들 또는 후면들이 서로 마주하도록 반도체 칩들(100)이 적층될 수 있다. 이와 같이 적층될 때 반도체 기판(10)의 전면과 후면에 각각 접착 패턴(130)과 접착층(140)이 형성될 수 있다.
구체적으로, 적층된 반도체 칩들(100) 각각은 도 6 및 도 7을 참조하여 설명한 것처럼, 반도체 기판(10), 칩 패드들(도 7의 110 참조) 및 연결 패턴들(120)을 포함한다. 여기서, 수직적으로 인접한 연결 패턴들(120)들의 제 1 접속부들 간에 직접 연결되며, 제 2 접속부들 간에 직접 연결될 수 있다.
이와 같이, 연결 패턴들(120)이 직접 접촉되도록 패키지 기판(200) 상에 반도체 칩들(100)을 적층한 후에는 열공정이 수행될 수 있다. 이에 따라, 연결 패턴들(120)이 리플로우되어 반도체 칩들(100)이 전기적으로 및 물리적으로 연결될 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 반도체 칩 패키지를 나타내는 도면이다.
도 11에 도시된 반도체 칩 패키지(340)에 따르면, 도 8을 참조하여 설명한 것처럼, 적층된 반도체 칩들(100)의 에지들이 패키지 기판(200)의 상면에 대한 대각선 방향으로 배치될 수 있다. 즉, 반도체 칩들(100)이 오프셋 적층 구조를 가질 수 있다. 여기서, 적층된 반도체 칩들(100) 각각은 반도체 기판(10), 칩 패드들(110) 및 연결 패턴들(120)을 포함하며, 반도체 기판(10)의 전면에 형성된 절연층(즉, 패시베이션층(111))이 노출될 수 있다. 여기서, 반도체 기판(10)의 절연층 상에 접착 테이프(140)가 부착될 수 있다.
이 실시예에 따르면, 반도체 칩들(100)을 적층할 때, 하부에 위치하는 연결 패턴(120)의 측벽과 상부에 위치하는 연결 패턴(120)의 측벽이 직접 접촉되도록 적층될 수 있다. 다시 말해, 수직적으로 인접한 연결 패턴들(120) 중에서 하부에 위치하는 연결 패턴(120)의 제 1 접속부(도 6의 121 참조)의 측벽과 상부에 위치하는 연결 패턴(120)의 제 2 접속부(도 6의 125 참조)의 측벽이 직접 접촉되도록 반도체 칩들(100)이 적층될 수 있다.
이후, 열공정을 수행하여 연결 패턴들을 리플로우시킴으로써 반도체 칩들(100)이 전기적으로 및 물리적으로 연결될 수 있다.
상술한 반도체 칩 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 12는 본 발명의 기술이 적용된 반도체 칩 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 12를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 칩 패키지 기술이 적용된 반도체 집적회로 칩들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 칩 패키지 기술은 전자 시스템에 적용될 수 있다. 도 13은 본 발명의 기술이 적용된 반도체 칩 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 13을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 칩 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 대향하는 전면 및 후면을 갖는 반도체 기판, 상기 반도체 기판의 전면에 형성된 칩 패드, 및 상기 칩 패드로부터 연장되어 상기 반도체 기판의 측벽을 덮는 연결 패턴을 포함하는 복수의 반도체 칩들을 형성하는 것;
    상기 반도체 칩들의 상기 연결 패턴들이 직접 접촉되도록 상기 반도체 칩들을 수직적으로 적층하는 것; 및
    상기 반도체 칩들의 상기 연결 패턴들을 리플로우시켜 적층된 상기 반도체 칩들을 연결시키는 것을 포함하는 반도체 칩 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 연결 패턴은 상기 칩 패드의 상면과 접촉되는 접속부와 상기 제 1 접속부로부터 연장되어 상기 반도체 기판의 측벽을 덮는 측벽부를 포함하는 반도체 칩 패키지의 제조 방법.
  3. 제 2 항에 있어서,
    상기 연결 패턴은 상기 측벽부로부터 연장되어 상기 반도체 기판의 외측으로 돌출된 제 2 접속부를 더 포함하는 반도체 칩 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 반도체 칩들을 수직적으로 적층하는 것은,
    수직적으로 인접한 상기 연결 패턴들 중에서, 하부에 위치하는 상기 연결 패턴의 상기 제 1 접속부와 상부에 위치하는 상기 연결 패턴의 상기 제 2 접속부가 중첩되는 반도체 칩 패키지의 제조 방법.
  5. 제 3 항에 있어서,
    상기 반도체 칩들을 수직적으로 적층하는 것은,
    수직적으로 인접한 상기 연결 패턴들 중에서 하부에 위치하는 상기 연결 패턴의 상기 제 1 접속부의 측벽과 상부에 위치하는 상기 연결 패턴의 상기 제 2 접속부의 측벽이 접촉되는 반도체 칩 패키지의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체 칩들을 형성하는 것은,
    상기 반도체 기판의 전면에 상기 연결 패턴들을 노출시키는 접착 패턴을 형성하는 것을 더 포함하는 반도체 칩 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 칩들을 형성하는 것은,
    반도체 집적회로들과 연결된 상기 칩 패드가 형성된 칩 영역들과, 상기 칩 영역들 사이의 스크라이브 라인 영역을 포함하는 웨이퍼를 준비하는 것;
    상기 스크라이브 라인 영역의 상기 웨이퍼에 트렌치를 형성하는 것;
    상기 트렌치 내벽에서 상기 칩 패드의 상면으로 연장된 상기 연결 패턴을 형성하는 것; 및
    상기 웨이퍼의 상기 칩 영역들을 개별적으로 분리하는 것을 포함하는 반도체 칩 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 연결 패턴을 형성하는 것은,
    상기 트렌치가 형성된 웨이퍼 상에, 상기 칩 영역들 각각의 상기 칩 패드 및 이에 인접한 상기 트렌치 상부를 노출시키는 개구부를 갖는 마스크 패턴을 형성하는 것; 및
    상기 마스크 패턴의 상기 개구부 내에 도전 물질을 형성하는 것을 포함하는 반도체 칩 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    상기 웨이퍼는 상기 칩 패드가 형성된 전면과, 상기 전면에 대향하는 후면을 가지며,
    상기 칩 영역들을 개별적으로 분리하는 것은, 상기 연결 패턴이 노출되도록 상기 웨이퍼의 후면을 그라인딩하는 것을 포함하는 반도체 칩 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 칩 영역들을 개별적으로 분리하는 것은,
    상기 트렌치가 형성된 상기 스크라이브 라인 영역을 따라 상기 웨이퍼를 절단하는 것을 포함하는 반도체 칩 패키지의 제조 방법.

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