KR20030014147A - 반도체기억장치 - Google Patents

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KR20030014147A
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히게타케이치
나카하라시게루
난부히로아키
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체기억장치에 관한 것으로, CMOS플립플롭회로형 메모리셀로 이루어지는 메모리어레이를 갖는 반도체기억장치에 있어서, 노이즈마진을 향상시키고, 판독속도를 빠르게 함과 동시에 소비전력을 저감시키는 기술에 관한 것이다.
메모리셀의 동작전압은 주변회로의 동작전압보다도 높게 설정하고, 또 메모리셀을 구성하는 MOS트랜지스터의 임계치전압은 주변회로를 구성하는 MOS트랜지스터의 임계치전압보다도 높게 설정하고, 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막은 동일재료의 절연막으로 환산한 경우에 주변회로를 구성하는 MOS트랜지스터의 게이트절연막보다도 두꺼운 것으로 간주되도록 형성되고 워드선의 선택레벨 및 비트선의 프리차지레벨은 주변회로의 동작전압 레벨과 동일하게 하는 기술을 제공한다.

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체기억장치, 좀 더 구체적으로는 SRAM(스타틱 랜덤 액세스 메모리)의 노이즈마진 및 동작속도의 향상 및 저소비전력화를 위한 기술에 관한 것으로, 예를 들면 CMOS플립플롭회로형 메모리셀을 갖는 SRAM 혹은 SRAM을 내장한 LSI(대규모반도체집적회로)에 이용할 수 있는 유효한 기술에 관한 것이다.
SRAM 등의 반도체기억장치(이하, 반도체메모리 또는 간단하게 메모리라 한다.)에 있어서는 프로세스에 의한 소자의 미세화에 의해 대용량화가 진행되고 있다. 한편, MOSFET으로 이루어지는 반도체메모리에 있어서는 소위 스케일링쪽에 따라 프로세스의 미세화를 행하면 메모리셀과 주변회로를 구성하는 MOSFET의 게이트절연막이 얇아지므로, 미세화에 따라 MOSFET의 내압이 낮아진다. 또, 반도체집적회로에 있어서는 전원전압이 낮은 만큼 소비전력이 적어짐과 동시에 MOSFET의 임계치전압이 낮은 만큼 고속동작할 수 있으므로 미세화에 따라 전원전압이 낮아진다.
그런데, SRAM에서는 메모리셀을 구성하는 MOSFET의 임계치전압을 낮게 하거나 메모리셀의 전원전압을 낮추거나 하면, 리크전류가 증가하거나 스타틱노이즈마진이 저하되고 α선에 의해 기억정보가 반전되는 소위 소프트에러가 발생하기 쉬운 문제점이 있다.
종래, 메모리셀을 구성하는 MOSFET의 임계치전압이 낮아지므로써 리크전류가 증가하는 것을 방지함과 동시에 동작속도의 향상을 꾀하므로 메모리셀을 구성하는 MOSFET의 임계치전압은 높이고 주변회로를 구성하는 MOSFET의 임계치전압은 낮추도록 한 발명이 제안되고 있다.(예를 들면 일본 특허공개 평3-83289호 공보) 또, 판독 및 기록동작의 고속화를 도모하면서 소비전력을 감소시키기 위해, 메모리셀의 전원전압을 높이고 메모리셀을 구성하는 MOSFET의 임계전압을 높이는 한편, 주변회로의 전원전압은 낮춘 발명도 제안되고 있다.(예를 들면, 일본 특허공개 평10-242839호 공보(대응 미국 특허 6,046,627), 일본 특허공개 평9-185886호 공보(대응 미국 특허 5,757,702))
그러나, 상기 공지의 문헌에서는 메모리셀을 구성하는 MOSFET의 임계치전압과 전원전압을 주변회로보다 높이는 것은 개시되어 있지만, 워드선의 전위와 메모리셀을 구성하는 MOSFET의 게이트사이즈와 절연막의 두께 등을 어떻게 하는 지에 관해서는 개시되어 있지 않으므로, 노이즈마진과 판독속도의 향상 및 소비전력과 셀면적의 저감이 충분히 달성되지 않는 것을 알아냈다.
구체적으로는 상기 선원발명(일본 특허공개 평3-83289호 공보)과 같이 메모리셀을 구성하는 MOSFET의 임계치전압을 주변회로보다도 높게 한 경우에는, 메모리셀을 주변회로와 같이 고속으로 동작시킬 수 없으므로, 판독속도가 빨라지지 않는 문제점이 있다. 또, 일본 특허공개 평10-242839호 공보, 일본 특허공개 평9-185886호의 발명과 같이, 메모리셀의 전원전압을 주변회로의 전원전압보다도 높게 한 것만으로는 주변회로에 비해 메모리셀의 소비전류가 증가하고 칩전체의 소비전력이 증대함과 동시에 메모리셀을 구성하는 MOSFET의 게이트길이를 길게하는 등으로 소자의 내압을 높이면 메모리셀의 점유면적이 커져버린다.
본 발명의 목적은 MOSFET으로 이루어지는 메모리셀을 구비한 스타틱RAM에서 노이즈마진을 향상시키고, 판독속도를 빠르게 할 수 있는 기술을 제공하는 데에 있다.
본 발명의 다른 목적은 MOSFET으로 이루어지는 메모리셀을 구비한 스타틱RAM에서, 소비전력을 유효하게 저감시키고 메모리셀의 점유면적을 작게할 수 있는 기술을 제공하는 데에 있다.
이 발명의 상기 및 그 외의 목적과 신규 특징에 관해서는 본 명세서의 기술 및 첨부도면에서 명백하게 알 수 있을 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 설명하면, 아래와 같다.
즉, CMOS플립플롭회로형 메모리셀로 이루어지는 메모리어레이를 갖는 반도체기억장치에서, 상기 메모리셀의 동작전압은 상기 주변회로의 동작전압보다도 높게 설정하고, 또 상기 메모리셀을 구성하는 MOS트랜지스터의 임계치전압은 상기 주변회로를 구성하는 MOS트랜지스터의 임계치전압보다도 높게 설정하고 상기 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막은 동일재료의 절연막으로 환산한 경우에 상기 주변회로를 구성하는 MOS트랜지스터의 게이트절연막보다도 두껍게 간주되게 형성하고 상기 워드선의 선택레벨 및 상기 비트선의 프리차지레벨은 상기 주변회로의 동작전압의 레벨과 동일하게 했다.
상기한 수단에 따르면, 메모리셀의 동작전압이 높고 메모리셀을 구성하는 MOSFET의 임계치전압이 높으므로, 메모리셀의 리크전류를 낮추고 소비전력을 저감할 수 있으며 주변회로의 동작전압이 메모리셀의 동작전압보다도 낮으므로 주변회로의 동작속도를 빠르게 할 수 있고, 반도체기억장치전체로서의 판독, 기록속도를 향상시킬 수 있다.
여기에서, 바람직하게는 상기 메모리셀을 구성하는 전송MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 제 1 CMOS인버터와 제 2 CMOS인버터를 구성하는 N채널MOS트랜지스터의 게이트폭과 게이트길이와의 비와 동일 또는 커지게 형성한다. 이에 의해 메모리셀의 안정성을 저하시키지 않고 메모리셀로부터의 판독전류를 크게 하여 판독속도를 빠르게 할 수 있다.
또, 본원의 다른 발명은 CMOS플립플롭회로형 메모리셀로 이루어지는 메모리어레이를 갖는 반도체기억장치에서, 상기 메모리셀의 동작전압과 상기 워드선을 선택레벨로 구동하는 드라이버회로의 동작전압은 상기 드라이버회로 이외의 주변회로의 동작전압보다도 높게 설정하고 또 상기 메모리셀을 구성하는 MOS트랜지스터의 임계치전압은 상기 드라이버회로 이외의 주변회로를 구성하는 MOS트랜지스터의 임계치전압보다도 높게 설정하고 상기 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막은 동일재료의 절연막으로 환산한 경우에 상기 주변회로를 구성하는 MOS트랜지스터의 게이트절연막보다도 두껍게 간주되도록 형성하고, 상기 워드선의 선택레벨은 상기 주변회로의 동작전압 레벨보다도 높게 했다.
상기한 수단에 따르면, 메모리셀의 동작전압이 높고 메모리셀을 구성하는 MOSFET의 입계치전압이 높으므로, 메모리셀의 리크전류를 낮추고 소비전력을 저감할 수 있으며 주변회로의 동작전압이 메모리셀의 동작전압보다도 낮으므로 주변회로의 동작속도를 빠르게 할 수 있고, 판독속도를 반도체기억장치 전체적인 판독, 기록 속도를 향상시킬 수 있으며, 워드선의 선택레벨이 높으므로 청구항 1의 발명보다도 다소 메모리셀의 안정성은 떨어지지만, 판독전류를 상당히 크게 할 수 있으므로 판독속도를 빠르게 할 수 있다.
여기에서 바람직하게는 상기 메모리셀을 구성하는 전송MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 제 1 CMOS인버터와 제 2 CMOS인버터를 구성하는 N채널MOS트랜지스터의 게이트폭과 게이트길이의 비와 동일 또는 작게 되게 형성한다. 이에 의해 판독속도를 저하시키지 않고 메모리셀의 스타틱노이즈마진을 크게 하여 메모리셀의 안정성을 향상시킬 수 있다.
도 1 은 본 발명을 적용하여 적당한 스타틱RAM의 하나의 실시예를 도시하는 블럭도이다.
도 2 는 메모리셀의 구성예를 도시하는 회로도이다.
도 3 은 메모리셀을 구성하는 인버터 두개의 입출력특성을 도시하는 그래프이다.
도 4 는 전송MOSFET MT0 (MT1)과 N-MOS MD0 (MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WT/LT), (WD/LD)와 스타틱노이즈마진(SNM)과의 관계를 도시하는 그래프이다.
도 5 는 전송MOSFET MT0 (MT1)과 N-MOS MD0 (MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WT/LT, WD/LD)와 판독전류(Iread)의 관계를 도시하는 그래프이다.
도 6 은 본 발명을 적용한 스타틱RAM의 제 2 실시예를 도시하는 개략구성도이다.
도 7 은 디코더회로와 워드드라이버의 구체예를 도시하는 회로도이다.
도 8 은 전송MOSFET MT0 (MT1)과 N-MOS MD0 (MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WT/LT, WD/LD)와 스타틱노이즈마진(SNM)의 관계를 도시하는 그래프이다.
도 9 는 전송MOSFET MT0 (MT1)과 N-MOS MD0 (MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WT/LT, WD/LD)와 판독전류(Iread)의 관계를 도시하는 그래프이다.
도 10 은 부하용 P-MOS MP0(MP1)와 전송MOSFET MT0 (MT1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WP/LP, WT/LT)와 스타틱노이즈마진(SNM)의 관계를 도시하는 그래프이다.
도 11 은 주변회로에 포함되는 플립플롭회로의 구체예를 도시하는 회로도이다.
도 12 는 주변회로를 제어하는 제어신호의 타이밍을 도시하는 타임차트이다.
도 13 은 본 발명을 적용한 SRAM과 논리회로를 조합한 시스템LSI의 제 1 예를 도시하는 블럭도이다.
도 14 는 본 발명을 적용한 SRAM과 논리회로를 조합한 시스템LSI의 제 2 예를 도시하는 블럭도이다.
도 15 는 본 발명을 적용한 SRAM과 논리회로를 조합한 시스템LSI의 제 3 예를 도시하는 블럭도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 메모리어레이 11 : 어드레스버퍼
12 : 어드레스디코더 13 : 컬럼스위치
14 : 센스앰프회로 15 : 데이터출력버퍼
16 : 데이터입력버퍼 17 : 라이트앰프
18 : 이퀄라이즈 & 프리차지회로 19 : 승압회로
20 : 내부제어회로 140 : 승강압회로
WL : 워드선 BL, /BL : 비트선
XD0 ~ XDn : 워드드라이버
이하, 본 발명의 최적의 실시예를 도면에 기초하여 설명한다.
도 1은 본 발명을 적용하여 최적의 스타틱RAM의 하나의 실시예를 도시하는 개략구성도이다. 도 1에서 10은 복수의 플립플롭회로형 메모리셀(MC)이 매트릭스상으로 배치되고 동일행의 메모리셀의 선택단자가 접속된 복수의 워드선(WL)과 동일열의 메모리셀의 입출력단자가 접속된 복수의 비트선(BL), (/BL)을 갖는 메모리어레이, 11은 입력된 어드레스신호(A0 ~ An)를 적용하는 어드레스버퍼, 12는 적용된 어드레스신호를 디코드하고 상기 메모리어레이(10)내의 대응하는 워드선 및 비트선의 선택신호를 생성하는 어드레스디코더, XD0 ~ XDn은 로계의 어드레스신호의 디코드결과에 따라 메모리어레이(10)내의 1개의 워드선을 선택레벨로 구동하는 워드드라이버이다.
또, 13은 어드레스디코더(12)로부터의 디코드신호에 의해 메모리어레이(10)내의 대응하는 비트선을 선택하는 컬럼스위치회로, 14는 컬럼스위치회로(13)에 의해 접속된 비트선의 전위차를 증폭하는 센스앰프회로, 15는 센스앰프회로(14)에 의해 증폭된 리드데이터를 외부로 출력하는 데이터출력버퍼, 16은 외부로부터 입력된 라이트데이터를 적용하는 입력버퍼, 17은 적용된 라이트데이터에 기초하여 컬럼스위치(13)를 통해 메모리어레이(10) 내의 비트선(BL), (/BL)에 기록전위를 부여하는 라이트앰프회로이다.
또, 도 1에 있어서, 20은 외부로부터 공급되는 칩선택신호로서의 칩가능신호(/CE)와 기록제어신호로서의 라이트가능신호(/WE), 출력제어신호로서의 아웃가능신호(/OE) 등에 기초하여 상기 어드레스버퍼(11)와 어드레스디코더(12), 데이터출력버퍼(15), 데이터입력버퍼(16) 등의 주별회로에 대해 소정의 타이밍신호를 부여하는 내부제어회로이다. 또, 21은 외부로부터 0.6V의 전원전압(VDD)이 공급되는 전원단자, 22는 외부에서 접지전위(VSS)가 인가되는 접지단자이다. 도 1의 실시예에 서는 데이터출력버퍼(15) 및 데이터입력버퍼(16)와 컬럼스위치회로(13) 사이에 각각 센스앰프회로(15)와 라이트앰프회로(17)가 도시되어 있지만, 센스앰프회로(15)와 라이트앰프회로(17)는 컬럼스위치회로(13)와 메모리어레이(10) 사이에 설치하는 것도 가능하다. 어드레스디코더에는 X계어드레스신호를 디코드하는 X선(로)어드레스디코더와 Y계어드레스신호를 디코드하는 Y계(컬럼)어드레스디코도를 포함한다.
메모리어레이(10) 내에는 판독전에 쌍을 이루는 비트선(BL), (/BL) 간을 단락하고 소정의 전위에 프리차지시키는 이퀄라이즈 & 프리차지회로(EQ & PC, 18)가 설치되어 있다. 메모리셀(MC)은 P채널MOSFET MP0과 N채널MOSFET MD0로 이루어지는 제 1 CMOS인버터와 P채널MOSFET MP1과 N채널MOSFET MD1로 이루어지는 제 2 CMOS인버터가 서로의 입출력단자가 교차결합되어 이루어지는 플립플롭회로와, 상기 플립플롭회로의 입출력노드와 대응하는 한 쌍의 비트선(BL), (/BL) 사이에 접속된 전송MOSFET MT0, MT1에 의해 구성되어 있는 P-MOS부하형의 메모리셀이 사용되고 있다. 또한, 도 1의 회로에서는 리드데이터를 출력하는 단자와 라이트데이터를 입력하는 단자를 따로 갖는 실시예를 도시했지만, 공통의 단자보다 리드데이터를 출력하거나 라이트데이터를 입력하거나 하도록 구성하는 것도 가능하다.
제 1 실시예에서는 외부로부터 전원단자(21)에 공급되는 0.6V의 전원전압(VDD)을 승압하여 1.2V의 승압전압(VM)을 발생시키는 승압회로(19)가 설치되어 있다. 이와 함계, 메모리어레이(10)의 전원전압단자 중 각 메모리셀(MC)의 P-MOS MP0, MP1으 소스단자에는 상기 승압회로(19)에서 발생된 승압전압(VM)이 동작전압으로 인가되어 있다. 또한 각 메모리셀(MC)의 N-MOS MD0, MD1의 소스단자에는접지전위(VSS)가 인가된다.
한편, 이 실시예의 SRAM에서는 메모리어레이(10)를 제외하고 어드레스디코더(12)와 워드드라이버(XD0 ~ XDn) 등 주변회로의 전원전압단자에는 외부로부터의 전원전압(VDD)이 동작전압으로 인가된다. 대기시 즉 리드시 및 라이트시 이외의 때는 메모리어레이(10)내이 모든 워드선(WL)이 접지전위(VSS)와 같은 로레벨이 되고 각 메모리셀(MC)의 전송 MOSFET MT0, MT1이 오프상태가 되며, 리드시 또는 라이트시에는 메모리어레이(10)내의 1개의 워드선(WL)이 전원전압(VDD)와 같은 하이레벨이 되어 각 메모리셀(MC)의 전송 MOSFET MT0, MT1이 온상태가 되며, 대응하는 메모리셀(MC)은 기억정보의 판독 또는 기록이 가능한 상태가 된다. 또, 비트선(BL), (/BL)의 프리차지레벨은 주변회로의 전원전압과 같이 VDD가 된다.
또, 제 1 실시예에서는 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1이 아래에 서술하는 것과 같은 구조 및 특성을 갖게 된다.
제 1에 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 게이트절연막은 디코더회로(12) 등의 주변회로를 구성하는 MOSFET의 게이트절연막보다도 두껍게 형성된다. 이에 의해 P-MOS MP0, MP1의 소스단자에 승압전압(VM)이 인가되어도 게이트절연막이 열화되지 않도록 내압이 부여된다.
제 2에 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 임계치전압은 주변회로를 구성하는 MOSFET임계치전압보다돋 높아진다. 임계치전압은 게이트절연막은 두껍게 하는 것으로도 높아지지만, 본 실시예에서는 채널부의 불순물농도를 메모리셀의 MOSFET과 주변회로의 MOSFET으로 다르게 하여 임계치전압을 바꾸고 있다. 구체적으로는 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 임계치전압은 약 0.5V이고, 주변회로를 구성하는 MOSFET의 임계치전압은 약 0.3V가 된다.
제 1 실시예에서 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 제 3 특징은 각 MOSFET의 W/L(게이트폭(W)과 게이트길이(L)의 비)을 각각 WT/LT, WP/LP, WD/LD로 두면, WT/LT ≥WD/LD가 되도록 하는 점에 있다. 메모리셀의 전원전압이 주변회로의 전원전압과 동일한 종래의 일반적인 SRAM에 있어서는 메모리셀의 안정성(스타틱노이즈마진)을 좋게하는, 즉 정보유지상태로 비트선으로부터의 전위 영향을 받아 유지정보가 반전되지 않도록 하므로, WT/LT〈 WD/LD으로 전송 MOSFET MT0, MT1의 임피던스가 커지도록 설계되는 일이 많지만, 본 실시예에서는 종래와 반대로 WT/LT ≥WD/LD로 하므로써 메모리셀의 안정성을 손상하지 않으면서 판독속도의 향상을 도모하고 있다.
또한, 메모리셀(MC)을 구성하는 전송 MOSFET MT0, MT1과 부하MOSFET MP0, MP1에 관해서는 특히 제한되는 것은 아니지만, 기록특성을 좋게 하기 위해 WT/LT 〉WP/LP로 하고 있다. 이하에, WT/LT ≥WD/LD로 하므로써 메모리셀의 안정성을 손상하는 일 없이 판독속도가 빨라지는 이유를 설명한다.
도 2에 메모리어레이를 구성하는 비트선(BL), (/BL)에 접속되어 있는 하나의 메모리셀(MC1)을 빼내어 도시한다. 메모리셀(MC1)이 접속되어 있는 워드선(WL1)이 선택레벨(VDD)로 되고, 메모리셀(MC1)은 도의 왼쪽 입출력노드(n1)의 전위(V1)가 오른쪽 입출력노드(n2)의 전위(V20보다도 낮은 경우를 생각하면, 메모리셀(MC1)에서는 전송MOSFET MT0, MT1이 온되므로써 도 2에 도시하는 판독전류(Iread)가 흐른다.
MOSFET은 게이트폭이 큰 쪽이 온저항은 작아지므로, 도 2의 메모리셀에 있어서도 전송MOSFET MT0, MT1의 게이트폭은 큰 쪽이 판독전류(Iread)가 많아져서 판독속도가 빨라진다. 다만, 전송(MOSFET MT0, MT1)의 게이트폭이 크면 판독전류(Iread)가 많아지므로써 전위(V1)가 상승하여 스타틱노이즈마진(SNM)이 작게 된다. 여기에서 스타틱노이즈마진(SNM)은 메모리셀은 구성하는 두개의 인버터 입출력특성을 도시하는 도 3에서 두개의 특성곡선(X, Y)으로 둘러싸인 영역내에 그릴 수 있는 최대 정방형의 한변의 길이(VN)로 정의할 수 있고, 이 수치가 큰 만큼 스타틱노이즈마진은 커져서 메모리셀의 안정성이 높아진다.
또한, 도 3에서, 곡선(X)은 메모리셀의 노드(n1) 전위(V1)를 입력으로 했을 때의 노드(n2) 전위(V2)의 출력특성을, 또 곡선(Y)은 메모리셀의 노드(n2) 전위(V2)를 입력으로 했을 때의 노드(n1) 전위(V1)의 출력특성을 각각 도시한다. 전송MOSFET MT0, MT1의 게이트폭이 커지면 임피던스가 작아지고 각각의 특성곡선(X, Y)은 파선(X', Y')와 같이 되고, 스타틱노이즈마진을 도시하는 수치(VN)는 작아지는 것을 알 수 있다.
다음으로, 전송MOSFET MT0(MT1)과 N-MOS MD0(MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비(WT/LT, WD/LD)와 스타틱노이즈마진(SNM)과의 관계를 도 4에, 또 WT/LT, WD/LD와 판독전류(Irea)의 관계를 도 5에 도시한다. 도 4 및 도 5는 각각 전송MOSFET MT0(MT1)의 W/L과 N-MOS MD0(MD1)의 W/L과의 비(WT/LT)/(WD/LD)를횡축으로 하여 도시하였다. 또한, 여기에서는 부하용의 P-MOS MP0(MP1)과 N-MOS MD0(MD1)의 게이트폭(W)과 게이트길이(L)의 비(WP/LP), (WD/LD)는 똑같은 (WP/LP = WD/LD)로 했다.
도 4 및 도 5에 있어서 ■표시를 연결한 선(A)은 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 0.6V, 비트선의 프리차지레벨(VB)를 0.6V로 한 본 실시예에 있어서의 (WT/LT)/(WD/LD)와 스타틱노이즈마진(SNM)과의 관계를, 또, ◆표시를 연결한 선(B)는 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 1.2V로 했을 때의 (WT/LT)/(WD/LD)와 스타틱노이즈마진(SNM)의 관계를, 또한 ▲표시를 연결한 선(C)은 메모리셀의 전원전압(VM)을 0.6V, 워드선의 선택레벨(VW)을 0.6V, 비트선의 프리차지레벨(VB)을 0.6V로 했을 때의 (WT/LT)/(WD/LD)와 스타틱노이즈마진(SNM)과의 관계를 각각 도시한다.
도 4에서 본 실시예와 같이 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 0.6V, 비트선의 프리차지레벨(VB)을 0.6V로 했을 때에는 전송MOSFET MT0(MT1)의 W/L의 비(WT/LT)/(WD/LD)가 큰 만큼 스타틱노이즈마진(SNM)은 작게 되지만 그 감소율은 비교적 작고, (WT/LT)/(WD/LD)가 0.25이상의 모든 범위에서 스타틱노이즈마진(SNM)이 VW, VB를 VM과 동일한 1.2V 또는 0.6V로 했을 경우에 비해 양호해지는 것을 알 수 있다.
한편, 도 5에서 , 판독전류(Iread)는 VW, VB를 VM과 같은 1.2V로 한 경우가 가장 크지만, (WT/LT)/(WD/LD)가 「1」이상에서는 본 실시예가 VW, VB를 VM과 동일하게 0.6V로 한 경우보다도 커지는 것을 알 수 있다. 따라서, 판독속도보다도 메모리셀의 스타틱노이즈마진 즉 안정성을 중시한 SRAM을 설계하는 경우에는 본 실시예와 같이 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 0.6V, 비트선의 프리차지레벨(VB)을 0.6V로 하고, 전송MOSFET MT0 (MT1)의 W/L과 N-MOS MD0 (MD1)의 W/L의 비(WT/LT)/(WD/LD)를 「1」이상으로 하는 것이 유효하다.
단, 상기 조건은 메모리셀을 구성하는 MOSFET을 모두 주변회로의 MOSFET보다도 임계치전압을 높게 하고 게이트절연막을 두껍게 한 경우이다. 여기에서 제 1 실시예의 변형예로, 메모리셀을 구성하는 MOSFET 중 전송MOSFET MT0, MT1의 게이트절연막을 주변회로의 MOSFET과 같은 얇은 절연막으로 하는(단, 임계치전압은 높게 한다.)구성을 생각할 수 있다. 전송MOSFET MT0 MT1에는 직접 승압전압이 인가되지 않고 또 게이트전압의 진폭도 0 - 0.6V이고, 부하MOSFET MP0, MP1과 같이 내압을 높게 할 필요가 없기 때문이다.
이렇게 전송MOSFET MT0, MT1의 게이트절연막을 얇게 한 경우에는 두꺼운 경우에는 두꺼운 경우보다도 게이트전압의 전계영향을 받기 쉬워지고, 게이트폭을 작게 하지 않으면 온상태에서 비트선의 전위가 메모리셀내의 입출력노드(n1, n2)에 영향을 주기 쉬워진다. 즉, 메모리셀의 안정성이 낮아진다. 따라서, 이 경우에는 전송MOSFET MT0 (MT1)의 W/L과 N-MOS MD0 (MD1)의 W/L과의 비(WT/LT)/(WD/LD)를 「1」이하 즉 WT/LT를 WD/LD보다도 작게 하는 것이 바람직하다.
도 6은 본 발명을 적용한 스타틱 RAM의 제 2 실시예를 도시하는 개략구성도이다. 제 1 실시예와 제 2 실시예의 회로상의 상이점은 제 1 실시예에서는 메모리어레이(10)를 제외한 주변회로의 전원전압을 VDD로 하고 있는 데 대해, 제 2 실시예에서는 주변회로 중 워드드라이버(XD0 ~ XDn)에 관해서는 그 전원전압을 승압회로(19)에서 승압한 전압(VM)으로 하고 있는 점이다. 즉, 제 1 실시예에서는 워드선(WL)의 선택레벨을 VDD(0.6V)로 하고 있는 데 대해, 제 2 실시예에서는 워드선(WL)의 선택레벨은 VDD(0.6V)보다도 높은 전위(예를 들면 VM(1.2))가 된다. 비트선(BL), (/BL)의 프리차지레벨은 일반적으로 워드선(WL)의 선택레벨과 동일레벨이 되지만, 본 제 2 실시예에서는 워드선(WL)의 선택레벨보다도 낮은 전위(예를 들면 VDD(0.6V)가 된다. 또, 이 제 2 실시예에서는 제 1 실시예와 동일하게 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 임계치전압은 주변회로를 구성하는 MOSFET의 임계치전압보다도 높게 된다.
또, 제 2 실시예에서는 메모리셀(MC)을 구성하는 MOSFET MT0 MT1 ; MP0, MP1 ; MD0, MD1과 워드드라이버(XD0 ~ XDn)를 구성하는 MOSFET 중 고전압이 인가되는 MOSFET(P-MOS)의 게이트절연막은 디코더회로(12) 등 다른 주변회로를 구성하는 MOSFET의 게이트절연막보다도 두껍게 형성된다. 이에 의해 이 MOSFET의 소스단자에 승압전압(VM)이 인가되어도 게이트절연막이 열화되지 않도록 내압이 부여된다.
도 7에 디코더회로(12)와 워드드라이버(XD0 ~ XDn)의 일부가 도시되어 있다. DEC는 내부어드레스신호(ai, ai+1)를 입력신호로 하는 NAND게이트로 이루어지는 단위디코더, INV는 그 출력을 반전인버터이다. 제 2 실시예에서는 특히 제한되는 것은 아니지만, 워드선은 메인워드선(MWL)과 복수의 서브워드(SWL)로 이루어지는 계층구성으로 되어 있고, 서브워드(SWL)에 메모리셀(MC)이 접속되어 있다. M-XD는 메인워드선(MWL)을 구동하는 메일워드드라이버, S-XD는 메인워드선(MWL)의 전위를 받아 서브워드선(SWL)을 구동하는 서브워드드라이버이다. 이 실시예에서는 상기 메인워드드라이버(M-XD)를 구성하는 P채널MOSFET Q1과 서브워드드라이버(S-XD)를 구성하는 P채널MOSFET Q2의 게이트절연막이 디코더회로(12) 등 다른 주변회로를 구성하는 MOSFET의 게이트절연막보다도 두껍게 형성되어 있다.
또한, 메모리셀(MC)을 구성하는 MOSFET MT0, MT1 ; MP0, MP1 ; MD0, MD1의 W/L(게이트폭(W)과 게이트길이(L)의 비)를, 각각 W/T/LT, WP/LP, WD/LD로 두면, 제 1 실시예에서 WT/LT ≥WD/LD로 하고 있는 데 대해, 제 2 실시예서는 반대로 WT/LT ≤WD/LD로 하므로써 메모리셀의 안정성을 향상시키고 있다. 아래에, WT/LT ≤WD/LD로 하므로써 메모리셀의 안정성이 좋아지는 이유를 설명한다.
도 8에는 전송MOSFET MT0(MT1)과 N-MOS MD0(MD1)의 각각의 게이트폭(W)과 게이트길이(L)의 비 WT/LT, WD/LD와 스타틱노이즈마진(SNM)의 관계를 도시한다. 도 8은 전송MOSFET MT0(MT1)의 W/L과 N-MOS MD0(MD1)의 W/L의 비(WT/LD)/(WD/LD)를 횡축으로 하여 도시하고 있다. 또한, 여기에서는 부하용 P-MOS MP0(MP1)과 N-MOS MD0(MD1)의 게이트폭(W)과 게이트길이(L)의 비WP/LP, WP/LD는 똑같이 WP/LP = WD/LD로 했다.
도 8에서 □표시를 연결한 선(D)은 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 1.2V, 비트선의 프리차지레벨(VB)을 0.6V로 한 본 실시예에서(WT/LT)/(WD/LD)와 스타틱노이즈마진(SNM)의 관계를, 또 ◆표시를 연결한 선(B)은 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 1.2V, 비트선의 프리차지레벨(VB)을 1.2V로 했을 때의 (WT/LT)/(WD/LD)와스타틱노이즈마진(SNM)의 관계를, 또 ▲표시를 연결한 선(C)은 메모리셀의 전원전압(VM)을 0.6V, 워드선의 선택레벨(VW)을 0.6V, 비트선의 프리차지레벨(VB)을 0.6V로 했을 때의 (WT/LT)/(WD/LD)와 스타틱노이즈마진(SNM)의 관계를 각각 도시한다.
종래의 SRAM과 같이, 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 1.2V, 비트선의 프리차지레벨(VB)을 1.2V로 했을 때에는 스타틱노이즈마진(SNM)은 약 200mV이상 있는 것이 요구되고 있다. 따라서, 이 경우에는 도 8의 특성곡선(B)에서 알 수 있듯이, (WT/LT)/(WD/LD)는 0.7이하인 것이 필요하다. 한편, 스케일링쪽을 따라서 미세화하고 저전원전압화하여 VDD를 0.6V로 했을 경우, 노이즈도 그에 비례하여 축소되도록 설계가 이루어졌다고 가정하면, 메모리셀에 있어서의 스타틱노이즈마진(SNM)의 하한은 약 100mV가 된다. 따라서, 이 경우에는 도 8의 특성곡선(C)에서 알 수 있듯이 (WT/LT)/(WD/LD)는 0.6이하인 것이 필요하다.
이에 대해, 제 2 실시예를 적용한 경우에는 전원전압(VDD)이 0.6V에서 노이즈도 그에 비례하여 축소되도록 설계가 이루어졌다고 가정하면, 메모리셀에서 스타틱노이즈마진(SNM)의 하한은 약 100mV이므로, 도 8의 특성곡선(D)에서 알 수 있듯이, (WT/LT)/(WD/LD)는 1.2이하 즉, WT/LT ≤WD/LD이면 좋은 것을 알 수 있다. (WT/LT)/(WD/LD)가 작은 만큼 전송MOSFET MT0, MT1을 작게 해야하고, 전송MOSFET을 프로세스에서 정하는 최소사이즈로 했다고 하면 구동용 N-MOS MD0, MD1 및 부하용 P-MOS는 상기 (WT/LT)/(WD/LD)수치의 역수에 따라 커지지 않으면 안되므로, 메모리셀의 면적이 커져버린다. 그런데도, 제 2 실시예에서는 (WT/LT)/(WD/LD)수치를 1 혹은 그보다도 약간 작은 수치로 하는 것만으로 괜찮다. 즉, 전송MOSFET과 구동용N-MOS의 사이즈를 거의 같게 할 수 있으므로 메모리셀의 면적을 작게 할 수 있다.
또한, 이 제 2 실시예에서 판독전류(Iread)를 (WT/LT)/(WD/LD)에 따라 플롯하면, 도 9의 □표시와 같이 된다. 따라서, 판독전류(Iread)와 (WT/LT)/(WD/LD)의 관계는 □표시를 연결한 특성곡선(D)과 같이 된다. 또, 도 9에 있어서, 다른 특성곡선(A ~ C)은 제 1 실시예에서 설명한 도 5를 그대로 도시한 것이다. 제 1 실시예의 특성곡선(A)과 제 2 실시예의 특성곡선(D)을 비교하면, 제 2 실시예쪽이 제 1 실시예보다도 판독전류를 훨씬 크게 할 수 있고, 판독속도를 빠르게 할 수 있는 것을 알 수 있다. 단, 스타틱노이즈마진에 관해서는 도 4의 특성곡선(A)과 도 8의 특성곡선(D)을 비교하면 확실히 알 수 있듯이 제 1 실시예쪽이 제 2 실시예보다도 마진은 크고, 메모리셀의 안정성을 높일 수 있는 것을 알 수 있다.
또한, 메모리셀의 면적을 작게 하는 데에는 메모리셀(MC)을 구성하는 부하용 P-MOS MP0, MP1과 전송MOSFET MT0, MT1의 사이즈관계도 문제가 된다. 그래서, 다음으로 부하용 P-MOS MP0, MP1과 전송MOSFET MT0, MT1의 사이즈관계에 관해 설명한다.
도 10에는 부하용 P-MOS MP0(MP1)과 전송MOSFET MT0(MT1)의 각각의 게이트폭(W)과 게이트길이(L)의 비WP/LP, WT/LT와 스타틱노이즈마진(SNM)의 관게를 도시한다. 도 10은 부하용 P-MOS MP0(MP1)의 W/L과 전송MOSFET MT0(MT1)의 W/L의 비(WP/LP)/(WT/LT)를 횡축으로 하여 도시하고 있다. 또한 여기에서는 전송MOSFET MT0(MT1)과 구동용 N-MOS MD0(MD1)의 게이트폭(W)과 게이트길이(L)의 비 WT/LT, WD/LD는 똑같이 WT/LT = WD/LD로 했다. 또, 메모리셀을 구성하는 각 MOSFET의 임계치전압은 0.5V로 했다.
도 10에서 △표시를 연결한 선(E)은 메모리셀의 전원전압(VM)을 1.2V, 워드선의 선택레벨(VW)을 1.2V, 비트선의 프리차지레벨(VB)을 0.6V, 즉 비트선프리차지레벨과 메모리셀의 전원전압(VM)의 차가 0.6V인 본 실시예에서 (WP/LP)/(WT/LT)와 스타틱노이즈마진(SNM)의 관계를 도시한다.
도 10보다 스타틱노이즈마진(SNM)을 100mV이상 확보하는 데에는 (WP/LP)/(WT/LT)를 0.9이상으로 하면 좋은 것을 알았다. 즉, 전송MOSFET과 부하용 P-MOS의 사이즈를 거의 같게 할 수 있다. 또, 전술한 바와 같이 제 2 실시에에서는 전송MOSFET과 구동용의 N-MOS의 사이즈도 거의 동일하게 할 수 있다. 그 때문에 제 2 실시예에서는 전송MOSFET과 부하용 P-MOS와 구동용 N-MOS의 사이즈를 모두 프로세스로 결정하는 최소사이즈로 설계할 수 있고, 이에 의해 메모리셀의 면적을 최소로 하여 고집적화를 달성할 수 있다.
이상, 메모리셀의 전원전압을 주변회로의 전원전압(VDD)보다도 높은 승압전압(VM)으로 하고, 워드선의 선택레벨을 전원전압(VDD)보다도 높은 전위(승압전압(VM))으로 하고 비트선의 프리차지레벨을 워드선의 선택레벨보다도 낮은 전원전압(VDD)으로 한 실시예에 관해 설명했다. 여기에서 제 2 실시예의 변형예로 하여, 비트선의 프리차지레벨을 워드선의 선택레벨의 VM보다도 낮게하지만, 전원전압(VDD)보다도 높게 하는 구성을 생각할 수 있다.
이 경우에는 전송MOSFET MT0, MT1의 임계치전압이 관계하고 있다. 워드선의 선택레벨이 비트선의 프리차지레벨(예를 들면, 0.6V)에 MT0, MT1의 임계치전압(예를 들면 0.5V)을 더한 전압보다도 높은 상기 제 2 실시예의 경우에는 전송MOSFET MT0, MT1이 온되는 판독시에 메모리셀내의 부하용 P-MOS MP0, MP1에 전류가 흐르기 때문에 비트선의 전위에 영향을 주고 다른 메모리셀의 안정성을 손상할 우려가 있지만, 워드선의 선택레벨이 비트선의 프리차지레벨(예를 들면, 0.6V)에 MT0, MT1의 임계치전압(예를 들면 0.5V)을 더한 전압보다도 낮은 경우에는 전송MOSFET MT0, MT1이 온되는 판독시에 메모리셀내의 부하용 P-MOS MP0, MP1에 전류가 흐르지 않기 때문이다.
즉, 부하용 P-MOS MP0, MP1에 전규가 흐르지 않으면, 부하용 P-MOS MP0, MP1의 사이즈를 작게 해도 메모리셀의 안정성이 보증되면 어떠한 문제도 없다. 도 10에는 비트선의 프리차지레벨(VB)을 워드선(WL)의 선택레벨인(VM)과 동일레벨로 한 경우와, 워드선(WL)의 선택레벨(VM)보다도 0.4V낮은 레벨로 한 경우에서(WP/LP)/(WT/LT)와 스타틱노이즈마진(SNM)의 관계를 각각 도시한다.
즉, 도 10에서 ◆표시를 연결한 선(F)은 비트선의 프리차지레벨(VB)을 0.8V, 즉 비트선프리차지레벨과 워드선(WL)의 선택레벨인 VM의 차가 0.4V일 때의 (WP/LP)/(WT/LT)와 스타틱노이즈마진(SNM)의 관계를, 또 ■표시를 연결한 선(G)은 비트선의 프리차지레벨(VB)을 1.2V, 즉 비트선 프리차지레벨과 워드선(WL)의 선택레벨인 VM의 차가 0V로 했을 때의 (WP/LP)/(WT/LT)와 스타틱노이즈마진(SNM)의 관계를 각각 도시한다. △표시를 연결한 선(E)은 비트선의 프리차지레벨(VB)을 0.6V, 즉 비트선프리차지레벨과 메모리셀의 전원전압(VM)의 차를 0.6V로 하여 상기 제 2 실시예의 (WP/LP)/(WT/LT)와 스타틱노이즈마진(SNM)의 관계이다.
도 10의 곡선(F) 및 (G)로부터 비트선 프리차지레벨과 워드선(WL)의 선택레벨인 VM의 차를 0.4V 혹은 0V로 했을 때에는 (WP/LP)/(WT/LT)를 0.4 ~ 0.9로 해도 스타틱노이즈마진(SNM)으로 100mV를 보증할 수 있는 것을 알았다. 따라서, 부하용 P-MOS MP0, MP1의 사이즈가 메모리셀의 점유면적을 가장 많이 좌우하도록 레이아웃한 경우에는 워드선의 선택레벨(VW)이 비트선의 프리차지레벨(VB)에 전송MOSFET MT0, MT1의 임계치전압을 더한 전압보다도 낮아지든지, 반대로 비트선 프리차지레벨(VB)이 워드선으 선택레벨(VW)에서 전송MOSFET MT0, MT1의 임계치전압을 뺀 전압보다도 높아지도록 각 레벨을 설정해두면 (WP/LP)/(WT/LT)을 「1」이하로 하여 메모리셀의 점유면적을 저감시킬 수 있다.
다음으로, 본 발명의 제 3 실시예를 도 11을 이용하여 설명한다. 이 제 3 실시예는 SRAM의 주변회로가 플립플롭회로를 내장하는 경우의 실시예이고, 도 11에 그 플립플롭회로의 구체예가 도시되어 있다. 이러한 플리플롭회로로서는 예를 들면 클록동기형 SRAM에서 어드레스신호와 데이터신호를 래치하는 회로를 생각할 수 있다. 이 실시예에서는 리드와 라이트 이외의 대기시에, 플립플롭회로내의 일부 회로의 전원전압을 전환하므로써 소비전력을 저감가능하게 하고, 플립플롭 회로내의 대기시에 전원전압이 전환되지 않는 회로부분의 일부 MOSFET(도 11에서 MOSFET 기호의 게이트부분이 굵은 선으로 도시되어 있는 것)을 상기 실시예에서 메모리셀을 구성하는 MOSFET과 동일한 구조의 소자(임계치전압이 높고 게이트절연막이 두꺼운 소자)로 하는 것이다.
도 11에서 M-LT는 입력신호(IN)를 적용하는 마스터래치, S-LT는마스터래치(M-LT)에 적용한 신호를 홀드하는 슬레이브래치, CNT는 클록신호(CK)와 제어신호(S-LT)에 기초하여 마스터래치(M-LT) 및 슬레이브래치(S-LT)를 제어하는 로컬제어회로, VDC는 대기제어신호(STB)에 기초하여 전원전압(VDD)을 전환하는 전원전환회로이다. 전원전환회로(VD)는 대기제어신호(STB)가 로레벨일 때는 전원전압(VDD)을 출력하고 대기제어신호(STB)가 하이레벨일 때는 접지전압(VSS)을 출력한다. 전원전환회로(VDC)의 출력전압(VDDI(VDD or VSS))은 플립플롭회로내의 부호(VDDI)가 붙여져 있는 인버터회로의 전원전압단자에 공급된다. 도 12에 상기 제어신호(ST-N)와 대기제어신호(STB) 및 전원전압(VDDI)의 통상동작에서 일시적으로 대기동작으로 이행될 때의 타이밍이 도시되어 있다.
도 11의 회로에서는 전원전압(VDDI)이 공급되는 인버터회로는 상기 대기제어신호(STB)에 따라 VDD가 공급되고 있을 때는 통상의 반전동작을 하지만, VSS가 공급되면 입력이 변화해도 관통전류가 흐르지 않으므로, 동작을 하지 않게 되고, 리크전류도 흐르지 않으므로 소비전력이 저감되게 된다. 또, 이 대기상태에서도, 전원전압(VDD)이 공급되고 있는 로컬제어회로(CNT)내의 NAND게이트(G1)와 슬레이브래치(S-LT)내의 인버터(G2, G3) 및 전송게이트(G4)를 구성하는 MOSFET Q10 ~ Q19의 게이트 소스간에는 전원전압(VDD)이 계속해서 인가된다.
그런데도, 이 실시예에서는 이 MOSFET Q10 ~ Q19는 메모리셀을 구성하는 MOSFET과 동일한 구조의 소자 즉 임계치전압이 높고 게이트절연막이 두껍게 된 소자로 되어 있다. 이에 의해 대기상태에서 MOSFET Q10 ~Q19의 게이트소스간에 전원전압(VDD)이 계속 인가되어도, 소스드레인간에 흐르는 서브스레숄드리크(subthreshold leak)전류와 게이트전극과 소스드레인영역간에 흐르는 게이트리크전류를 방지할 수 있다.
또한, 도 11의 실시예에서는 전원전환회로(VDC)가 플립플롭회로내의 일부 게이트회로의 전원전압(VDD)을 전환하도록 하고 있지만, 다른 쪽 전원전압(VSS)을 VDD로 전환하여 대기시에 인버터의 전원전압이 같이 VDD가 되고 전류가 흐르지 않도록 구성하는 것도 가능하다. 또, 논리회로(120)내부의 플립플롭회로가 SRAM을 구성하는 메모리셀과 같은 회로형식인 경우, 그 플립플롭회로를 구성하는 소자로서 메모리셀을 구성하는 소자와 동일한 소자를 이용하고 플립플롭회로의 전원전압으로서 메모리셀과 같이 높은 전압(승압전압)을 이용하게 하는 것도 좋다. 이에 의해 α선 등에 의한 소프트에러에 대한 강도높은 논리회로를 실현할 수 있다.
이상, 본 발명을 적용한 SRAM의 실시예를 설명했지만, 본 발명은 일반적으로 SRAM으로 불리는 반도체메모리뿐 아니라, SRAM을 기억회로로 내장하고 다른 논리회로로 조합하므로써 구성되는 일반적으로 시스템LSI로 불리는 LSI에도 적용할 수 있다.
도 13에는 본 발명을 적용한 두개의 SRAM(110A, 110B)과 논리회로(120)를 조합한 시스템LSI의 구성예와 전원공급방식의 제1 구체예가 도시되고 있다.
도 13의 시스템LSI에 있어서, 칩내부에 외부로부터의 전원전압(VDD)을 승압하는 승압회로(19)가 설치되고, 상기 승압회로(19)에서 발생된 승압전압(VM)이 SRAM(110A, 110B)의 메모리어레이(10A, 10B)가 공급되고 메모리셀의 동작전압은 VM이 되어 있다. 그리고, 논리회로(120)와 각 SRAM(110A, 110B)의 주변회로(111A,111B)에는 외부로부터의 전원전압(VDD)이 공급된다. 또한, SRAM(110A, 110B)이 상기 제 2 실시예(도6)과 같이 구성되어 있는 경우에는 각 SRAM(110A, 110B)의 주변회로(111A, 111B)내의 워드드라이버에도 승압전압(VM)이 공급된다.
또, 도 13에서, 130은 입출력회로이고, 이 실시예의 LSI에 있어서는 입출력회로(130)에는 전원전압(VDD)보다도 높고 승압전압(VM)과는 다른 제 2 외부전원전압(VDDI0)이 공급되어 있다. 이렇게 입출력회로(130)의 전원전압(VDDI0)이 내부논리회로(120)의 전원전압(VDD)보다도 높은 것은 상기 LSI보다도 높은 전원전압으로 동작하는 다른 LSI와 인터페이스, 즉 신호송수신을 위해 신호의 레벨을 맞추거나, LSI간의 송수신신호의 노이즈강도를 높이거나 하기때문이다.
또한, 입출력회로(130)에는 내부논리회로(120)의 전원전압(VDD)보다도 높은 전원전압(VDDI0)이 공급되므로, 입출력회로(130)에는 메모리셀을 구성하는 MOSFET과 동일하게 절연막이 두꺼운 MOSFET이 이용된다. 본 실시예는 승압전압(VM)을 제 2 외부전원전압(VDDI0)보다도 높게 하고싶은 경우에 유효하다. 또, 상기 내부논리회로(120)가 플립플롭회로를 포함하고 있는 경우에는 그 플립플롭회로에는 전원전압(VDD)보다도 높은 전원전압(VDDI0)이 공급되어 플립플롭회로를 구성하는 MOSFET은 메모리셀을 구성하는 MOSFET과 동일한 구조의 것을 이용하는 것이 바람직하다. 이에 의해 내α선강도가 높은 논리회로가 얻어진다. 아래의 구체예에 있어서도 동일하다.
도 14에는 본 발명을 적용한 두개의 SRAM(110A, 110B)과 논리회로(120)를 조합한 시스템LSI의 구성예와 전원공급방식의 제 2 구체예가 도시되어 있다. 도 14의시스템LSI에 있어서는 승압회로(19)는 없고, SRAM(110A, 110B)의 메모리어레이(10A, 10B)에는 입출력회로(130)용 전원전압(VDDI0)이 공급되고 메모리셀의 동작전압은 VDDI0가 되어 있다. 그리고 논리회로(120)와 각 SRAM(110A, 110B)의 주변회로(111A, 111B)에는 외부로부터의 전원전압(VDD)이 공급된다. 또한, SRAM(110A, 110B)이 상기 제 2 실시예(도 6)와 같이 구성되어 있는 경우에는 각 SRAM(110A, 110B)의 주변회로(111A, 111B)내의 워드드라이버에도 입출력회로(130)용 전원전압(VDDI0)이 공급된다. 주변회로(110A, 110B)에는 어드레스디코더에서 스위치이퀄라이즈 & 프리차지회로, 센스앰프회로 등이 포함되어 있다. 워드드라이버 이외의 주변회로는 전원전압(VDD)이 공급된다. 그러나, 이에 한정되지 않고, 센스앰프회로에 전원전압(VDD)보다 높은 전압이 공급되어도 좋다.
도 15에는 본 발명을 적용한 네개의 SRAM(110A, 110B)과 논리회로(120)를 조합한 시스템LSI의 구성예와 전원공급방식의 제 3 구체예가 도시되어 있다. 도 15의 시스템LSI에서는 칩내부에 외부로부터의 전원전압(VDD)을 승강하는 승강회로(140)가 설치되고, 상기 강압회로(140)에서 강압된 전압이 내부의 논리회로(120)와 각 SRAM(110A, 110B)의 주변회로(111A, 111B)에 공급되고 있다. 그리고, SRAM(110A, 110B)의 메모리어레이(10A, 10B)와 입출력회로(130)에는 외부로부터의 전원전압(VDD)이 그대로 공급되고 메모리셀의 동작전압은 VDD가 된다. 또한, SRAM(110A, 110B)이 상기 제 2 실시예(도 6)와 같이 구성되어 있는 경우에는 각 SRAM(110A, 110B)의 주변회로(111A, 111B)내의 워드드라이버에도 외부로부터의 전원전압(VDD)이 공급된다.
다음으로 메모리셀을 구성하는 MOSFET의 게이트절연막 형성방법에 관해서 설명한다.
메모리셀을 구성하는 MOSFET의 게이트절연막의 제 1 구체예는 상기 실시예의 LSI와 같이 내부논리회로의 전원전압보다도 높은 전원전압에서 동작하는 입출력회로를 갖는 LSI에서, 메모리셀을 구성하는 MOSFET의 게이트절연막을 입출력회로를 구성하는 MOSFET의 게이트절연막과 동일공정으로 형성되는 동일재료, 동일두께의 절연막으로 하는 방법이다. 이 방법에 따르면 어떠한 프로세스를 변경하는 일없이 본 발명을 적용할 수 있고, 비용상승을 회피할 수 있다.
메모리셀을 구성하는 MOSFET의 게이트절연막의 제 2 구체예는 산화실리콘막(SiO2)과 비유전율이 높은 재료로 이루어지는 게이트절연막(이하, High-K막이라 한다.)을 구분하는 방법이다.
최근, MOSFET의 게이트절연막으로 SiO2와 SiON보다도 비유전율이 높은 TiO2나 Ta2O2와 같은 재료를 이용하는 것이 제안되어 있다. 이러한 비유전율이 높은 재료로 이루어지는 게이트절연막(이하, High-K막이라 한다.)을 사용한 MOSFET의 경우, SiO2막을 게이트절연막으로 한 MOSFET에 비해 막두께를 두껍게해도 같은 특성을 얻을 수 있으므로, 막두께를 두껍게 하므로써 게이트전극에 고전압이 인가되었을 때에 터널효과로 전하가 게이트절연막을 뚫어버리는 게이트리크전류를 억제할 수 있기 때문이다.
그래서, 주변회로와 논리회로를 구성하는 MOSFET의 게이트절연막으로 High-K막을 사용하고, 메모리셀을 구성하는 MOSFET의 게이트절연막으로 하여 일반적인 SiO2막을 사용하도록 해도 좋다. 또, 상기 실시예에서는 메모리셀을 구성하는 MOSFET의 게이트절연막은 주변회로와 논리회로를 구성하는 MOSFET의 게이트절연막보다도 두껍게 했지만, 상기와 같이 게이트절연막을 구분한 경우에는 게이트절연막의 두께로서는 메모리셀의 부분과 주변회로의 부분으로 같아지는 것도 생각할 수 있다. 즉, 상기 실시예에서 「메모리셀을 구성하는 MOSFET의 게이트절연막은 주변회로를 구성하는 MOSFET의 게이트절연막보다도 두껍게 한다.」는 것은 동일재료로 형성한 경우에 있어서 두께로 환산한 경우에 두껍다는 것을 포함하는 것이다. 또한, 넓은 뜻으로는 메모리셀을 구성하는 MOSFET의 게이트절연막은 재료 여하에 관계없이 그 단위면적당 게이트리크전류가 주변회로와 논리회로를 구성하는 MOSFET의 게이트절연막의 단위면적당 게이트리크전류보다도 작아지도록 각 게이트절연막의 두께가 결정될 수 있다.
또, MOSFET의 게이트절연막으로 High-K막과 SiO2막 또는 SiON막의 중첩막을 사용할 수 있고, 그 경우, High-K막은 메모리셀을 구성하는 MOSFET과 주변회로와 논리회로를 구성하는 MOSFET과 함께 동일막두께로 하고, 메모리셀을 구성하는 MOSFET의 게이트절연막의 SiO2막 또는 SiON막의 두께를 주변회로보다도 두껍게하도록 해도 좋다. 또한 넓은 뜻의 두꺼운 게이트절연막을 사용하는 것은 메모리셀을 구성하는 모든 MOSFET이 아니라, 상기 전송MOSFET MT0, MT1을 뺀 정보유지용 MOSFET MP0, MP1, MD0, MD1만으로 하는 것도 가능하다. 또한 워드선의 선택레벨이메모리셀의 전원전압과 동일한 높은 전압으로 되는 상기 제 2 실시예에서는 워드드라이버를 구성하는 일부의 MOSFET도 넓은 뜻의 두꺼운 절연막의 MOSFET이 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위내에서 여러가지 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 상기 실시예에서는 스타틱RAM(單體메모리) 및 스타틱RAM과 논리회로를 내장한 시스템LSI에 적용한 경우에 있어서, 메모리어레이의 주변회로와 논리회로를 구별하여 설명했지만, 이러한 구별은 편의적인 것으로 본 발명을 적용하는 데에 있어서 중요하지 않다고 생각해야 한다. 즉, 최근, 단체메모리라도 좁은 뜻의 주변회로 이외에 에러정정회로 등의 일반적으로는 논리회로로 생각되는 것을 내장한 것이 제안되어 있으므로, 단체메모리라도 메모리어레이와 주변회로와 논리회로를 포함하는 반도체집적회로로 간주할 수 있다. 또, SRAM을 내장한 게이트어레이에서 어드레스디코드회로 등을 게이트어레이의 기본논리게이트셀을 이용하여 구성할 수 있으므로 이러한 LSI는 단체메모리가 아니어도 메모리어레이와 주변회로로 구성되어 있는 반도체집적회로로 간주할 수 있다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 스타틱RAM(단체메모리) 및 스타틱RAM과 논리회로를 내장한 시스템LSI에 적용한 경우에 관해 설명했지만, 이 발명은 그것에 한정되는 것이 아니라 스타틱RAM의 메모리셀과 유사한 구성의 플립플롭회로를 내장한 논리LSI 등의 반도체집적회로에 넓게 이용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 아래와 같다.
즉, 본 발명에 따르면, 메모리셀의 동작전압이 높고 메모리셀을 구성하는 MOSFET의 임계치전압이 높으므로, 메모리셀의 리크전류를 낮추고 소비전력을 저감할 수 있으며, 주변회로의 동작전압이 메모리셀의 동작전압보다 낮으므로 주변회로의 동작속도를 빠르게 할 수 있고, 반도체기억장치 전체로서의 판독, 기록 속도를 향상시킬 수 있는 효과가 있다.
또, 메모리셀의 동작전압이 높고, 메모리셀을 구성하는 MOSFET의 임계치전압이 높으므로, 메모리셀의 리크전류를 낮추고 소비전력을 저감할 수 있으며, 주변회로의 동작전압이 메모리셀의 동작전압보다도 낮으므로 주변회로의 동작속도를 빠르게 할 수 있으며, 판독속도를 반도체기억장치 전체적으로 판독, 기록속도를 향상시킬 수 있고 워드선의 선택레벨이 높으므로 판독전류를 상당히 크게 할 수 있으며 이에 의해 판독속도를 빠르게 할 수 있는 효과가 있다.

Claims (42)

  1. 복수의 메모리셀과,
    복수의 워드선과,
    복수의 비트선쌍을 구비한 메모리어레이와,
    상기 메모리어레이내 메모리셀을 선택하기위한 디코더회로 및 상기 비트선의 전위를 증폭하는 센스앰프회로를 포함하고, 주변회로를 포함하며,
    상기 메모리셀은 제 1 인버터와 제 2 인버터를 갖는 플립플롭회로와 상기 플립플롭회로의 입출력노드와 대응하는 비트선쌍간에 각각 접속된 전송MOS트랜지스터를 포함하는 반도체기억장치로,
    상기 메모리셀의 동작전압은 상기 디코더회로의 동작전압보다도 높게 설정되고, 또 상기 메모리셀에 포함되는 MOS트랜지스터의 임계치전압은 상기 디코더회로를 구성하는 MOS트랜지스터의 임계치전압보다도 높게 설정되고 또한 상기 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막은 상기 디코더회로에 포함되는 MOS트랜지스터의 게이트절연막보다도 두껍고, 상기 워드선의 선택레벨 및 상기 비트선의 프리차지레벨은 상기 디코더회로의 동작전압의 레벨과 동일한 것을 특징으로 하는 반도체기억장치.
  2. 청구항 제 1에 있어서,
    상기 메모리셀을 구성하는 전송MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 제 1 인버터와 제 2 인버터에 포함되는 N채널MOS트랜지스터의 게이트폭과 게이트길이의 비와 동일 또는 크게 설정되는 반도체기억장치.
  3. 청구항 1에 있어서,
    상기 메모리셀을 구성하는 트랜지스터 중 상기 전송MOS트랜지스터의 게이트절연막은, 상기 디코더회로를 구성하는 MOS트랜지스터의 게이트절연막과 동일한 두께인 반도체기억장치.
  4. 청구항 2에 있어서,
    상기 메모리셀을 구성하는 트랜지스터 중 상기 전송MOS트랜지스터의 게이트절연막은, 상기 디코더회로를 구성하는 MOS트랜지스터의 게이트절연막과 동일한 두께인 반도체기억장치.
  5. 청구항 3 또는 4 중 어느 한항에 있어서,
    상기 전송MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 제 1 인버터와 제 2 인버터에 포함되는 N채널MOS트랜지스터의 게이트폭과 게이트길이의 비보다도 작게 설정되는 반도체기억장치.
  6. 청구항 1 내지 4 중 어느 한 항에 있어서,
    외부에서 공급되는 전원전압을 승압하는 승압회로가 설치되고,
    상기 메모리셀은 상기 승압회로에 의해 승압된 전압을 동작전압으로 하는 반도체기억장치.
  7. 청구항 5에 있어서,
    외부에서 공급되는 전원전압을 승압하는 승압회로가 설치되고,
    상기 메모리셀은 상기 승압회로에 의해 승압된 전압을 동작전압으로 하는 반도체기억장치.
  8. 복수의 메모리셀과,
    복수의 워드선과,
    복수의 비트선쌍을 구비한 메모리어레이와,
    상기 메모리어레이내의 적어도 하나의 메모리셀을 선택하는 디코더회로와 상기 복수의 워드선을 선택레벨로 구동하는 드라이버회로와,
    상기 비트선의 전위를 증폭하는 센스앰프회로를 포함하는 주변회로를 구비하고, 상기 메모리셀은 제 1 인버터와 제 2 인버터를 포함하고 플립플롭회로와 상기 플립플롭회로의 입출력노드에 접속된 비트선쌍 사이에 각각 접속된 1쌍의 전송MOS트랜지스터를 포함하는 반도체기억장치에서,
    상기 메모리셀의 동작전압과 드라이버회로의 동작전압은 상기 디코더회로의 동작전압보다도 높고, 상기 메모리셀을 구성하는 MOS트랜지스터의 임계치전압은 상기 디코더회로를 구성하는 MOS트랜지스터의 임계전압보다도 높고, 상기 메모리셀을구성하는 MOS트랜지스터의 게이트절연막은 상기 디코더회로를 구성하는 MOS트랜지스터의 게이트절연막보다도 두껍고 상기 워드선의 선택레벨은 상기 디코더회로의 동작전압의 레벨보다도 높은 반도체기억장치.
  9. 청구항 8에 있어서,
    상기 메모리셀을 구성하는 전송MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 제 1 인버터와 제 2 인버터에 포함되는 N채널MOS트랜지스터의 게이트폭과 게이트길이의 비와 동일 또는 작게 설정되는 반도체기억장치.
  10. 청구항 8에 있어서,
    상기 제 1 인버터와 제 2 언버터에 포함되는 P채널부하MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 메모리셀을 구성하는 전송MOS트랜지스터의 게이트폭과 게이트길이의 비와 거의 동일 또는 크게 설정되는 반도체기억장치.
  11. 청구항 9에 있어서,
    상기 비트선의 프리차지레벨은 상기 워드선의 선택레벨보다도 낮게 설정되는 반도체기억장치.
  12. 청구항 11에 있어서,
    상기 워드선의 선택레벨은 상기 비트선의 프리차지레벨에 상기 전송MOS트랜지스터의 임계치전압을 추가한 전위보다도 높게 설정되고, 상기 P채널부하MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 전송MOS트랜지스터의 게이트폭과 게이트길이의 비의 0.9배 이상인 반도체기억장치.
  13. 청구항 11에 있어서,
    상기 워드선의 선택레벨은 상기 비트선쌍의 프리차지레벨에 상기 전송MOS트랜지스터의 임계치전압을 추가한 전위보다도 낮게 설정되고 상기 P채널부하MOS트랜지스터의 게이트폭과 게이트길이의 비는 상기 전송MOS트랜지스터의 게이트폭과 게이트길이의 비와 동일 또는 작게 되고, 상기 전송MOS트랜지스터의 게이트폭과 게이트길DL의 비는 상기 N채널MOS트랜지스터의 게이트폭과 게이트길이의 비와 동일 또는 작은 반도체기억장치.
  14. 청구항 8에 있어서,
    상기 워드선의 선택레벨은 상기 메모리셀의 동작전압과 동일전위인 반도체기억장치.
  15. 청구항 8에 있어서,
    외부에서 공급되는 전원전압을 승압하는 승압회로가 설치되고 상기 메모리셀 및 상기 드라이버회로는 상기 승압회로에 의해 승압된 전압을 동작전압으로 하는 반도체기억장치.
  16. 복수의 워드선과,
    복수의 비트선과,
    상기 복수의 워드선중 어느 하나와 상기 복수의 비트선중 어느 하나에 결합된 복수의 메모리셀을 포함하는 메모리어레이와,
    상기 메모리어레이내의 메모리셀을 선택하는 회로 및 선택된 메모리셀의 유지정보를 증폭하는 회로와 기록데이터신호에 기초하여 선택된 메모리셀에 기록을 행하는 회로를 포함하는 주변회로와,
    논리기능을 갖는 논리회로를 갖는 하나의 반도체칩상에 반도체집적회로로 형성된 반도체장치에서,
    상기 메모리셀은 제 1 CMOS인버터와 제 2 CMOS인버터를 포함하는 플립플롭회로와 상기 플립플롭회로의 입출력노드에 접속된 1쌍의 비트선간에 각각 접속된 전송MOS트랜지스터로 구성되고,
    상기 메모리셀의 동작전압은 상기 주변회로의 동작전압보다도 높게 설정되고, 상기 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막은 상기 주변회로를 구성하는 MOS트랜지스터의 게이트절연막보다도 두껍고,
    상기 논리회로는 플립플롭회로를 포함하고 상기 플립플롭회로의 동작전압은 상기 주변회로의 동작전압보다도 높게 설정되고 상기 플립플롭회로를 구성하는 MOS트랜지스터의 게이트절연막은 상기 메모리셀을 구성하는 MOS트랜지스터의 게이트절연막과 동일재료에 동일한 두께인 반도체장치.
  17. 청구항 16에 있어서,
    외부에서 공급되는 전원전압을 승압하는 승압회로가 설치되고, 상기 메모리셀 및 상기 플립플롭회로는 상기 승압회로에 의해 승압된 전압을 동작전압으로 하는 반도체장치.
  18. 청구항 16에 있어서,
    상기 주변회로의 동작전압이 되는 제 1 외부전압을 받는 제 1 전원단자와,
    상기 제 1 외부전압보다도 높은 제 2 외부전압을 받는 제 2 전원단자와,
    상기 제 2 외부전압으로 동작하는 입출력회로를 더 갖고, 상기 메모리셀 및 상기 플립플롭회로는 상기 제 2 외부전압을 동작전압으로 하는 반도체장치.
  19. 청구항 16에 있어서,
    외부에서 공급되는 전원전압을 강압하는 강압회로가 설치되고, 상기 메모리셀 및 상기 플립플롭회로는 상기 외부전원전압을 동작전압으로 하고, 상기 논리회로의 일부 및 상기 주변회로는 상기 강압회로에 의해 강압된 전압을 동작전압으로 하는 반도체장치.
  20. 복수의 워드선과,
    복수의 데이터선쌍과,
    상기 복수의 워드선과 상기 복수의 데이터선쌍에 접속된 복수의 스타틱형메모리셀과,
    주변회로를 포함하고,
    상기 스타틱형 메모리셀은 제 1 MOS트랜지스터를 포함하는 제 1 인버터회로와, 제 2 MOS트랜지스터를 포함하는 제 2 인버터회로와, 대응하는 워드선에 접속되는 제 1 및 제 2 선택 MOS트랜지스터를 포함하고,
    상기 제 1 인버터회로의 입력단자와 상기 제 2 인버터회로의 출력단자는 접속되고,
    상기 제 1 인버터회로의 출력단자와 상기 제 2 인버터회로의 입력단자는 접속되고,
    상기 스타틱형메모리셀에는 제 1 전압이 공급되고,
    상기 주변회로에는 상기 제 1 전압보다도 작은 제 2 전압이 공급되고,
    상기 제 1 MOS 트랜지스터의 게이트길이에 대한 게이트폭의 비율은 상기 제 1 선택 MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율보다도 작은 반도체장치.
  21. 청구항 20에 있어서,
    상기 제 2 MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율은 상기 제 2 선택MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율보다도 작은 반도체장치.
  22. 청구항 20에 있어서,
    상기 제 1 인버터회로는 제 3 MOS트랜지스터를 더 포함하고,
    상기 제 2 인버터회로는 제 4MOS트랜지스터를 더 포함하고,
    상기 제 3 MOS트랜지스터 및 상기 제 4 MOS트랜지스터는 P채널형MOS트랜지스터이고,
    상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터, 상기 제 1 선택MOS트랜지스터 및 상기 제 2 선택MOS트랜지스터는 N채널형MOS트랜지스터인 반도체장치.
  23. 청구항 20에 있어서,
    상기 주변회로는 상기 복수의 워드선중 하나를 선택하기 위한 워드선드라이브회로를 포함하고, 상기 워드선드라이브회로가 상기 워드선을 구동하는 전압은 상기 제 1 전압보다도 작은 반도체장치.
  24. 청구항 23에 있어서,
    상기 워드선드라이브회로가 상기 워드선을 구동하는 전압은 상기 제 2 전압인 반도체장치.
  25. 청구항 23에 있어서,
    상기 제 1 선택MOS트랜지스터 및 상기 제 2 선택MOS트랜지스터의 게이트절연막은 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터의 게이트절연막보다도얇은 반도체장치.
  26. 청구항 23에 있어서,
    상기 워드선드라이브회로에 포함되는 MOS트랜지스터의 게이트절연막은 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터의 게이트절연막보다도 얇은 반도체장치.
  27. 청구항 23에 있어서,
    상기 주변회로는 상기 복수의 데이터선쌍을 프리차지하는 프리차지회로를 더 포함하고,
    상기 프리차지회로가 상기 복수의 데이터선쌍을 프리차지하는 전압은 상기 제 1 전압보다도 작은 반도체장치.
  28. 청구항 20에 있어서,
    상기 주변회로는 상기 복수의 데이터선쌍중 적어도 한쌍을 선택하기위한 신호를 형성하는 디코더회로를 포함하는 반도체장치.
  29. 청구항 20에 있어서,
    상기 주변회로는 상기 복수의 스타틱형 메모리셀중 적어도 하나를 선택하기 위한 디코드신호를 형성하는 디코드회로를 포함하는 반도체장치.
  30. 청구항 20에 있어서,
    상기 주변회로는 상기 복수의 데이터선쌍의 신호를 증폭하기 위한 증폭회로를 포함하는 반도체장치.
  31. 복수의 워드선과,
    복수의 데이터선쌍과,
    상기 복수의 워드선과 상기 복수의 데이터선쌍에 접속된 복수의 스타틱형 메모리셀과,
    주변회로를 포함하고,
    상기 스타틱형 메모리셀은 제 1 MOS트랜지스터를 포함하는 제 1 인버터회로와 제 2 MOS트랜지스터를 포함하는 제 2 인버터회로와, 대응하는 워드선에 접속되는 제 1 및 제 2 선택MOS트랜지스터를 포함하고,
    상기 제 1 인버터회로의 입력단자와 상기 제 2 인버터회로의 출력단자는 접속되고,
    상기 제 1 인버터회로의 출력단자와 상기 제 2 인버터회로의 입력단자는 접속되고,
    상기 스타틱형 메모리셀에는 제 1 전압이 공급되고,
    상기 주변회로에는 상기 제 1 전압이 공급되고,
    상기 주변회로에는 상기 제 1 전압보다도 작은 제 2 전압이 공급되고,
    상기 제 1 MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율은 상기 제 1 선택MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율보다도 큰 반도체장치.
  32. 청구항 31에 있어서,
    상기 제 2 MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율은 상기 제 2 선택MOS트랜지스터의 게이트길이에 대한 게이트폭의 비율보다도 큰 반도체장치.
  33. 청구항 31에 있어서,
    상기 제 1 인버터회로는 제 3 MOS트랜지스터를 더 포함하고,
    상기 제 2 인버터회로는 제 4 MOS트랜지스터를 더 포함하고,
    상기 제 3 MOS트랜지스터 및 상기 자 4 MOS트랜지스터는 P채널형 MOS트랜지스터이고,
    상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터, 상기 제 1 선택MOS트랜지스터 및 상기 제 2 선택MOS트랜지스터는 N채널형 MOS트랜지스터인 반도체장치.
  34. 청구항 31에 있어서,
    상기 복수의 워드선중 하나를 선택하기 위한 워드선드라이브회로를 더 포함하고,
    상기 워드선드라이브회로가 상기 워드선을 구동하는 전압은 상기 제 2 전압보다도 큰 반도체장치.
  35. 청구항 34에 있어서,
    상기 워드선드라이브회로가 상기 워드선을 구동하는 전압은 상기 제 1 전압인 반도체장치.
  36. 청구항 34에 있어서,
    상기 복수의 데이터선쌍을 프리차지하는 프리차지회로를 더 포함하고,
    상기 프리차지회로가 상기 복수의 데이터선쌍을 프리차지하는 전압은 상기 제 2 전압보다도 큰 반도체장치.
  37. 청구항 35에 있어서,
    상기 복수의 데이터선쌍을 프리차지하는 프리차지회로를 더 포함하고,
    상기 프리차지회로가 상기 복수의 데이터선을 프리차지하는 전압은 상기 제 2 전압보다도 큰 반도체장치.
  38. 청구항 34 내지 37 중 어느 한 항에 있어서,
    상기 프리차지회로가 상기 복수의 데이터선쌍을 프리차지하는 전압은 상기 제 1 전압인 반도체장치.
  39. 청구항 31에 있어서,
    주변회로에 포함되는 MOS트랜지스터의 게이트절연막은 상기 제 1 MOS트랜지스터 및 상기 제 2 MOS트랜지스터의 게이트절연막보다도 얇은 반도체장치.
  40. 청구항 31에 있어서,
    상기 주변회로는 상기 복수의 워드선중 적어도 하나를 선택하기 위한 신호를 형성하는 디코드회로를 포함하는 반도체장치.
  41. 청구항 31에 있어서,
    상기 주변회로는 상기 복수의 데이터선쌍중 적어도 한쌍을 선택하기 위한 신호를 형성하는 디코드회로를 포함하는 반도체장치.
  42. 청구항 31에 있어서,
    상기 주변회로는 상기 복수의 스타틱형 메모리셀을 선택하기 위한 디코드신호를 형성하는 디코드회로를 포함하는 반도체장치.
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