JPH0383289A

JPH0383289A - Ｍｏｓ型半導体記憶装置

Info

Publication number: JPH0383289A
Application number: JP1219426A
Authority: JP
Inventors: Tadahiko Horiuchi; 堀内　忠彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-08-25
Filing date: 1989-08-25
Publication date: 1991-04-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、ＭＯＳ型半導体記憶装置に関し、特に高速で
データの読み出し及び書き込みを行うＭＯＳ型半導体記
憶装置に関する。

［従来の技術］ＭＯＳ型半導体記憶装置では、そのしきい値電圧の設定
値を変化させると、次のような回路動作状態の変化があ
る。即ち、ＭＯＳトランジスタのしきい値が大きい場合
には、ＭＯＳトランジスタの駆動電流が減少し、回路の
動作速度が低下するので、データの読み出し及び書き込
みの速度が低下する。これは、飽和領域のドレイン電流
がゲート電圧としきい値電圧の差の２乗にほぼ比例する
というＭＯＳトランジスタの特性によるものである。一
方、ＭＯＳトランジスタのしきい値が小さい場合には、
回路の動作速度は向上するものの、ゲート・ソース間電
圧がＯＶのときに流れるサブスレッシミルド電流が増加
する。このため、スタティックＲＡＭ　（ＳＲＡＭ）な
らば、メモリセルのデータ保持電流が増大し、数万個以
上のメモリセルからなる半導体記憶装置全体での消費電
力が極めて太き（なってしまう。更にダイナミックＲＡ
Ｍ　（ＤＲＡＭ）ならば蓄積電荷がサブスレッシｄルド
７ＪＸ流で放電されてデータ保持ができなくなってしま
う。いずれの場合も記憶装置として致命的な動作不良と
なる。

このため、従来のＭＯＳ半導体記憶装置では、それを構
成するＭＯＳトランジスタのしきい値を、記憶装置とし
て正常動作が確保できる値に設定している。

Ｃ発明が解決しようとする課題］しかしながら、上述した従来のＭＯＳ型半導体記憶装置
では、正常な記憶動作を確保するために、ＭＯ８！−ラ
ンジスタのしきい値をある程度大きく設定しているので
、周辺回路における駆動電流も小さくなって回路の動作
速度が低下するという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
回路の正常動作と高速性とを共に満足することができる
ＭＯＳ型半導体記憶ｇ置装提供することを目的とする。

〔課題を解決するための手段］本発明に係るＭＯＳ型半導体記憶装置は、ＭＯＳトラン
ジスタにて構成されたメモリセル及びその周辺回路を有
するＭＯＳ型半導体記憶装置において、前記メモリセル
を構成するＭＯＳトランジスタのしきい値が、前記周辺
回路を構成するＭＯＳトランジスタのしきい値よりも大
きく設定されていることを特徴とする。

前記メモリセルを構成するＭＯＳトランジスタは、例え
ば前記周辺回路を構成するＭＯＳトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたものと
なっている。

また、ＭＯＳトランジスタがＰ型又はＮ型半導体ウェル
中に形成されている場合には、前記メモリセルを構成す
るＭＯＳトランジスタは、例えば前記周辺回路を構成す
るＭＯＳトランジスタよりも大きなソース・ウェル間逆
バイアス電圧が印加されたものでも良い。

［作用］本発明によれば、メモリセルを構成するＭＯＳトランジ
スタのしきい値が、周辺回路を構成するＭＯＳトランジ
スタのしきい値よりも大きく設定されているので、メモ
リセルでの駆動電流を小さくシ、周辺回路での駆動電流
を大きくすることができる。このため、メモリセル内で
の正常なデータ保持動作を確保することができると共に
１人出力バッファ、デコーダ及びワードドライバ等の周
辺回路の動作速度が向上し、この結果、読み出し及び書
き込み動作の速度を向上させることができる。

［実施例コ以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係るＭＯＳ型半導体記
憶装置の要部を示す模式図である。

Ｎ型半導体基板１には、選択拡散工程によって第１のＰ
ウェル２及び第２のＰウェル３が夫々独立に形成されて
いる。第１のＰウェル２には、ドレイン４ａ１ソース４
ｂ及びゲート４Ｃからなる第１のＮチャネルＭＯＳトラ
ンジスタ４が形成されている。また、第２のＰウェル３
には、ドレイン５　ａ　Ｎ　ソース５ｂ及びゲー）５ｃ
からなる第２のＮチャネルＭＯＳトランジスタ５が形成
されている。

一方、この半導体記憶装置を構成するメモリセルは、例
えば第２図に示すように構成されている。

即ち、電源Ｖ［）Ｄと接地ＧＮＤとの間には、Ｐチャネ
ルＭＯＳトランジスタ７ａ及びＮチャネルＭＯＳトラン
ジスタ８ａからなるＣＭＯＳインバータ回路と、Ｐチャ
ネルＭＯＳトランジスタ７ｂ及びＮチャネルＭＯＳトラ
ンジスタ８ｂからなるＣＭＯＳインバータ回路とが接続
され、これらの入力端と出力端とが相互に接続され、各
出力端に夫々トランスファゲート９ａ＋９ｂが接続され
ている。

第１図における第１のＮチャネルＭＯＳトランジスタ４
は、上述したメモリセルのトランジスタ８ａ、８ｂ及び
トランスファゲート９ａ、９ｂに対応したもので、その
ソース４ｂの電位（ＯＶ）に対し、第１のＰウェル２に
は、基板バイアス発生回路６からの一３Ｖのソース・ウ
ェル間逆バイアス電圧が印加されている。

また、第２のＮチャネルＭＯ８トランジスタ５は、人出
力バッファ、デコーダ及びワードドライバ等の周辺回路
を構成するもので、そのソース５ｂの電位をＯＶとする
と、第２のＰウェル３は、ＯＶに設定されている。

次に、このように構成されたＭＯ８型半導体記憶装置の
動作について説明する。

第３図は、ＮチャネルＭＯ８トランジスタの基板バイア
スとしてＯＶと一３Ｖを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第４図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがＯＶのときには、トランジスタのしきい値
電圧が、例えばＯＶから０．５Ｖと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一３Ｖのときには、トランジスタのしきい値電圧が
、例えば０．５Ｖから１．ＯＶと上昇するので、トラン
ジスタの駆動電流が小さくなる。

本実施例においては、周辺回路を構成する第２のＮチャ
ネルＭＯ８トランジスタ５の第２のＰウェル３のバイア
ス電圧がＯｖになっているので、ドレイン電流が増し、
第２のＮチャネルＭＯＳトランジスタ５の動作速度が増
し、データの読み出し・書き込み速度を高速にすること
ができる。この場合、第４図に示すように、ゲート電圧
がＯｖでも、１０−′。Ａ程度のサブスレッシｅルド電
流が流れてしまう。しかしながら、周辺回路は、メモリ
セル部に比べてトランジスタ数が格段に少ないので、サ
ブスレッシｅルド電流による消費電流の増大の影響は非
常に小さい。

一方、メモリセルを構成する第１のＮチャネルＭＯ８ト
ランジスタ４の第１のＰウェル２には、基板バイアス発
生回路６から一３ｖの基板バイアスが印加されているの
で、メモリセルを構成する各トランジスタのサブスレッ
シールド電流を１０−”Ａ以下にすることができる。こ
のため、メモリセルの消費電力を十分に小さくすること
ができる。この場合、トランジスタの動作速度は低下す
るが、メモリセルの動作にはなんら問題はない。

ところで、ＭＯ８型半導体集積回路は、年々その素子寸
法が縮小され、より高集積化されている。

そのため、ゲート酸化膜の膜厚がＩｏｎ１１以下のもの
も作られるようになってきた。この場合、ゲート酸化膜
の耐圧も低下するので、信頼性確保のために電源電圧を
従来の５Ｖから３Ｖ程度に低下させる必要がある。とこ
ろが、前述したように、ＭＯＳトランジスタの飽和領域
のドレイン電流は、ゲート電圧としきい値電圧の差の２
乗にほぼ比例する。よって、しきい値電圧を一定にする
と、電［電圧がしきい値電圧に近付いた場合、ドレイン
電流は急激に小さくなり、回路速度が極端に低下する。

この点、第１図に示したＭＯＳ型半導体集積回路によれ
ば、周辺回路にしきい値電圧の小さなトランジスタを使
用しているので、従来に比べ、より低い電源電圧まで急
激なドレイン電流の減少が起こらず、極端な回路速度の
低下を防ぐことができる。

第５図は、デー１ｌ段当たりの遅延時間の電源電圧依存
性を示す図である。電源電圧２．５Ｖで比較すると、従
来技術に比べ、本発明は回路速度を約２０％高速にする
ことができる。

第６図は本発明の第２の実施例に係るＭＯＳ型半導体記
憶装置成を示すブロック図である。

この実施例ではＰ型半導体基板１０を使用して、２重拡
散ウェルを形成することにより、Ｎ型ＭＯＳトランジス
タを形成している点が第１の実施例と異なっている。即
ち、Ｐ型半導体基板１０には、選択拡散工程によってＮ
ウェル１１が形成されると共に、このＮウェル１１内外
に夫々第１のＰウェル１２及び第２のＰウェル１３が夫
々独立に形成されている。第１のＰウェル１２には、ド
レイン１４ａ１ソース１４ｂ及びゲート１４Ｃからなる
第１のＮチャネルＭＯ８トランジスタ１４が形成されて
いる。また、第２のＰウェル１３には、ドレイン１５ａ
１ソース１５ｂ及びゲート１５ｃからなる第２のＮチャ
ネルＭＯ８トランジスタ１５が形成されている。

第１のＮチャネルＭＯ８トランジスタ１４は、前述した
ようなメモリセルを構成するもので、そのソース１４ｂ
の電位（ＯＶ）に対し、第１のＰウェル１２には、基板
バイアス発生回路１６からの一３Ｖのソース・ウェル間
逆バイアス電圧が印加されている。

また、第２のＮチャネルＭＯ８トランジスタ１５は、入
出力バッファ、デコーダ及びワードドライバ等の周辺回
路を構成するもので、そのソース１５ｂの電位をＯＶと
すると、Ｐ型半導体基板１０は、ＯＶに設定されている
。

この回路においては、特にＰウェル１２の接合深さを浅
くすることによって、α粒子が入射した場合の拡散層に
収集される電荷量を構造的に小さくすることができる。

従って、この２重拡散ウェルを使用した本実施例によれ
ば、しきい値電圧の最適化による前述した効果の他に、
α線によるソフトエラーの防止効果も有するという利点
がある。

なお、上記の各実施例では、基板バイアス又はウェルバ
イアスを最適化することにより、メモリセルのトランジ
スタと周辺回路のトランジスタのしきい値を異なる値に
設定するようにしたが、トランジスタのしきい値を変化
させるには、この他にもゲート酸化膜厚を変更したり、
基板又はウェルの濃度を変更するようにしても良い。し
かしながら、これらの方法に比べ前述した基板バイアス
又はウェルバイアスを最適化する方法は、特に製造工程
数の増加を招くことがなく、製造コス）・の上昇を招く
ことがないという利点がある。

［発明の効果］以上述べたように、本発明はメモリセルを構成するＭＯ
Ｓトランジスタのしきい値が、周辺回路を構成するＭＯ
Ｓトランジスタのしきい値よりも大きく設定されている
ので、メモリセルでの駆動電流が小さくなることにより
、メモリセルでの消費電力の低減と正常なデータ保持動
作の確保とが可能になると共に、周辺回路での駆動電流
が太きくなることにより、人出力バッファ、デコーダ及
びワードドライバ等の周辺回路の動作速度が向上し、読
み出し及び書き込み動作の速度を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＭＯ５型半導体記
憶装置の模式図、第２図は同半導体記憶装置におけるメ
モリセルの回路図、第３図はＭＯＳトランジスタのドレ
イン電流の特性図、第４図はＭＯＳトランジスタのサブ
スレッショルド電流の特性図、第５図は同実施例におけ
る周辺回路の遅延時間を従来例と比較して示す特性図、
第６図は本発明の第２の実施例に係るＭＯ５型半導体記
憶回路の模式図である。

Claims

【特許請求の範囲】

（１）ＭＯＳトランジスタにて構成されたメモリセル及
びその周辺回路を有するＭＯＳ型半導体記憶装置におい
て、前記メモリセルを構成するＭＯＳトランジスタは、
前記周辺回路を構成するＭＯＳトランジスタよりもその
しきい値が大きく設定されていることを特徴とするＭＯ
Ｓ型半導体記憶装置。
（２）前記メモリセルを構成するＭＯＳトランジスタは
、前記周辺回路を構成するＭＯＳトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたもので
あることを特徴とする請求項１に記載のＭＯＳ型半導体
記憶装置。
（３）前記メモリセルを構成するＭＯＳトランジスタは
、前記周辺回路を構成するＭＯＳトランジスタよりも大
きなソース・ウェル間逆バイアス電圧が印加されたもの
であることを特徴とする請求項１に記載のＭＯＳ型半導
体記憶装置。