JPH0383289A - Mos型半導体記憶装置 - Google Patents
Mos型半導体記憶装置Info
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- JPH0383289A JPH0383289A JP1219426A JP21942689A JPH0383289A JP H0383289 A JPH0383289 A JP H0383289A JP 1219426 A JP1219426 A JP 1219426A JP 21942689 A JP21942689 A JP 21942689A JP H0383289 A JPH0383289 A JP H0383289A
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- 238000003860 storage Methods 0.000 title description 3
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は、MOS型半導体記憶装置に関し、特に高速で
データの読み出し及び書き込みを行うMOS型半導体記
憶装置に関する。
データの読み出し及び書き込みを行うMOS型半導体記
憶装置に関する。
[従来の技術]
MOS型半導体記憶装置では、そのしきい値電圧の設定
値を変化させると、次のような回路動作状態の変化があ
る。即ち、MOSトランジスタのしきい値が大きい場合
には、MOSトランジスタの駆動電流が減少し、回路の
動作速度が低下するので、データの読み出し及び書き込
みの速度が低下する。これは、飽和領域のドレイン電流
がゲート電圧としきい値電圧の差の2乗にほぼ比例する
というMOSトランジスタの特性によるものである。一
方、MOSトランジスタのしきい値が小さい場合には、
回路の動作速度は向上するものの、ゲート・ソース間電
圧がOVのときに流れるサブスレッシミルド電流が増加
する。このため、スタティックRAM (SRAM)な
らば、メモリセルのデータ保持電流が増大し、数万個以
上のメモリセルからなる半導体記憶装置全体での消費電
力が極めて太き(なってしまう。更にダイナミックRA
M (DRAM)ならば蓄積電荷がサブスレッシdルド
7JX流で放電されてデータ保持ができなくなってしま
う。いずれの場合も記憶装置として致命的な動作不良と
なる。
値を変化させると、次のような回路動作状態の変化があ
る。即ち、MOSトランジスタのしきい値が大きい場合
には、MOSトランジスタの駆動電流が減少し、回路の
動作速度が低下するので、データの読み出し及び書き込
みの速度が低下する。これは、飽和領域のドレイン電流
がゲート電圧としきい値電圧の差の2乗にほぼ比例する
というMOSトランジスタの特性によるものである。一
方、MOSトランジスタのしきい値が小さい場合には、
回路の動作速度は向上するものの、ゲート・ソース間電
圧がOVのときに流れるサブスレッシミルド電流が増加
する。このため、スタティックRAM (SRAM)な
らば、メモリセルのデータ保持電流が増大し、数万個以
上のメモリセルからなる半導体記憶装置全体での消費電
力が極めて太き(なってしまう。更にダイナミックRA
M (DRAM)ならば蓄積電荷がサブスレッシdルド
7JX流で放電されてデータ保持ができなくなってしま
う。いずれの場合も記憶装置として致命的な動作不良と
なる。
このため、従来のMOS半導体記憶装置では、それを構
成するMOSトランジスタのしきい値を、記憶装置とし
て正常動作が確保できる値に設定している。
成するMOSトランジスタのしきい値を、記憶装置とし
て正常動作が確保できる値に設定している。
C発明が解決しようとする課題]
しかしながら、上述した従来のMOS型半導体記憶装置
では、正常な記憶動作を確保するために、MO8!−ラ
ンジスタのしきい値をある程度大きく設定しているので
、周辺回路における駆動電流も小さくなって回路の動作
速度が低下するという問題点があった。
では、正常な記憶動作を確保するために、MO8!−ラ
ンジスタのしきい値をある程度大きく設定しているので
、周辺回路における駆動電流も小さくなって回路の動作
速度が低下するという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
回路の正常動作と高速性とを共に満足することができる
MOS型半導体記憶g置装提供することを目的とする。
回路の正常動作と高速性とを共に満足することができる
MOS型半導体記憶g置装提供することを目的とする。
〔課題を解決するための手段]
本発明に係るMOS型半導体記憶装置は、MOSトラン
ジスタにて構成されたメモリセル及びその周辺回路を有
するMOS型半導体記憶装置において、前記メモリセル
を構成するMOSトランジスタのしきい値が、前記周辺
回路を構成するMOSトランジスタのしきい値よりも大
きく設定されていることを特徴とする。
ジスタにて構成されたメモリセル及びその周辺回路を有
するMOS型半導体記憶装置において、前記メモリセル
を構成するMOSトランジスタのしきい値が、前記周辺
回路を構成するMOSトランジスタのしきい値よりも大
きく設定されていることを特徴とする。
前記メモリセルを構成するMOSトランジスタは、例え
ば前記周辺回路を構成するMOSトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたものと
なっている。
ば前記周辺回路を構成するMOSトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたものと
なっている。
また、MOSトランジスタがP型又はN型半導体ウェル
中に形成されている場合には、前記メモリセルを構成す
るMOSトランジスタは、例えば前記周辺回路を構成す
るMOSトランジスタよりも大きなソース・ウェル間逆
バイアス電圧が印加されたものでも良い。
中に形成されている場合には、前記メモリセルを構成す
るMOSトランジスタは、例えば前記周辺回路を構成す
るMOSトランジスタよりも大きなソース・ウェル間逆
バイアス電圧が印加されたものでも良い。
[作用]
本発明によれば、メモリセルを構成するMOSトランジ
スタのしきい値が、周辺回路を構成するMOSトランジ
スタのしきい値よりも大きく設定されているので、メモ
リセルでの駆動電流を小さくシ、周辺回路での駆動電流
を大きくすることができる。このため、メモリセル内で
の正常なデータ保持動作を確保することができると共に
1人出力バッファ、デコーダ及びワードドライバ等の周
辺回路の動作速度が向上し、この結果、読み出し及び書
き込み動作の速度を向上させることができる。
スタのしきい値が、周辺回路を構成するMOSトランジ
スタのしきい値よりも大きく設定されているので、メモ
リセルでの駆動電流を小さくシ、周辺回路での駆動電流
を大きくすることができる。このため、メモリセル内で
の正常なデータ保持動作を確保することができると共に
1人出力バッファ、デコーダ及びワードドライバ等の周
辺回路の動作速度が向上し、この結果、読み出し及び書
き込み動作の速度を向上させることができる。
[実施例コ
以下、添付の図面を参照しながら本発明の実施例につい
て説明する。
て説明する。
第1図は本発明の第1の実施例に係るMOS型半導体記
憶装置の要部を示す模式図である。
憶装置の要部を示す模式図である。
N型半導体基板1には、選択拡散工程によって第1のP
ウェル2及び第2のPウェル3が夫々独立に形成されて
いる。第1のPウェル2には、ドレイン4a1ソース4
b及びゲート4Cからなる第1のNチャネルMOSトラ
ンジスタ4が形成されている。また、第2のPウェル3
には、ドレイン5 a N ソース5b及びゲー)5c
からなる第2のNチャネルMOSトランジスタ5が形成
されている。
ウェル2及び第2のPウェル3が夫々独立に形成されて
いる。第1のPウェル2には、ドレイン4a1ソース4
b及びゲート4Cからなる第1のNチャネルMOSトラ
ンジスタ4が形成されている。また、第2のPウェル3
には、ドレイン5 a N ソース5b及びゲー)5c
からなる第2のNチャネルMOSトランジスタ5が形成
されている。
一方、この半導体記憶装置を構成するメモリセルは、例
えば第2図に示すように構成されている。
えば第2図に示すように構成されている。
即ち、電源V[)Dと接地GNDとの間には、Pチャネ
ルMOSトランジスタ7a及びNチャネルMOSトラン
ジスタ8aからなるCMOSインバータ回路と、Pチャ
ネルMOSトランジスタ7b及びNチャネルMOSトラ
ンジスタ8bからなるCMOSインバータ回路とが接続
され、これらの入力端と出力端とが相互に接続され、各
出力端に夫々トランスファゲート9a+9bが接続され
ている。
ルMOSトランジスタ7a及びNチャネルMOSトラン
ジスタ8aからなるCMOSインバータ回路と、Pチャ
ネルMOSトランジスタ7b及びNチャネルMOSトラ
ンジスタ8bからなるCMOSインバータ回路とが接続
され、これらの入力端と出力端とが相互に接続され、各
出力端に夫々トランスファゲート9a+9bが接続され
ている。
第1図における第1のNチャネルMOSトランジスタ4
は、上述したメモリセルのトランジスタ8a、8b及び
トランスファゲート9a、9bに対応したもので、その
ソース4bの電位(OV)に対し、第1のPウェル2に
は、基板バイアス発生回路6からの一3Vのソース・ウ
ェル間逆バイアス電圧が印加されている。
は、上述したメモリセルのトランジスタ8a、8b及び
トランスファゲート9a、9bに対応したもので、その
ソース4bの電位(OV)に対し、第1のPウェル2に
は、基板バイアス発生回路6からの一3Vのソース・ウ
ェル間逆バイアス電圧が印加されている。
また、第2のNチャネルMO8トランジスタ5は、人出
力バッファ、デコーダ及びワードドライバ等の周辺回路
を構成するもので、そのソース5bの電位をOVとする
と、第2のPウェル3は、OVに設定されている。
力バッファ、デコーダ及びワードドライバ等の周辺回路
を構成するもので、そのソース5bの電位をOVとする
と、第2のPウェル3は、OVに設定されている。
次に、このように構成されたMO8型半導体記憶装置の
動作について説明する。
動作について説明する。
第3図は、NチャネルMO8トランジスタの基板バイア
スとしてOVと一3Vを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第4図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがOVのときには、トランジスタのしきい値
電圧が、例えばOVから0.5Vと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一3Vのときには、トランジスタのしきい値電圧が
、例えば0.5Vから1.OVと上昇するので、トラン
ジスタの駆動電流が小さくなる。
スとしてOVと一3Vを夫々印加した場合のドレイン電
圧に対するドレイン電流を、また、第4図は同じくゲー
ト電圧に対するドレイン電流を夫々示した図である。基
板バイアスがOVのときには、トランジスタのしきい値
電圧が、例えばOVから0.5Vと低いので、トランジ
スタの駆動電流が大きくなる。これに対し、基板バイア
スが一3Vのときには、トランジスタのしきい値電圧が
、例えば0.5Vから1.OVと上昇するので、トラン
ジスタの駆動電流が小さくなる。
本実施例においては、周辺回路を構成する第2のNチャ
ネルMO8トランジスタ5の第2のPウェル3のバイア
ス電圧がOvになっているので、ドレイン電流が増し、
第2のNチャネルMOSトランジスタ5の動作速度が増
し、データの読み出し・書き込み速度を高速にすること
ができる。この場合、第4図に示すように、ゲート電圧
がOvでも、10−′。A程度のサブスレッシeルド電
流が流れてしまう。しかしながら、周辺回路は、メモリ
セル部に比べてトランジスタ数が格段に少ないので、サ
ブスレッシeルド電流による消費電流の増大の影響は非
常に小さい。
ネルMO8トランジスタ5の第2のPウェル3のバイア
ス電圧がOvになっているので、ドレイン電流が増し、
第2のNチャネルMOSトランジスタ5の動作速度が増
し、データの読み出し・書き込み速度を高速にすること
ができる。この場合、第4図に示すように、ゲート電圧
がOvでも、10−′。A程度のサブスレッシeルド電
流が流れてしまう。しかしながら、周辺回路は、メモリ
セル部に比べてトランジスタ数が格段に少ないので、サ
ブスレッシeルド電流による消費電流の増大の影響は非
常に小さい。
一方、メモリセルを構成する第1のNチャネルMO8ト
ランジスタ4の第1のPウェル2には、基板バイアス発
生回路6から一3vの基板バイアスが印加されているの
で、メモリセルを構成する各トランジスタのサブスレッ
シールド電流を10−”A以下にすることができる。こ
のため、メモリセルの消費電力を十分に小さくすること
ができる。この場合、トランジスタの動作速度は低下す
るが、メモリセルの動作にはなんら問題はない。
ランジスタ4の第1のPウェル2には、基板バイアス発
生回路6から一3vの基板バイアスが印加されているの
で、メモリセルを構成する各トランジスタのサブスレッ
シールド電流を10−”A以下にすることができる。こ
のため、メモリセルの消費電力を十分に小さくすること
ができる。この場合、トランジスタの動作速度は低下す
るが、メモリセルの動作にはなんら問題はない。
ところで、MO8型半導体集積回路は、年々その素子寸
法が縮小され、より高集積化されている。
法が縮小され、より高集積化されている。
そのため、ゲート酸化膜の膜厚がIon11以下のもの
も作られるようになってきた。この場合、ゲート酸化膜
の耐圧も低下するので、信頼性確保のために電源電圧を
従来の5Vから3V程度に低下させる必要がある。とこ
ろが、前述したように、MOSトランジスタの飽和領域
のドレイン電流は、ゲート電圧としきい値電圧の差の2
乗にほぼ比例する。よって、しきい値電圧を一定にする
と、電[電圧がしきい値電圧に近付いた場合、ドレイン
電流は急激に小さくなり、回路速度が極端に低下する。
も作られるようになってきた。この場合、ゲート酸化膜
の耐圧も低下するので、信頼性確保のために電源電圧を
従来の5Vから3V程度に低下させる必要がある。とこ
ろが、前述したように、MOSトランジスタの飽和領域
のドレイン電流は、ゲート電圧としきい値電圧の差の2
乗にほぼ比例する。よって、しきい値電圧を一定にする
と、電[電圧がしきい値電圧に近付いた場合、ドレイン
電流は急激に小さくなり、回路速度が極端に低下する。
この点、第1図に示したMOS型半導体集積回路によれ
ば、周辺回路にしきい値電圧の小さなトランジスタを使
用しているので、従来に比べ、より低い電源電圧まで急
激なドレイン電流の減少が起こらず、極端な回路速度の
低下を防ぐことができる。
ば、周辺回路にしきい値電圧の小さなトランジスタを使
用しているので、従来に比べ、より低い電源電圧まで急
激なドレイン電流の減少が起こらず、極端な回路速度の
低下を防ぐことができる。
第5図は、デー1l段当たりの遅延時間の電源電圧依存
性を示す図である。電源電圧2.5Vで比較すると、従
来技術に比べ、本発明は回路速度を約20%高速にする
ことができる。
性を示す図である。電源電圧2.5Vで比較すると、従
来技術に比べ、本発明は回路速度を約20%高速にする
ことができる。
第6図は本発明の第2の実施例に係るMOS型半導体記
憶装置成を示すブロック図である。
憶装置成を示すブロック図である。
この実施例ではP型半導体基板10を使用して、2重拡
散ウェルを形成することにより、N型MOSトランジス
タを形成している点が第1の実施例と異なっている。即
ち、P型半導体基板10には、選択拡散工程によってN
ウェル11が形成されると共に、このNウェル11内外
に夫々第1のPウェル12及び第2のPウェル13が夫
々独立に形成されている。第1のPウェル12には、ド
レイン14a1ソース14b及びゲート14Cからなる
第1のNチャネルMO8トランジスタ14が形成されて
いる。また、第2のPウェル13には、ドレイン15a
1ソース15b及びゲート15cからなる第2のNチャ
ネルMO8トランジスタ15が形成されている。
散ウェルを形成することにより、N型MOSトランジス
タを形成している点が第1の実施例と異なっている。即
ち、P型半導体基板10には、選択拡散工程によってN
ウェル11が形成されると共に、このNウェル11内外
に夫々第1のPウェル12及び第2のPウェル13が夫
々独立に形成されている。第1のPウェル12には、ド
レイン14a1ソース14b及びゲート14Cからなる
第1のNチャネルMO8トランジスタ14が形成されて
いる。また、第2のPウェル13には、ドレイン15a
1ソース15b及びゲート15cからなる第2のNチャ
ネルMO8トランジスタ15が形成されている。
第1のNチャネルMO8トランジスタ14は、前述した
ようなメモリセルを構成するもので、そのソース14b
の電位(OV)に対し、第1のPウェル12には、基板
バイアス発生回路16からの一3Vのソース・ウェル間
逆バイアス電圧が印加されている。
ようなメモリセルを構成するもので、そのソース14b
の電位(OV)に対し、第1のPウェル12には、基板
バイアス発生回路16からの一3Vのソース・ウェル間
逆バイアス電圧が印加されている。
また、第2のNチャネルMO8トランジスタ15は、入
出力バッファ、デコーダ及びワードドライバ等の周辺回
路を構成するもので、そのソース15bの電位をOVと
すると、P型半導体基板10は、OVに設定されている
。
出力バッファ、デコーダ及びワードドライバ等の周辺回
路を構成するもので、そのソース15bの電位をOVと
すると、P型半導体基板10は、OVに設定されている
。
この回路においては、特にPウェル12の接合深さを浅
くすることによって、α粒子が入射した場合の拡散層に
収集される電荷量を構造的に小さくすることができる。
くすることによって、α粒子が入射した場合の拡散層に
収集される電荷量を構造的に小さくすることができる。
従って、この2重拡散ウェルを使用した本実施例によれ
ば、しきい値電圧の最適化による前述した効果の他に、
α線によるソフトエラーの防止効果も有するという利点
がある。
ば、しきい値電圧の最適化による前述した効果の他に、
α線によるソフトエラーの防止効果も有するという利点
がある。
なお、上記の各実施例では、基板バイアス又はウェルバ
イアスを最適化することにより、メモリセルのトランジ
スタと周辺回路のトランジスタのしきい値を異なる値に
設定するようにしたが、トランジスタのしきい値を変化
させるには、この他にもゲート酸化膜厚を変更したり、
基板又はウェルの濃度を変更するようにしても良い。し
かしながら、これらの方法に比べ前述した基板バイアス
又はウェルバイアスを最適化する方法は、特に製造工程
数の増加を招くことがなく、製造コス)・の上昇を招く
ことがないという利点がある。
イアスを最適化することにより、メモリセルのトランジ
スタと周辺回路のトランジスタのしきい値を異なる値に
設定するようにしたが、トランジスタのしきい値を変化
させるには、この他にもゲート酸化膜厚を変更したり、
基板又はウェルの濃度を変更するようにしても良い。し
かしながら、これらの方法に比べ前述した基板バイアス
又はウェルバイアスを最適化する方法は、特に製造工程
数の増加を招くことがなく、製造コス)・の上昇を招く
ことがないという利点がある。
[発明の効果]
以上述べたように、本発明はメモリセルを構成するMO
Sトランジスタのしきい値が、周辺回路を構成するMO
Sトランジスタのしきい値よりも大きく設定されている
ので、メモリセルでの駆動電流が小さくなることにより
、メモリセルでの消費電力の低減と正常なデータ保持動
作の確保とが可能になると共に、周辺回路での駆動電流
が太きくなることにより、人出力バッファ、デコーダ及
びワードドライバ等の周辺回路の動作速度が向上し、読
み出し及び書き込み動作の速度を向上させることができ
る。
Sトランジスタのしきい値が、周辺回路を構成するMO
Sトランジスタのしきい値よりも大きく設定されている
ので、メモリセルでの駆動電流が小さくなることにより
、メモリセルでの消費電力の低減と正常なデータ保持動
作の確保とが可能になると共に、周辺回路での駆動電流
が太きくなることにより、人出力バッファ、デコーダ及
びワードドライバ等の周辺回路の動作速度が向上し、読
み出し及び書き込み動作の速度を向上させることができ
る。
第1図は本発明の第1の実施例に係るMO5型半導体記
憶装置の模式図、第2図は同半導体記憶装置におけるメ
モリセルの回路図、第3図はMOSトランジスタのドレ
イン電流の特性図、第4図はMOSトランジスタのサブ
スレッショルド電流の特性図、第5図は同実施例におけ
る周辺回路の遅延時間を従来例と比較して示す特性図、
第6図は本発明の第2の実施例に係るMO5型半導体記
憶回路の模式図である。
憶装置の模式図、第2図は同半導体記憶装置におけるメ
モリセルの回路図、第3図はMOSトランジスタのドレ
イン電流の特性図、第4図はMOSトランジスタのサブ
スレッショルド電流の特性図、第5図は同実施例におけ
る周辺回路の遅延時間を従来例と比較して示す特性図、
第6図は本発明の第2の実施例に係るMO5型半導体記
憶回路の模式図である。
Claims (3)
- (1)MOSトランジスタにて構成されたメモリセル及
びその周辺回路を有するMOS型半導体記憶装置におい
て、前記メモリセルを構成するMOSトランジスタは、
前記周辺回路を構成するMOSトランジスタよりもその
しきい値が大きく設定されていることを特徴とするMO
S型半導体記憶装置。 - (2)前記メモリセルを構成するMOSトランジスタは
、前記周辺回路を構成するMOSトランジスタよりも大
きなソース・基板間逆バイアス電圧が印加されたもので
あることを特徴とする請求項1に記載のMOS型半導体
記憶装置。 - (3)前記メモリセルを構成するMOSトランジスタは
、前記周辺回路を構成するMOSトランジスタよりも大
きなソース・ウェル間逆バイアス電圧が印加されたもの
であることを特徴とする請求項1に記載のMOS型半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1219426A JPH0383289A (ja) | 1989-08-25 | 1989-08-25 | Mos型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1219426A JPH0383289A (ja) | 1989-08-25 | 1989-08-25 | Mos型半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0383289A true JPH0383289A (ja) | 1991-04-09 |
Family
ID=16735210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1219426A Pending JPH0383289A (ja) | 1989-08-25 | 1989-08-25 | Mos型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0383289A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592013A (en) * | 1994-10-12 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
US6388936B2 (en) | 1995-06-02 | 2002-05-14 | Hitachi, Ltd. | Static memory cell having independent data holding voltage |
US6525985B2 (en) | 1995-08-31 | 2003-02-25 | Hitachi, Ltd. | Semiconductor memory device |
US6657887B2 (en) | 2001-08-09 | 2003-12-02 | Renesas Technology Corporation | Semiconductor memory device having improved noise margin, faster read rate and reduced power consumption |
US6906971B2 (en) | 1994-06-28 | 2005-06-14 | Hitachi, Ltd. | Semiconductor integrated circuit device |
-
1989
- 1989-08-25 JP JP1219426A patent/JPH0383289A/ja active Pending
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US5592013A (en) * | 1994-10-12 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
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