JPH07111084A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH07111084A JPH07111084A JP5255424A JP25542493A JPH07111084A JP H07111084 A JPH07111084 A JP H07111084A JP 5255424 A JP5255424 A JP 5255424A JP 25542493 A JP25542493 A JP 25542493A JP H07111084 A JPH07111084 A JP H07111084A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transistor
- level
- decode signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ワード線ドライバを有する半導体集積回路装
置において、素子数の減少と動作スピードの向上を図
る。 【構成】 第１のデコード信号Ａが入力するレベルシフ
タ４０の出力で、直列接続されたＰＭＯＳ５１−１とＮ
ＭＯＳ５２−１とのゲートを制御する回路において、第
１のデコード信号Ａでゲートを制御するＮＭＯＳ５３−
１がＰＭＯＳ５１−１に並列に接続されている。
置において、素子数の減少と動作スピードの向上を図
る。 【構成】 第１のデコード信号Ａが入力するレベルシフ
タ４０の出力で、直列接続されたＰＭＯＳ５１−１とＮ
ＭＯＳ５２−１とのゲートを制御する回路において、第
１のデコード信号Ａでゲートを制御するＮＭＯＳ５３−
１がＰＭＯＳ５１−１に並列に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、ＤＲＡＭとい
う）、スタティック・ランダム・アクセス・メモリ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、以下、ＳＲＡＭという）、及びリード・オンリ・メ
モリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、ＲＯ
Ｍという）等のような半導体集積回路装置、特にその中
のワード線ドライバに関するものである。
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、ＤＲＡＭとい
う）、スタティック・ランダム・アクセス・メモリ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ、以下、ＳＲＡＭという）、及びリード・オンリ・メ
モリ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、以下、ＲＯ
Ｍという）等のような半導体集積回路装置、特にその中
のワード線ドライバに関するものである。
【０００２】
【従来の技術】図２は、従来の半導体集積回路装置の一
つであるＤＲＡＭの一構成例を示すブロック図である。
このＤＲＡＭは、コントロール信号ＣＴとクロックＣＫ
に基づき、各部のタイミングを制御するための制御信号
Ｓ１を出力するタイミング制御回路１、行アドレスＡＤ
Ｒｊをデコードして第１のデコード信号Ａを出力する行
アドレスデコーダ２、列アドレスＡＲＣをデコードして
ビット線ＢＬ１〜ＢＬｍを選択するデコード信号を出力
する列アドレスデコーダ３、及び電源電圧ＶＣＣ（第１
の電源電圧）を昇圧して昇圧電圧ＶＰ（＝ＶＣＣ＋Ｖｔ
＋α、但し、Ｖｔは閾値電圧、αは正の電圧値）を生成
する昇圧回路４を備えている。昇圧回路４には昇圧ドラ
イバ５を介してワード線ドライバ６が接続されている。
この昇圧回路４及び昇圧ドライバ５により、昇圧手段が
構成されている。昇圧ドライバ５は、行アドレスＡＤＲ
ｉに基づき第２のデコード信号ＰＷ１〜ＰＷｍをワード
線ドライバ６に出力する回路である。ワード線ドライバ
６は、前記第１及び第２のデコード信号Ａ，ＰＷ１〜Ｐ
Ｗｍに基づき、ワード線ＷＬ１〜ＷＬｍを選択的に駆動
する回路である。ワード線ドライバ６にはメモリアレイ
７が接続されている。メモリアレイ７は、複数のワード
線ＷＬ１〜ＷＬｍ及びビット線ＢＬ１〜ＢＬｎの交差箇
所にメモリセル７ａが接続され、そのメモリセル７ａが
マトリクス状に配列されている。ビット線ＢＬ１〜ＢＬ
ｎにはビット線ドライバ８が接続されている。ビット線
ドライバ８は列アドレスデコーダ３からのデコード信号
に基づきビット線ＢＬ１〜ＢＬｎを選択的に駆動する回
路である。又、このＤＲＡＭには入力バッファ９が設け
られている。入力バッファ９は、入力データＤｉを入力
しリード・ライト（以下、Ｒ／Ｗという）コントローラ
に与える回路である。Ｒ／Ｗコントローラ１０は、制御
信号Ｓ１に基づきデータの書込みか読み出しかを判断す
る回路である。Ｒ／Ｗコントローラ１０にはセンスアン
プ１１を介して出力バッファ１２が接続されている。セ
ンスアンプ１１はメモリセル７ａの出力を増幅する回路
である。出力バッファ１２はセンスアンプ１１の出力を
入力して出力データＤｏを出力する回路である。
つであるＤＲＡＭの一構成例を示すブロック図である。
このＤＲＡＭは、コントロール信号ＣＴとクロックＣＫ
に基づき、各部のタイミングを制御するための制御信号
Ｓ１を出力するタイミング制御回路１、行アドレスＡＤ
Ｒｊをデコードして第１のデコード信号Ａを出力する行
アドレスデコーダ２、列アドレスＡＲＣをデコードして
ビット線ＢＬ１〜ＢＬｍを選択するデコード信号を出力
する列アドレスデコーダ３、及び電源電圧ＶＣＣ（第１
の電源電圧）を昇圧して昇圧電圧ＶＰ（＝ＶＣＣ＋Ｖｔ
＋α、但し、Ｖｔは閾値電圧、αは正の電圧値）を生成
する昇圧回路４を備えている。昇圧回路４には昇圧ドラ
イバ５を介してワード線ドライバ６が接続されている。
この昇圧回路４及び昇圧ドライバ５により、昇圧手段が
構成されている。昇圧ドライバ５は、行アドレスＡＤＲ
ｉに基づき第２のデコード信号ＰＷ１〜ＰＷｍをワード
線ドライバ６に出力する回路である。ワード線ドライバ
６は、前記第１及び第２のデコード信号Ａ，ＰＷ１〜Ｐ
Ｗｍに基づき、ワード線ＷＬ１〜ＷＬｍを選択的に駆動
する回路である。ワード線ドライバ６にはメモリアレイ
７が接続されている。メモリアレイ７は、複数のワード
線ＷＬ１〜ＷＬｍ及びビット線ＢＬ１〜ＢＬｎの交差箇
所にメモリセル７ａが接続され、そのメモリセル７ａが
マトリクス状に配列されている。ビット線ＢＬ１〜ＢＬ
ｎにはビット線ドライバ８が接続されている。ビット線
ドライバ８は列アドレスデコーダ３からのデコード信号
に基づきビット線ＢＬ１〜ＢＬｎを選択的に駆動する回
路である。又、このＤＲＡＭには入力バッファ９が設け
られている。入力バッファ９は、入力データＤｉを入力
しリード・ライト（以下、Ｒ／Ｗという）コントローラ
に与える回路である。Ｒ／Ｗコントローラ１０は、制御
信号Ｓ１に基づきデータの書込みか読み出しかを判断す
る回路である。Ｒ／Ｗコントローラ１０にはセンスアン
プ１１を介して出力バッファ１２が接続されている。セ
ンスアンプ１１はメモリセル７ａの出力を増幅する回路
である。出力バッファ１２はセンスアンプ１１の出力を
入力して出力データＤｏを出力する回路である。
【０００３】図３は、図２中のワード線ドライバ６の一
構成例を示す回路図である。このワード線ドライバ６
は、相補型ＭＯＳトランジスタ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ、以下、ＣＭＯＳとい
う）で構成されており、複数のレベルシフタ２０と、そ
れらの各レベルシフタ２０の出力ノードＮ２５に接続さ
れた複数の出力部３０−１〜３０−ｍとを備えている。
各レベルシフタ２０は、第１のデコード信号Ａを反転す
るインバータ２１と、該デコード信号Ａによってゲート
制御されるプルダウン用スイッチ手段であるＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳという）２２を有
している。インバータ２１の出力側ノードＮ２１は、Ｎ
ＭＯＳ２３のゲートが接続され、そのソースがグランド
に接続され、更に、そのドレインが、昇圧電圧ＶＰをラ
ッチするラッチ回路に接続されている。ラッチ回路は、
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）２４，２５を有している。ＰＭＯＳ２４のドレイン
及びゲートと、ＰＭＯＳ２５のドレイン及びゲートは、
ノードＮ２３と出力側ノードＮ２５との間にたすきがけ
接続され、更にそのＰＭＯＳ２４，２５のソースが昇圧
電圧ＶＰに接続されている。
構成例を示す回路図である。このワード線ドライバ６
は、相補型ＭＯＳトランジスタ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｔｒａｎｓｉｓｔｏｒ、以下、ＣＭＯＳとい
う）で構成されており、複数のレベルシフタ２０と、そ
れらの各レベルシフタ２０の出力ノードＮ２５に接続さ
れた複数の出力部３０−１〜３０−ｍとを備えている。
各レベルシフタ２０は、第１のデコード信号Ａを反転す
るインバータ２１と、該デコード信号Ａによってゲート
制御されるプルダウン用スイッチ手段であるＮチャネル
ＭＯＳトランジスタ（以下、ＮＭＯＳという）２２を有
している。インバータ２１の出力側ノードＮ２１は、Ｎ
ＭＯＳ２３のゲートが接続され、そのソースがグランド
に接続され、更に、そのドレインが、昇圧電圧ＶＰをラ
ッチするラッチ回路に接続されている。ラッチ回路は、
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）２４，２５を有している。ＰＭＯＳ２４のドレイン
及びゲートと、ＰＭＯＳ２５のドレイン及びゲートは、
ノードＮ２３と出力側ノードＮ２５との間にたすきがけ
接続され、更にそのＰＭＯＳ２４，２５のソースが昇圧
電圧ＶＰに接続されている。
【０００４】出力部３０−１は、ＰＭＯＳ３１−１、Ｎ
ＭＯＳ３２−１、３３−１、及びインバータ３４−１を
有している。ＰＭＯＳ３１−１は、そのソースが第２の
デコード信号ＰＷ１に、ドレインがワード線ＷＬ１に、
ゲートがレベルシフタ２０の出力側ノードＮ２５に、そ
れぞれ接続されている。ＰＭＯＳ３１−１のドレインと
グランド（第２の電源電圧）との間には、ノードＮ２５
の電位によってゲート制御されるＮＭＯＳ３２−１と、
ノードＮ３３−１の電位によってゲート制御されるＮＭ
ＯＳ３３−１とが、並列に接続されている。デコード信
号ＰＷ１には、それを反転するインバータ３４−１の入
力側が接続され、その出力側がノードＮ３３−１に接続
されている。ノードＮ２５に接続された他の出力部３０
−２〜３０−ｍも、出力部３０−１と同一の回路構成で
ある。即ち、出力部３０−ｍは、ＰＭＯＳ３１−ｍ、Ｎ
ＭＯＳ３２−ｍ、３３−ｍ、及びインバータ３４−ｍを
有している。ＰＭＯＳ３１−ｍは、そのソース（第１の
電極）が第２のデコード信号ＰＷｍに、ドレイン（第２
の電極）がワード線ＷＬｍに、ゲートがレベルシフタ２
０の出力側ノードＮ２５に、それぞれ接続されている。
ＰＭＯＳ３１−ｍのドレインとグランドとの間には、ノ
ードＮ２５の電位によってゲート制御されるＮＭＯＳ３
２−ｍと、ノードＮ３３−ｍの電位によってゲート制御
されるＮＭＯＳ３３−ｍとが、並列に接続されている。
デコード信号ＰＷｍには、それを反転するインバータ３
４−ｍの入力側が接続され、その出力側がノードＮ３３
−ｍに接続されている。図４は、図２の動作を説明する
ためのタイムチャートであり、横軸に時間、縦軸に電圧
がとられている。この図を参照しつつ、図２及び図３の
書込み動作（１）及び読み出し動作（２）を説明する。
ＭＯＳ３２−１、３３−１、及びインバータ３４−１を
有している。ＰＭＯＳ３１−１は、そのソースが第２の
デコード信号ＰＷ１に、ドレインがワード線ＷＬ１に、
ゲートがレベルシフタ２０の出力側ノードＮ２５に、そ
れぞれ接続されている。ＰＭＯＳ３１−１のドレインと
グランド（第２の電源電圧）との間には、ノードＮ２５
の電位によってゲート制御されるＮＭＯＳ３２−１と、
ノードＮ３３−１の電位によってゲート制御されるＮＭ
ＯＳ３３−１とが、並列に接続されている。デコード信
号ＰＷ１には、それを反転するインバータ３４−１の入
力側が接続され、その出力側がノードＮ３３−１に接続
されている。ノードＮ２５に接続された他の出力部３０
−２〜３０−ｍも、出力部３０−１と同一の回路構成で
ある。即ち、出力部３０−ｍは、ＰＭＯＳ３１−ｍ、Ｎ
ＭＯＳ３２−ｍ、３３−ｍ、及びインバータ３４−ｍを
有している。ＰＭＯＳ３１−ｍは、そのソース（第１の
電極）が第２のデコード信号ＰＷｍに、ドレイン（第２
の電極）がワード線ＷＬｍに、ゲートがレベルシフタ２
０の出力側ノードＮ２５に、それぞれ接続されている。
ＰＭＯＳ３１−ｍのドレインとグランドとの間には、ノ
ードＮ２５の電位によってゲート制御されるＮＭＯＳ３
２−ｍと、ノードＮ３３−ｍの電位によってゲート制御
されるＮＭＯＳ３３−ｍとが、並列に接続されている。
デコード信号ＰＷｍには、それを反転するインバータ３
４−ｍの入力側が接続され、その出力側がノードＮ３３
−ｍに接続されている。図４は、図２の動作を説明する
ためのタイムチャートであり、横軸に時間、縦軸に電圧
がとられている。この図を参照しつつ、図２及び図３の
書込み動作（１）及び読み出し動作（２）を説明する。
【０００５】（１）書込み動作 電源電圧ＶＣＣが印加されると、コントロール信号ＣＴ
とクロックＣＫに基づき、各部のタイミングを制御する
ための制御信号Ｓ１がタイミング制御回路１から出力さ
れる。又、昇圧回路４を介して行アドレスＡＤＲｉに基
づき昇圧ドライバ５から第２のデコード信号ＰＷ１〜Ｐ
Ｗｍがワード線ドライバ６に出力される。一方、行アド
レスデコーダ２により、行アドレスＡＤＲｊをデコード
して第１のデコード信号Ａを出力する。更に、列アドレ
スデコーダ３から列アドレスＡＲＣをデコードしてビッ
ト線ＢＬ１〜ＢＬｍを選択するデコード信号を出力す
る。一方、Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基
づき、データＤｉの書込み動作の状態となる。 （ａ）セット動作 デコード信号ＡのレベルがグランドレベルからＶＣＣレ
ベルへ推移し、それにともないＮＭＯＳ２２がオン状態
になり、ノードＮ２５の電位がグランドレベルになる。
一方、デコード信号ＰＷ１のレベルが、グランドレベル
からＶＰレベルへ推移し、既にＯＮ状態になっているＰ
ＭＯＳ３１−１を介して、ワード線ＷＬ１のレベルをグ
ランドレベルからＶＰレベルへ推移させる。ここで、ワ
ード線ＷＬ１に接続された複数のメモリセルがオン状態
になる。更に、ビット線ドライバ８によってビット線Ｂ
Ｌ１〜ＢＬｍのうちの一つが選択され、１個のメモリセ
ル７ａが選択される。
とクロックＣＫに基づき、各部のタイミングを制御する
ための制御信号Ｓ１がタイミング制御回路１から出力さ
れる。又、昇圧回路４を介して行アドレスＡＤＲｉに基
づき昇圧ドライバ５から第２のデコード信号ＰＷ１〜Ｐ
Ｗｍがワード線ドライバ６に出力される。一方、行アド
レスデコーダ２により、行アドレスＡＤＲｊをデコード
して第１のデコード信号Ａを出力する。更に、列アドレ
スデコーダ３から列アドレスＡＲＣをデコードしてビッ
ト線ＢＬ１〜ＢＬｍを選択するデコード信号を出力す
る。一方、Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基
づき、データＤｉの書込み動作の状態となる。 （ａ）セット動作 デコード信号ＡのレベルがグランドレベルからＶＣＣレ
ベルへ推移し、それにともないＮＭＯＳ２２がオン状態
になり、ノードＮ２５の電位がグランドレベルになる。
一方、デコード信号ＰＷ１のレベルが、グランドレベル
からＶＰレベルへ推移し、既にＯＮ状態になっているＰ
ＭＯＳ３１−１を介して、ワード線ＷＬ１のレベルをグ
ランドレベルからＶＰレベルへ推移させる。ここで、ワ
ード線ＷＬ１に接続された複数のメモリセルがオン状態
になる。更に、ビット線ドライバ８によってビット線Ｂ
Ｌ１〜ＢＬｍのうちの一つが選択され、１個のメモリセ
ル７ａが選択される。
【０００６】（ｂ）リセット動作 デコード信号ＰＷ１のレベルが、ＶＰレベルからグラン
ドレベルへ推移すると、ＰＭＯＳ３１−１を介してワー
ド線ＷＬ１のレベルがＶＰレベルからグランドレベルへ
推移するが、ＰＭＯＳの閾値のため不完全になる。とこ
ろが、インバータ３４−１によってノードＮ３３−１が
グランドレベルからＶＣＣレベルへ推移し、ＮＭＯＳ３
３−１がＯＮ状態になる。従ってワード線ＷＬ１のレベ
ルがＶＰレベルからグランドレベルへ完全に推移する。
ドレベルへ推移すると、ＰＭＯＳ３１−１を介してワー
ド線ＷＬ１のレベルがＶＰレベルからグランドレベルへ
推移するが、ＰＭＯＳの閾値のため不完全になる。とこ
ろが、インバータ３４−１によってノードＮ３３−１が
グランドレベルからＶＣＣレベルへ推移し、ＮＭＯＳ３
３−１がＯＮ状態になる。従ってワード線ＷＬ１のレベ
ルがＶＰレベルからグランドレベルへ完全に推移する。
【０００７】次に、第１のデコード信号ＡのレベルがＶ
ＣＣレベルからグランドレベルへ推移し、ノードＮ２１
のレベルがインバータ２１によってグランドレベルから
ＶＣＣレベルへ推移する。するとＮＭＯＳ２３がオン状
態となり、ノードＮ２３のレベルがグランドレベルとな
ってＰＭＯＳ２５がオン状態となる。するとノードＮ２
５のレベルがグランドレベルからＶＰレベルへ推移す
る。次にＮＭＯＳ３２−１がＯＮ状態になってワード線
ＷＬ１のリセットが完了する。
ＣＣレベルからグランドレベルへ推移し、ノードＮ２１
のレベルがインバータ２１によってグランドレベルから
ＶＣＣレベルへ推移する。するとＮＭＯＳ２３がオン状
態となり、ノードＮ２３のレベルがグランドレベルとな
ってＰＭＯＳ２５がオン状態となる。するとノードＮ２
５のレベルがグランドレベルからＶＰレベルへ推移す
る。次にＮＭＯＳ３２−１がＯＮ状態になってワード線
ＷＬ１のリセットが完了する。
【０００８】（２）読み出し動作 Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基づき、デー
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ８で選択されたアドレスか
ら出力バッファ１２を介して出力データＤｏを読み出す
ことができる。
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ８で選択されたアドレスか
ら出力バッファ１２を介して出力データＤｏを読み出す
ことができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭに用いられる図３のワード線ドライバでは、次
のような課題があった。高集積度を要求される半導体集
積回路装置において、ワード線ドライバの占める面積を
小さくするために、ワード線ドライバを構成する素子数
を可能なかぎり少なくすることが必要である。しかし、
第３図に示す従来回路では、ワード線リセット時にリセ
ット用のＮＭＯＳ３３−１〜３３−ｍと、そのゲートを
駆動するためのインバータ３４−１〜３４−ｍが必要と
なり、素子数が多くなるという問題点と、デコード信号
ＰＷ１〜ＰＷｍの負荷が重くなり動作スピードが遅くな
るという問題点がある。本発明は、前記従来技術が持っ
ていた課題として、素子数が多く動作スピードが遅いと
いう点について解決し、素子数が少なく、昇圧ドライバ
５の負荷を軽くした動作スピードの速い半導体集積回路
装置を提供するものである。
ＤＲＡＭに用いられる図３のワード線ドライバでは、次
のような課題があった。高集積度を要求される半導体集
積回路装置において、ワード線ドライバの占める面積を
小さくするために、ワード線ドライバを構成する素子数
を可能なかぎり少なくすることが必要である。しかし、
第３図に示す従来回路では、ワード線リセット時にリセ
ット用のＮＭＯＳ３３−１〜３３−ｍと、そのゲートを
駆動するためのインバータ３４−１〜３４−ｍが必要と
なり、素子数が多くなるという問題点と、デコード信号
ＰＷ１〜ＰＷｍの負荷が重くなり動作スピードが遅くな
るという問題点がある。本発明は、前記従来技術が持っ
ていた課題として、素子数が多く動作スピードが遅いと
いう点について解決し、素子数が少なく、昇圧ドライバ
５の負荷を軽くした動作スピードの速い半導体集積回路
装置を提供するものである。
【００１０】
【課題を解決するための手段】第１の発明では、前記課
題を解決するために、複数のワード線及びビット線の交
差箇所にメモリセルが接続され、そのメモリセルがマト
リクス状に配列されたメモリアレイと、アドレスをデコ
ードして第１のデコード信号を出力するアドレスデコー
ダと、第１の電源電圧を昇圧して昇圧電圧を生成し前記
アドレスに基づき、選択動作によって、第２のデコード
信号を出力する昇圧手段と、前記第１及び第２のデコー
ド信号に基づき前記ワード線を選択的に駆動するワード
線ドライバとを、備えた半導体集積回路装置において、
次のような手段を講じている。即ち、前記ワード線ドラ
イバは、前記昇圧電圧をラッチして該昇圧電圧を出力す
るラッチ回路、及び前記第１のデコード信号に基づき該
ラッチ回路の出力を第２の電源電圧へプルダウンするス
イッチ手段を有するレベルシフタと、前記第２のデコー
ド信号が入力する第１の電極と前記ワード線に接続され
た第２の電極との導通状態を前記レベルシフタの出力で
制御する第１のトランジスタ、前記ワード線に接続され
た第１の電極と前記第２の電源電圧に接続された第２の
電極との導通状態を、該第１のトランジスタに対して相
補的に前記レベルシフタの出力で制御する第２のトラン
ジスタ、前記第２のデコード信号が入力する第１の電極
と前記ワード線に接続された第２の電極との導通状態を
前記第１のデコード信号で制御する第３のトランジスタ
をそれぞれ有する複数の出力部とを設けている。第２の
発明では、第１の発明の第１のトランジスタは、ＰＭＯ
Ｓで構成し、前記第２のトランジスタ及び第３のトラン
ジスタは、ＮＭＯＳで構成している。
題を解決するために、複数のワード線及びビット線の交
差箇所にメモリセルが接続され、そのメモリセルがマト
リクス状に配列されたメモリアレイと、アドレスをデコ
ードして第１のデコード信号を出力するアドレスデコー
ダと、第１の電源電圧を昇圧して昇圧電圧を生成し前記
アドレスに基づき、選択動作によって、第２のデコード
信号を出力する昇圧手段と、前記第１及び第２のデコー
ド信号に基づき前記ワード線を選択的に駆動するワード
線ドライバとを、備えた半導体集積回路装置において、
次のような手段を講じている。即ち、前記ワード線ドラ
イバは、前記昇圧電圧をラッチして該昇圧電圧を出力す
るラッチ回路、及び前記第１のデコード信号に基づき該
ラッチ回路の出力を第２の電源電圧へプルダウンするス
イッチ手段を有するレベルシフタと、前記第２のデコー
ド信号が入力する第１の電極と前記ワード線に接続され
た第２の電極との導通状態を前記レベルシフタの出力で
制御する第１のトランジスタ、前記ワード線に接続され
た第１の電極と前記第２の電源電圧に接続された第２の
電極との導通状態を、該第１のトランジスタに対して相
補的に前記レベルシフタの出力で制御する第２のトラン
ジスタ、前記第２のデコード信号が入力する第１の電極
と前記ワード線に接続された第２の電極との導通状態を
前記第１のデコード信号で制御する第３のトランジスタ
をそれぞれ有する複数の出力部とを設けている。第２の
発明では、第１の発明の第１のトランジスタは、ＰＭＯ
Ｓで構成し、前記第２のトランジスタ及び第３のトラン
ジスタは、ＮＭＯＳで構成している。
【００１１】
【作用】第１及び第２の発明によれば、以上のように半
導体集積回路装置を構成したので、アドレスがアドレス
デコーダに入力すると、レベルシフタは昇圧電圧をラッ
チして第１のデコード信号に基づき該昇圧電圧を出力す
る。その出力により、出力部内の第１のトランジスタと
第２のトランジスタとが相補的に導通制御され、第２の
デコード信号がワード線に伝達される。更に、第３のト
ランジスタが第１のデコード信号で導通制御され、第２
のデコード信号がワード線へ伝達される。そのため、ワ
ード線ドライバにより、アドレスデコーダから出力され
た第１のデコード信号と昇圧手段から出力された第２の
デコード信号とに基づき、メモリアレイ中のメモリセル
が選択される。従って、前記課題を解決できるのであ
る。
導体集積回路装置を構成したので、アドレスがアドレス
デコーダに入力すると、レベルシフタは昇圧電圧をラッ
チして第１のデコード信号に基づき該昇圧電圧を出力す
る。その出力により、出力部内の第１のトランジスタと
第２のトランジスタとが相補的に導通制御され、第２の
デコード信号がワード線に伝達される。更に、第３のト
ランジスタが第１のデコード信号で導通制御され、第２
のデコード信号がワード線へ伝達される。そのため、ワ
ード線ドライバにより、アドレスデコーダから出力され
た第１のデコード信号と昇圧手段から出力された第２の
デコード信号とに基づき、メモリアレイ中のメモリセル
が選択される。従って、前記課題を解決できるのであ
る。
【００１２】
【実施例】図１は、本発明の実施例を示す半導体記憶装
置の一つであるＤＲＡＭに設けられるワード線ドライバ
の回路図である。ワード線ドライバは、図２に示すＤＲ
ＡＭの中のワード線ドライバ６に相当するものである。
このワード線ドライバは、ＣＭＯＳで構成されており、
複数のレベルシフタ４０と、それらの各レベルシフタ４
０の出力ノードＮ４５に接続された複数の出力部５０−
１〜５０−ｍとを備えている。各レベルシフタ４０は、
第１のデコード信号Ａを反転するインバータ４１と、該
デコード信号Ａによってゲート制御されるプルダウン用
スイッチ手段であるＮＭＯＳ４２とを有している。イン
バータ４１の出力側ノードＮ４１は、ＮＭＯＳ４３のゲ
ートが接続され、そのソースがグランドに接続され、更
に、そのドレインが、昇圧電圧ＶＰをラッチするラッチ
回路に接続されている。ラッチ回路は、ＰＭＯＳ４４，
４５を有している。ＰＭＯＳ４４のドレイン及びゲート
と、ＰＭＯＳ４５のドレイン及びゲートは、ノードＮ４
３と出力側ノードＮ４５との間にたすきがけ接続され、
更にそのＰＭＯＳ４４，４５のソースが昇圧電圧ＶＰに
接続されている。
置の一つであるＤＲＡＭに設けられるワード線ドライバ
の回路図である。ワード線ドライバは、図２に示すＤＲ
ＡＭの中のワード線ドライバ６に相当するものである。
このワード線ドライバは、ＣＭＯＳで構成されており、
複数のレベルシフタ４０と、それらの各レベルシフタ４
０の出力ノードＮ４５に接続された複数の出力部５０−
１〜５０−ｍとを備えている。各レベルシフタ４０は、
第１のデコード信号Ａを反転するインバータ４１と、該
デコード信号Ａによってゲート制御されるプルダウン用
スイッチ手段であるＮＭＯＳ４２とを有している。イン
バータ４１の出力側ノードＮ４１は、ＮＭＯＳ４３のゲ
ートが接続され、そのソースがグランドに接続され、更
に、そのドレインが、昇圧電圧ＶＰをラッチするラッチ
回路に接続されている。ラッチ回路は、ＰＭＯＳ４４，
４５を有している。ＰＭＯＳ４４のドレイン及びゲート
と、ＰＭＯＳ４５のドレイン及びゲートは、ノードＮ４
３と出力側ノードＮ４５との間にたすきがけ接続され、
更にそのＰＭＯＳ４４，４５のソースが昇圧電圧ＶＰに
接続されている。
【００１３】出力部５０−１は、ＰＭＯＳ（第１のトラ
ンジスタ）５１−１、及びＮＭＯＳ（第２、第３のトラ
ンジスタ）５２−１，５３−１を有している。ＰＭＯＳ
５１−１は、そのソース（第１の電極）が第２のデコー
ド信号ＰＷ１に、ドレイン（第２の電極）がワード線Ｗ
Ｌ１に、ゲートがレベルシフタ４０の出力側ノードＮ４
５に、それぞれ接続されている。ＰＭＯＳ５１−１のド
レインとグランドとの間には、ノードＮ４５の電位によ
ってゲート制御されるＮＭＯＳ５２−１が接続されてい
る。デコード信号ＰＷ１には、第１のデコード信号Ａに
よってゲート制御されるＮＭＯＳ５３−１のドレインが
接続され、ワード線ＷＬ１にＮＭＯＳ５３−１のソース
が接続されている。ノードＮ４５に接続された他の出力
部５０−２〜５０−ｍも、出力部５０−１と同一の回路
構成である。即ち、出力部５０−ｍは、ＰＭＯＳ５１−
ｍ、ＮＭＯＳ５２−ｍ、５３−ｍを有している。ＰＭＯ
Ｓ５１−ｍは、そのソースが第２のデコード信号ＰＷｍ
に、ドレインがワード線ＷＬｍに、ゲートがレベルシフ
タ４０の出力側ノードＮ４５に、それぞれ接続されてい
る。ＰＭＯＳ５１−ｍのドレインとグランドとの間に
は、ノードＮ４５の電位によってゲート制御されるＮＭ
ＯＳ５２−ｍが接続されている。デコード信号ＰＷｍに
は、第１のデコード信号Ａによってゲート制御されるＮ
ＭＯＳ５３−ｍのドレインが接続され、ワード線ＷＬｍ
にＮＭＯＳ５３−ｍのソースが接続されている。
ンジスタ）５１−１、及びＮＭＯＳ（第２、第３のトラ
ンジスタ）５２−１，５３−１を有している。ＰＭＯＳ
５１−１は、そのソース（第１の電極）が第２のデコー
ド信号ＰＷ１に、ドレイン（第２の電極）がワード線Ｗ
Ｌ１に、ゲートがレベルシフタ４０の出力側ノードＮ４
５に、それぞれ接続されている。ＰＭＯＳ５１−１のド
レインとグランドとの間には、ノードＮ４５の電位によ
ってゲート制御されるＮＭＯＳ５２−１が接続されてい
る。デコード信号ＰＷ１には、第１のデコード信号Ａに
よってゲート制御されるＮＭＯＳ５３−１のドレインが
接続され、ワード線ＷＬ１にＮＭＯＳ５３−１のソース
が接続されている。ノードＮ４５に接続された他の出力
部５０−２〜５０−ｍも、出力部５０−１と同一の回路
構成である。即ち、出力部５０−ｍは、ＰＭＯＳ５１−
ｍ、ＮＭＯＳ５２−ｍ、５３−ｍを有している。ＰＭＯ
Ｓ５１−ｍは、そのソースが第２のデコード信号ＰＷｍ
に、ドレインがワード線ＷＬｍに、ゲートがレベルシフ
タ４０の出力側ノードＮ４５に、それぞれ接続されてい
る。ＰＭＯＳ５１−ｍのドレインとグランドとの間に
は、ノードＮ４５の電位によってゲート制御されるＮＭ
ＯＳ５２−ｍが接続されている。デコード信号ＰＷｍに
は、第１のデコード信号Ａによってゲート制御されるＮ
ＭＯＳ５３−ｍのドレインが接続され、ワード線ＷＬｍ
にＮＭＯＳ５３−ｍのソースが接続されている。
【００１４】次に、動作を説明する。図５は、図１の動
作を説明するためのタイムチャートであり、横軸に時
間、縦軸に電圧がとられている。この図を参照しつつ、
図２及び図３の書込み動作（１）及び読み出し動作
（２）を説明する。 （１）書込み動作 電源電圧ＶＣＣが印加されると、コントロール信号ＣＴ
とクロックＣＫに基づき、各部のタイミングを制御する
ための制御信号Ｓ１がタイミング制御回路１から出力さ
れる。又、昇圧回路４を介して行アドレスＡＤＲｉに基
づき昇圧ドライバ５から第２のデコード信号ＰＷ１〜Ｐ
Ｗｍがワード線ドライバ６に出力される。一方、行アド
レスデコーダ２により、行アドレスＡＤＲｊをデコード
して第１のデコード信号Ａを出力する。更に、列アドレ
スデコーダ３から列アドレスＡＲＣをデコードしてビッ
ト線ＢＬ１〜ＢＬｍを選択するデコード信号を出力す
る。一方、Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基
づき、データの書込み動作の状態となる。 （ａ）セット動作 第１のデコード信号ＡのレベルがグランドレベルからＶ
ＣＣレベルへ推移し、それにともないＮＭＯＳ４２，５
３−１〜５３−ｍがオン状態になり、ノードＮ４５の電
位がグランドレベルになる。するとＰＭＯＳ５１−１〜
５１−ｍがオン状態となる。一方、第２のデコード信号
ＰＷ１のレベルが、グランドレベルからＶＰレベルへ推
移すると、既にＯＮ状態になっているＰＭＯＳ５１−１
〜５１−ｍを介して、ワード線ＷＬ１〜ＷＬｍのレベル
がグランドレベルからＶＰレベルへ推移するが、ＰＭＯ
Ｓの閾値のため不完全になる。しかし、ＮＭＯＳ５３−
１〜５３−ｍを介してワード線ＷＬ１〜ＷＬｍのレベル
はグランドレベルからＶＰレベルへ完全に推移する。こ
こで、ワード線ＷＬ１に接続された複数のメモリセルが
オン状態になる。更に、ビット線ドライバ８によってビ
ット線ＢＬ１〜ＢＬｍのうちの一つが選択され、１個の
メモリセル７ａが選択される。
作を説明するためのタイムチャートであり、横軸に時
間、縦軸に電圧がとられている。この図を参照しつつ、
図２及び図３の書込み動作（１）及び読み出し動作
（２）を説明する。 （１）書込み動作 電源電圧ＶＣＣが印加されると、コントロール信号ＣＴ
とクロックＣＫに基づき、各部のタイミングを制御する
ための制御信号Ｓ１がタイミング制御回路１から出力さ
れる。又、昇圧回路４を介して行アドレスＡＤＲｉに基
づき昇圧ドライバ５から第２のデコード信号ＰＷ１〜Ｐ
Ｗｍがワード線ドライバ６に出力される。一方、行アド
レスデコーダ２により、行アドレスＡＤＲｊをデコード
して第１のデコード信号Ａを出力する。更に、列アドレ
スデコーダ３から列アドレスＡＲＣをデコードしてビッ
ト線ＢＬ１〜ＢＬｍを選択するデコード信号を出力す
る。一方、Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基
づき、データの書込み動作の状態となる。 （ａ）セット動作 第１のデコード信号ＡのレベルがグランドレベルからＶ
ＣＣレベルへ推移し、それにともないＮＭＯＳ４２，５
３−１〜５３−ｍがオン状態になり、ノードＮ４５の電
位がグランドレベルになる。するとＰＭＯＳ５１−１〜
５１−ｍがオン状態となる。一方、第２のデコード信号
ＰＷ１のレベルが、グランドレベルからＶＰレベルへ推
移すると、既にＯＮ状態になっているＰＭＯＳ５１−１
〜５１−ｍを介して、ワード線ＷＬ１〜ＷＬｍのレベル
がグランドレベルからＶＰレベルへ推移するが、ＰＭＯ
Ｓの閾値のため不完全になる。しかし、ＮＭＯＳ５３−
１〜５３−ｍを介してワード線ＷＬ１〜ＷＬｍのレベル
はグランドレベルからＶＰレベルへ完全に推移する。こ
こで、ワード線ＷＬ１に接続された複数のメモリセルが
オン状態になる。更に、ビット線ドライバ８によってビ
ット線ＢＬ１〜ＢＬｍのうちの一つが選択され、１個の
メモリセル７ａが選択される。
【００１５】（ｂ）リセット動作 第２のデコード信号ＰＷ１のレベルが、ＶＰレベルから
グランドレベルへ推移することによって、オン状態にな
っているＮＭＯＳ５３−１〜５３−ｍ及びＰＭＯＳ５１
−１〜５１−ｍを介して、ワード線ＷＬ１〜ＷＬｍのレ
ベルがＶＰレベルからグランドレベルへ推移する。次
に、第１のデコード信号ＡのレベルがＶＣＣレベルから
グランドレベルへ推移し、ＮＭＯＳ５３−１〜５３−ｍ
がオフ状態となり、ノードＮ４１のレベルがインバータ
４１によってグランドレベルからＶＣＣレベルへ推移す
る。するとＮＭＯＳ４３がオン状態となりノードＮ４３
のレベルがグランドレベルとなってＰＭＯＳ４５がオン
状態となる。するとノードＮ４５のレベルがグランドレ
ベルからＶＰレベルへ推移する。次にＰＭＯＳ５１−１
〜５１−ｍがオフ状態、ＮＭＯＳ５２−１〜５２−ｍが
オン状態となり、ワード線ＷＬ１のリセットが完了す
る。
グランドレベルへ推移することによって、オン状態にな
っているＮＭＯＳ５３−１〜５３−ｍ及びＰＭＯＳ５１
−１〜５１−ｍを介して、ワード線ＷＬ１〜ＷＬｍのレ
ベルがＶＰレベルからグランドレベルへ推移する。次
に、第１のデコード信号ＡのレベルがＶＣＣレベルから
グランドレベルへ推移し、ＮＭＯＳ５３−１〜５３−ｍ
がオフ状態となり、ノードＮ４１のレベルがインバータ
４１によってグランドレベルからＶＣＣレベルへ推移す
る。するとＮＭＯＳ４３がオン状態となりノードＮ４３
のレベルがグランドレベルとなってＰＭＯＳ４５がオン
状態となる。するとノードＮ４５のレベルがグランドレ
ベルからＶＰレベルへ推移する。次にＰＭＯＳ５１−１
〜５１−ｍがオフ状態、ＮＭＯＳ５２−１〜５２−ｍが
オン状態となり、ワード線ＷＬ１のリセットが完了す
る。
【００１６】（２）読み出し動作 Ｒ／Ｗコントローラ１０が制御信号Ｓ１に基づき、デー
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ８で選択されたアドレスか
ら出力バッファ１２を介して出力データＤｏを読み出す
ことができる。以上のように、本実施例では、レベルシ
フタの入力となる第１のデコード信号Ａをゲート入力と
するＮＭＯＳ５３−１を、第２のデコード信号ＰＷ１と
ワード線ＷＬ１との間に設けたことによって、ワード線
ドライバの素子がインバータ１個分削減でき、第２のデ
コード信号ＰＷ１にかかる負荷を軽減することができ
る。つまり、従来の回路よりも少ない素子数で、より高
速の動作が可能なワード線ドライバが実現することを示
している。
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ８で選択されたアドレスか
ら出力バッファ１２を介して出力データＤｏを読み出す
ことができる。以上のように、本実施例では、レベルシ
フタの入力となる第１のデコード信号Ａをゲート入力と
するＮＭＯＳ５３−１を、第２のデコード信号ＰＷ１と
ワード線ＷＬ１との間に設けたことによって、ワード線
ドライバの素子がインバータ１個分削減でき、第２のデ
コード信号ＰＷ１にかかる負荷を軽減することができ
る。つまり、従来の回路よりも少ない素子数で、より高
速の動作が可能なワード線ドライバが実現することを示
している。
【００１７】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）ＮＭＯＳ５３−１〜５３−ｍはバイポーラトラン
ジスタに置き換えても、上記実施例とほぼ同様の作用、
効果が得られる。 （ｂ）図２のＤＲＡＭの全体構成は、他の回路構成にし
てもよい。 （ｃ）レベルシフタ４０は、他の回路構成にしてもよ
い。 （ｄ）図１において、電源の極性を逆にして、ＰＭＯＳ
とＮＭＯＳを逆にしてもよい。 （ｅ）本発明はＳＲＡＭやＲＯＭ等の他の半導体記憶装
置にも適用できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）ＮＭＯＳ５３−１〜５３−ｍはバイポーラトラン
ジスタに置き換えても、上記実施例とほぼ同様の作用、
効果が得られる。 （ｂ）図２のＤＲＡＭの全体構成は、他の回路構成にし
てもよい。 （ｃ）レベルシフタ４０は、他の回路構成にしてもよ
い。 （ｄ）図１において、電源の極性を逆にして、ＰＭＯＳ
とＮＭＯＳを逆にしてもよい。 （ｅ）本発明はＳＲＡＭやＲＯＭ等の他の半導体記憶装
置にも適用できる。
【００１８】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、レベルシフタの入力となる第１のデ
コード信号Ａをゲート入力とするＮＭＯＳを、第２のデ
コード信号とワード線との間に設けたので、ワード線ド
ライバの素子がインバータ１個分削減でき、第２のデコ
ード信号にかかる負荷を軽減することができる。つま
り、従来のインバータに相当する素子を削減することが
できる。更に、昇圧ドライバにかかる負荷が軽くなるの
で、動作スピードが速くなり、消費電流も少なくなる。
２の発明によれば、レベルシフタの入力となる第１のデ
コード信号Ａをゲート入力とするＮＭＯＳを、第２のデ
コード信号とワード線との間に設けたので、ワード線ド
ライバの素子がインバータ１個分削減でき、第２のデコ
ード信号にかかる負荷を軽減することができる。つま
り、従来のインバータに相当する素子を削減することが
できる。更に、昇圧ドライバにかかる負荷が軽くなるの
で、動作スピードが速くなり、消費電流も少なくなる。
【図１】本発明の実施例を示すワード線ドライバの回路
図である。
図である。
【図２】従来の半導体集積回路装置の一つであるＤＲＡ
Ｍを示す回路図である。
Ｍを示す回路図である。
【図３】図２中のワード線ドライバを示す回路図であ
る。
る。
【図４】従来の図２のワード線ドライバのタイムチャー
トである。
トである。
【図５】本発明の実施例のワード線トライバのタイムチ
ャートである。
ャートである。
４０ レベルシフタ ４１ インバータ ４２，４３ ＮＭＯＳ ４４，４５ ＰＭＯＳ ５０−１〜５０−ｍ 出力部 ５１−１〜５１−ｍ ＰＭＯＳ ５２−１〜５２−ｍ ＮＭＯＳ ５３−１〜５３−ｍ ＮＭＯＳ
Claims (2)
- 【請求項１】 複数のワード線及びビット線の交差箇所
にメモリセルが接続され、そのメモリセルがマトリクス
状に配列されたメモリアレイと、 アドレスをデコードして第１のデコード信号を出力する
アドレスデコーダと、 第１の電源電圧を昇圧して昇圧電圧を生成し、前記アド
レスに基づき選択動作によって第２のデコード信号を出
力する昇圧手段と、 前記第１及び第２のデコード信号に基づき、前記ワード
線を選択的に駆動するワード線ドライバとを、 備えた半導体集積回路装置において、 前記ワード線ドライバは、 前記昇圧電圧をラッチして該昇圧電圧を出力するラッチ
回路、及び前記第１のデコード信号に基づき該ラッチ回
路の出力を第２の電源電圧へプルダウンするスイッチ手
段を有するレベルシフタと、 前記第２のデコード信号が入力する第１の電極と前記ワ
ード線に接続された第２の電極との導通状態を前記レベ
ルシフタの出力で制御する第１のトランジスタ、前記ワ
ード線に接続された第１の電極と前記第２の電源電圧に
接続された第２の電極との導通状態を該第１のトランジ
スタに対して相補的に前記レベルシフタの出力で制御す
る第２のトランジスタ、前記第２のデコード信号が入力
する第１の電極と前記ワード線に接続された第２の電極
との導通状態を前記第１のデコード信号で制御する第３
のトランジスタをそれぞれ有する複数の出力部とを、 備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第１のトランジスタは、Ｐチャネル
ＭＯＳトランジスタで構成し、 前記第２のトランジスタ及び第３のトランジスタは、Ｎ
チャネルＭＯＳトランジスタで構成したことを特徴とす
る請求項１記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255424A JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
| KR1019940024593A KR100312877B1 (ko) | 1993-10-13 | 1994-09-28 | 반도체집적회로장치 |
| DE69419575T DE69419575T2 (de) | 1993-10-13 | 1994-10-03 | Integrierte Halbleiterschaltungsanordnung |
| EP94307233A EP0649146B1 (en) | 1993-10-13 | 1994-10-03 | Semiconductor integrated circuit device |
| US08/318,175 US5602796A (en) | 1993-10-13 | 1994-10-05 | Word line driver in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5255424A JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111084A true JPH07111084A (ja) | 1995-04-25 |
Family
ID=17278575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5255424A Withdrawn JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5602796A (ja) |
| EP (1) | EP0649146B1 (ja) |
| JP (1) | JPH07111084A (ja) |
| KR (1) | KR100312877B1 (ja) |
| DE (1) | DE69419575T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313620A (ja) * | 2006-06-22 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の駆動方法 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9007790D0 (en) * | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| GB9426337D0 (en) * | 1994-12-29 | 1995-03-01 | Sgs Thomson Microelectronics | Residual charge elimination for a memory device |
| JP2848314B2 (ja) * | 1996-02-28 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置 |
| US5781497A (en) * | 1996-08-02 | 1998-07-14 | Alliance Semiconductor Corp. | Random access memory word line select circuit having rapid dynamic deselect |
| JPH10144879A (ja) * | 1996-11-06 | 1998-05-29 | Toshiba Corp | ワード線ドライバ回路及び半導体記憶装置 |
| US6055203A (en) * | 1997-11-19 | 2000-04-25 | Waferscale Integration | Row decoder |
| EP0928003B1 (en) * | 1997-12-31 | 2005-09-21 | STMicroelectronics S.r.l. | Row decoder circuit for an electronic memory device, particularly for low voltage applications |
| US6111808A (en) * | 1998-03-02 | 2000-08-29 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device |
| DE19841445C2 (de) | 1998-09-10 | 2002-04-25 | Infineon Technologies Ag | Halbleiter-Schaltungsanordnung |
| JP3380852B2 (ja) * | 1999-04-13 | 2003-02-24 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP4503809B2 (ja) * | 2000-10-31 | 2010-07-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2004071023A (ja) * | 2002-08-05 | 2004-03-04 | Elpida Memory Inc | 半導体記憶装置 |
| US6580658B1 (en) * | 2002-11-07 | 2003-06-17 | Ememory Technology Inc. | Method using a word line driver for driving a word line |
| JP2005085404A (ja) * | 2003-09-10 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP4509765B2 (ja) * | 2004-12-22 | 2010-07-21 | 株式会社東芝 | Ｍｏｓ型半導体集積回路装置 |
| JP5100035B2 (ja) | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5151106B2 (ja) * | 2006-09-27 | 2013-02-27 | 富士通セミコンダクター株式会社 | 半導体メモリおよびシステム |
| US7693002B2 (en) * | 2006-10-10 | 2010-04-06 | Qualcomm Incorporated | Dynamic word line drivers and decoders for memory arrays |
| US7710796B2 (en) * | 2007-11-06 | 2010-05-04 | International Business Machines Corporation | Level shifter for boosting wordline voltage and memory cell performance |
| US8427889B2 (en) * | 2010-02-26 | 2013-04-23 | Elite Semiconductor Memory Technology Inc. | Memory device and associated main word line and word line driving circuit |
| US8755239B2 (en) * | 2011-11-17 | 2014-06-17 | Texas Instruments Incorporated | Read assist circuit for an SRAM |
| US8787109B2 (en) * | 2012-05-08 | 2014-07-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line driver having a control switch |
| US8724421B2 (en) | 2012-07-18 | 2014-05-13 | Lsi Corporation | Dual rail power supply scheme for memories |
| IT201600121631A1 (it) * | 2016-11-30 | 2018-05-30 | St Microelectronics Srl | Dispositivo di memoria a cambiamento di fase con un circuito di pilotaggio di linea di parola a elevata velocita' |
| US10311927B2 (en) * | 2017-04-24 | 2019-06-04 | Micron Technology, Inc. | Apparatuses and methods for providing word line voltages |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113888A (ja) * | 1986-10-29 | 1988-05-18 | Mitsubishi Electric Corp | ワ−ド線ドライバ回路 |
| JP3066595B2 (ja) * | 1989-06-20 | 2000-07-17 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| JP3183699B2 (ja) * | 1992-03-13 | 2001-07-09 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP3179848B2 (ja) * | 1992-03-27 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1993
- 1993-10-13 JP JP5255424A patent/JPH07111084A/ja not_active Withdrawn
-
1994
- 1994-09-28 KR KR1019940024593A patent/KR100312877B1/ko not_active IP Right Cessation
- 1994-10-03 DE DE69419575T patent/DE69419575T2/de not_active Expired - Lifetime
- 1994-10-03 EP EP94307233A patent/EP0649146B1/en not_active Expired - Lifetime
- 1994-10-05 US US08/318,175 patent/US5602796A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313620A (ja) * | 2006-06-22 | 2006-11-16 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0649146A1 (en) | 1995-04-19 |
| US5602796A (en) | 1997-02-11 |
| KR100312877B1 (ko) | 2002-02-28 |
| DE69419575T2 (de) | 2000-03-16 |
| EP0649146B1 (en) | 1999-07-21 |
| DE69419575D1 (de) | 1999-08-26 |
| KR950012729A (ko) | 1995-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07111084A (ja) | 半導体集積回路装置 | |
| US6181640B1 (en) | Control circuit for semiconductor memory device | |
| JP2501993B2 (ja) | 半導体記憶装置 | |
| KR20030014147A (ko) | 반도체기억장치 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| US20050128858A1 (en) | Negative word line driver | |
| US5808482A (en) | Row decoder with level translator | |
| US7426151B2 (en) | Device and method for performing a partial array refresh operation | |
| JP4357071B2 (ja) | 半導体装置及び半導体記憶装置 | |
| JP3967064B2 (ja) | ローデコーダ及びカラムデコーダを有する半導体メモリ装置 | |
| JPH0548465A (ja) | Ｃｍｏｓデコード回路 | |
| JP2003249098A (ja) | 半導体記憶装置 | |
| US20060176747A1 (en) | Circuit for interfacing local bitlines with global bitline | |
| JP3770565B2 (ja) | 半導体装置 | |
| JP2006059490A (ja) | 半導体記憶装置 | |
| JPH09180436A (ja) | 低消費電力のｄｒａｍビット線選択回路 | |
| JPH06195977A (ja) | 半導体記憶装置 | |
| US6586970B1 (en) | Address decoder with pseudo and or pseudo nand gate | |
| KR0167679B1 (ko) | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 | |
| JP2986939B2 (ja) | ダイナミックｒａｍ | |
| KR100254473B1 (ko) | 로오 디코더 회로 | |
| JP2001202778A (ja) | 半導体記憶装置 | |
| JP2622051B2 (ja) | Ｅｅｐｒｏｍ | |
| JP2001195879A (ja) | 半導体装置 | |
| JPH0684366A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |