JPH07111084A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07111084A JPH07111084A JP5255424A JP25542493A JPH07111084A JP H07111084 A JPH07111084 A JP H07111084A JP 5255424 A JP5255424 A JP 5255424A JP 25542493 A JP25542493 A JP 25542493A JP H07111084 A JPH07111084 A JP H07111084A
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ワード線ドライバを有する半導体集積回路装
置において、素子数の減少と動作スピードの向上を図
る。 【構成】 第1のデコード信号Aが入力するレベルシフ
タ40の出力で、直列接続されたPMOS51−1とN
MOS52−1とのゲートを制御する回路において、第
1のデコード信号Aでゲートを制御するNMOS53−
1がPMOS51−1に並列に接続されている。
置において、素子数の減少と動作スピードの向上を図
る。 【構成】 第1のデコード信号Aが入力するレベルシフ
タ40の出力で、直列接続されたPMOS51−1とN
MOS52−1とのゲートを制御する回路において、第
1のデコード信号Aでゲートを制御するNMOS53−
1がPMOS51−1に並列に接続されている。
Description
【0001】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ(Dynamic Random
Access Memory、以下、DRAMとい
う)、スタティック・ランダム・アクセス・メモリ(S
tatic Random Access Memor
y、以下、SRAMという)、及びリード・オンリ・メ
モリ(Read Only Memory、以下、RO
Mという)等のような半導体集積回路装置、特にその中
のワード線ドライバに関するものである。
ム・アクセス・メモリ(Dynamic Random
Access Memory、以下、DRAMとい
う)、スタティック・ランダム・アクセス・メモリ(S
tatic Random Access Memor
y、以下、SRAMという)、及びリード・オンリ・メ
モリ(Read Only Memory、以下、RO
Mという)等のような半導体集積回路装置、特にその中
のワード線ドライバに関するものである。
【0002】
【従来の技術】図2は、従来の半導体集積回路装置の一
つであるDRAMの一構成例を示すブロック図である。
このDRAMは、コントロール信号CTとクロックCK
に基づき、各部のタイミングを制御するための制御信号
S1を出力するタイミング制御回路1、行アドレスAD
Rjをデコードして第1のデコード信号Aを出力する行
アドレスデコーダ2、列アドレスARCをデコードして
ビット線BL1〜BLmを選択するデコード信号を出力
する列アドレスデコーダ3、及び電源電圧VCC(第1
の電源電圧)を昇圧して昇圧電圧VP(=VCC+Vt
+α、但し、Vtは閾値電圧、αは正の電圧値)を生成
する昇圧回路4を備えている。昇圧回路4には昇圧ドラ
イバ5を介してワード線ドライバ6が接続されている。
この昇圧回路4及び昇圧ドライバ5により、昇圧手段が
構成されている。昇圧ドライバ5は、行アドレスADR
iに基づき第2のデコード信号PW1〜PWmをワード
線ドライバ6に出力する回路である。ワード線ドライバ
6は、前記第1及び第2のデコード信号A,PW1〜P
Wmに基づき、ワード線WL1〜WLmを選択的に駆動
する回路である。ワード線ドライバ6にはメモリアレイ
7が接続されている。メモリアレイ7は、複数のワード
線WL1〜WLm及びビット線BL1〜BLnの交差箇
所にメモリセル7aが接続され、そのメモリセル7aが
マトリクス状に配列されている。ビット線BL1〜BL
nにはビット線ドライバ8が接続されている。ビット線
ドライバ8は列アドレスデコーダ3からのデコード信号
に基づきビット線BL1〜BLnを選択的に駆動する回
路である。又、このDRAMには入力バッファ9が設け
られている。入力バッファ9は、入力データDiを入力
しリード・ライト(以下、R/Wという)コントローラ
に与える回路である。R/Wコントローラ10は、制御
信号S1に基づきデータの書込みか読み出しかを判断す
る回路である。R/Wコントローラ10にはセンスアン
プ11を介して出力バッファ12が接続されている。セ
ンスアンプ11はメモリセル7aの出力を増幅する回路
である。出力バッファ12はセンスアンプ11の出力を
入力して出力データDoを出力する回路である。
つであるDRAMの一構成例を示すブロック図である。
このDRAMは、コントロール信号CTとクロックCK
に基づき、各部のタイミングを制御するための制御信号
S1を出力するタイミング制御回路1、行アドレスAD
Rjをデコードして第1のデコード信号Aを出力する行
アドレスデコーダ2、列アドレスARCをデコードして
ビット線BL1〜BLmを選択するデコード信号を出力
する列アドレスデコーダ3、及び電源電圧VCC(第1
の電源電圧)を昇圧して昇圧電圧VP(=VCC+Vt
+α、但し、Vtは閾値電圧、αは正の電圧値)を生成
する昇圧回路4を備えている。昇圧回路4には昇圧ドラ
イバ5を介してワード線ドライバ6が接続されている。
この昇圧回路4及び昇圧ドライバ5により、昇圧手段が
構成されている。昇圧ドライバ5は、行アドレスADR
iに基づき第2のデコード信号PW1〜PWmをワード
線ドライバ6に出力する回路である。ワード線ドライバ
6は、前記第1及び第2のデコード信号A,PW1〜P
Wmに基づき、ワード線WL1〜WLmを選択的に駆動
する回路である。ワード線ドライバ6にはメモリアレイ
7が接続されている。メモリアレイ7は、複数のワード
線WL1〜WLm及びビット線BL1〜BLnの交差箇
所にメモリセル7aが接続され、そのメモリセル7aが
マトリクス状に配列されている。ビット線BL1〜BL
nにはビット線ドライバ8が接続されている。ビット線
ドライバ8は列アドレスデコーダ3からのデコード信号
に基づきビット線BL1〜BLnを選択的に駆動する回
路である。又、このDRAMには入力バッファ9が設け
られている。入力バッファ9は、入力データDiを入力
しリード・ライト(以下、R/Wという)コントローラ
に与える回路である。R/Wコントローラ10は、制御
信号S1に基づきデータの書込みか読み出しかを判断す
る回路である。R/Wコントローラ10にはセンスアン
プ11を介して出力バッファ12が接続されている。セ
ンスアンプ11はメモリセル7aの出力を増幅する回路
である。出力バッファ12はセンスアンプ11の出力を
入力して出力データDoを出力する回路である。
【0003】図3は、図2中のワード線ドライバ6の一
構成例を示す回路図である。このワード線ドライバ6
は、相補型MOSトランジスタ(Complement
ary Metal Oxide Semicondu
ctor Transistor、以下、CMOSとい
う)で構成されており、複数のレベルシフタ20と、そ
れらの各レベルシフタ20の出力ノードN25に接続さ
れた複数の出力部30−1〜30−mとを備えている。
各レベルシフタ20は、第1のデコード信号Aを反転す
るインバータ21と、該デコード信号Aによってゲート
制御されるプルダウン用スイッチ手段であるNチャネル
MOSトランジスタ(以下、NMOSという)22を有
している。インバータ21の出力側ノードN21は、N
MOS23のゲートが接続され、そのソースがグランド
に接続され、更に、そのドレインが、昇圧電圧VPをラ
ッチするラッチ回路に接続されている。ラッチ回路は、
PチャネルMOSトランジスタ(以下、PMOSとい
う)24,25を有している。PMOS24のドレイン
及びゲートと、PMOS25のドレイン及びゲートは、
ノードN23と出力側ノードN25との間にたすきがけ
接続され、更にそのPMOS24,25のソースが昇圧
電圧VPに接続されている。
構成例を示す回路図である。このワード線ドライバ6
は、相補型MOSトランジスタ(Complement
ary Metal Oxide Semicondu
ctor Transistor、以下、CMOSとい
う)で構成されており、複数のレベルシフタ20と、そ
れらの各レベルシフタ20の出力ノードN25に接続さ
れた複数の出力部30−1〜30−mとを備えている。
各レベルシフタ20は、第1のデコード信号Aを反転す
るインバータ21と、該デコード信号Aによってゲート
制御されるプルダウン用スイッチ手段であるNチャネル
MOSトランジスタ(以下、NMOSという)22を有
している。インバータ21の出力側ノードN21は、N
MOS23のゲートが接続され、そのソースがグランド
に接続され、更に、そのドレインが、昇圧電圧VPをラ
ッチするラッチ回路に接続されている。ラッチ回路は、
PチャネルMOSトランジスタ(以下、PMOSとい
う)24,25を有している。PMOS24のドレイン
及びゲートと、PMOS25のドレイン及びゲートは、
ノードN23と出力側ノードN25との間にたすきがけ
接続され、更にそのPMOS24,25のソースが昇圧
電圧VPに接続されている。
【0004】出力部30−1は、PMOS31−1、N
MOS32−1、33−1、及びインバータ34−1を
有している。PMOS31−1は、そのソースが第2の
デコード信号PW1に、ドレインがワード線WL1に、
ゲートがレベルシフタ20の出力側ノードN25に、そ
れぞれ接続されている。PMOS31−1のドレインと
グランド(第2の電源電圧)との間には、ノードN25
の電位によってゲート制御されるNMOS32−1と、
ノードN33−1の電位によってゲート制御されるNM
OS33−1とが、並列に接続されている。デコード信
号PW1には、それを反転するインバータ34−1の入
力側が接続され、その出力側がノードN33−1に接続
されている。ノードN25に接続された他の出力部30
−2〜30−mも、出力部30−1と同一の回路構成で
ある。即ち、出力部30−mは、PMOS31−m、N
MOS32−m、33−m、及びインバータ34−mを
有している。PMOS31−mは、そのソース(第1の
電極)が第2のデコード信号PWmに、ドレイン(第2
の電極)がワード線WLmに、ゲートがレベルシフタ2
0の出力側ノードN25に、それぞれ接続されている。
PMOS31−mのドレインとグランドとの間には、ノ
ードN25の電位によってゲート制御されるNMOS3
2−mと、ノードN33−mの電位によってゲート制御
されるNMOS33−mとが、並列に接続されている。
デコード信号PWmには、それを反転するインバータ3
4−mの入力側が接続され、その出力側がノードN33
−mに接続されている。図4は、図2の動作を説明する
ためのタイムチャートであり、横軸に時間、縦軸に電圧
がとられている。この図を参照しつつ、図2及び図3の
書込み動作(1)及び読み出し動作(2)を説明する。
MOS32−1、33−1、及びインバータ34−1を
有している。PMOS31−1は、そのソースが第2の
デコード信号PW1に、ドレインがワード線WL1に、
ゲートがレベルシフタ20の出力側ノードN25に、そ
れぞれ接続されている。PMOS31−1のドレインと
グランド(第2の電源電圧)との間には、ノードN25
の電位によってゲート制御されるNMOS32−1と、
ノードN33−1の電位によってゲート制御されるNM
OS33−1とが、並列に接続されている。デコード信
号PW1には、それを反転するインバータ34−1の入
力側が接続され、その出力側がノードN33−1に接続
されている。ノードN25に接続された他の出力部30
−2〜30−mも、出力部30−1と同一の回路構成で
ある。即ち、出力部30−mは、PMOS31−m、N
MOS32−m、33−m、及びインバータ34−mを
有している。PMOS31−mは、そのソース(第1の
電極)が第2のデコード信号PWmに、ドレイン(第2
の電極)がワード線WLmに、ゲートがレベルシフタ2
0の出力側ノードN25に、それぞれ接続されている。
PMOS31−mのドレインとグランドとの間には、ノ
ードN25の電位によってゲート制御されるNMOS3
2−mと、ノードN33−mの電位によってゲート制御
されるNMOS33−mとが、並列に接続されている。
デコード信号PWmには、それを反転するインバータ3
4−mの入力側が接続され、その出力側がノードN33
−mに接続されている。図4は、図2の動作を説明する
ためのタイムチャートであり、横軸に時間、縦軸に電圧
がとられている。この図を参照しつつ、図2及び図3の
書込み動作(1)及び読み出し動作(2)を説明する。
【0005】(1)書込み動作 電源電圧VCCが印加されると、コントロール信号CT
とクロックCKに基づき、各部のタイミングを制御する
ための制御信号S1がタイミング制御回路1から出力さ
れる。又、昇圧回路4を介して行アドレスADRiに基
づき昇圧ドライバ5から第2のデコード信号PW1〜P
Wmがワード線ドライバ6に出力される。一方、行アド
レスデコーダ2により、行アドレスADRjをデコード
して第1のデコード信号Aを出力する。更に、列アドレ
スデコーダ3から列アドレスARCをデコードしてビッ
ト線BL1〜BLmを選択するデコード信号を出力す
る。一方、R/Wコントローラ10が制御信号S1に基
づき、データDiの書込み動作の状態となる。 (a)セット動作 デコード信号AのレベルがグランドレベルからVCCレ
ベルへ推移し、それにともないNMOS22がオン状態
になり、ノードN25の電位がグランドレベルになる。
一方、デコード信号PW1のレベルが、グランドレベル
からVPレベルへ推移し、既にON状態になっているP
MOS31−1を介して、ワード線WL1のレベルをグ
ランドレベルからVPレベルへ推移させる。ここで、ワ
ード線WL1に接続された複数のメモリセルがオン状態
になる。更に、ビット線ドライバ8によってビット線B
L1〜BLmのうちの一つが選択され、1個のメモリセ
ル7aが選択される。
とクロックCKに基づき、各部のタイミングを制御する
ための制御信号S1がタイミング制御回路1から出力さ
れる。又、昇圧回路4を介して行アドレスADRiに基
づき昇圧ドライバ5から第2のデコード信号PW1〜P
Wmがワード線ドライバ6に出力される。一方、行アド
レスデコーダ2により、行アドレスADRjをデコード
して第1のデコード信号Aを出力する。更に、列アドレ
スデコーダ3から列アドレスARCをデコードしてビッ
ト線BL1〜BLmを選択するデコード信号を出力す
る。一方、R/Wコントローラ10が制御信号S1に基
づき、データDiの書込み動作の状態となる。 (a)セット動作 デコード信号AのレベルがグランドレベルからVCCレ
ベルへ推移し、それにともないNMOS22がオン状態
になり、ノードN25の電位がグランドレベルになる。
一方、デコード信号PW1のレベルが、グランドレベル
からVPレベルへ推移し、既にON状態になっているP
MOS31−1を介して、ワード線WL1のレベルをグ
ランドレベルからVPレベルへ推移させる。ここで、ワ
ード線WL1に接続された複数のメモリセルがオン状態
になる。更に、ビット線ドライバ8によってビット線B
L1〜BLmのうちの一つが選択され、1個のメモリセ
ル7aが選択される。
【0006】(b)リセット動作 デコード信号PW1のレベルが、VPレベルからグラン
ドレベルへ推移すると、PMOS31−1を介してワー
ド線WL1のレベルがVPレベルからグランドレベルへ
推移するが、PMOSの閾値のため不完全になる。とこ
ろが、インバータ34−1によってノードN33−1が
グランドレベルからVCCレベルへ推移し、NMOS3
3−1がON状態になる。従ってワード線WL1のレベ
ルがVPレベルからグランドレベルへ完全に推移する。
ドレベルへ推移すると、PMOS31−1を介してワー
ド線WL1のレベルがVPレベルからグランドレベルへ
推移するが、PMOSの閾値のため不完全になる。とこ
ろが、インバータ34−1によってノードN33−1が
グランドレベルからVCCレベルへ推移し、NMOS3
3−1がON状態になる。従ってワード線WL1のレベ
ルがVPレベルからグランドレベルへ完全に推移する。
【0007】次に、第1のデコード信号AのレベルがV
CCレベルからグランドレベルへ推移し、ノードN21
のレベルがインバータ21によってグランドレベルから
VCCレベルへ推移する。するとNMOS23がオン状
態となり、ノードN23のレベルがグランドレベルとな
ってPMOS25がオン状態となる。するとノードN2
5のレベルがグランドレベルからVPレベルへ推移す
る。次にNMOS32−1がON状態になってワード線
WL1のリセットが完了する。
CCレベルからグランドレベルへ推移し、ノードN21
のレベルがインバータ21によってグランドレベルから
VCCレベルへ推移する。するとNMOS23がオン状
態となり、ノードN23のレベルがグランドレベルとな
ってPMOS25がオン状態となる。するとノードN2
5のレベルがグランドレベルからVPレベルへ推移す
る。次にNMOS32−1がON状態になってワード線
WL1のリセットが完了する。
【0008】(2)読み出し動作 R/Wコントローラ10が制御信号S1に基づき、デー
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ8で選択されたアドレスか
ら出力バッファ12を介して出力データDoを読み出す
ことができる。
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ8で選択されたアドレスか
ら出力バッファ12を介して出力データDoを読み出す
ことができる。
【0009】
【発明が解決しようとする課題】しかしながら、従来の
DRAMに用いられる図3のワード線ドライバでは、次
のような課題があった。高集積度を要求される半導体集
積回路装置において、ワード線ドライバの占める面積を
小さくするために、ワード線ドライバを構成する素子数
を可能なかぎり少なくすることが必要である。しかし、
第3図に示す従来回路では、ワード線リセット時にリセ
ット用のNMOS33−1〜33−mと、そのゲートを
駆動するためのインバータ34−1〜34−mが必要と
なり、素子数が多くなるという問題点と、デコード信号
PW1〜PWmの負荷が重くなり動作スピードが遅くな
るという問題点がある。本発明は、前記従来技術が持っ
ていた課題として、素子数が多く動作スピードが遅いと
いう点について解決し、素子数が少なく、昇圧ドライバ
5の負荷を軽くした動作スピードの速い半導体集積回路
装置を提供するものである。
DRAMに用いられる図3のワード線ドライバでは、次
のような課題があった。高集積度を要求される半導体集
積回路装置において、ワード線ドライバの占める面積を
小さくするために、ワード線ドライバを構成する素子数
を可能なかぎり少なくすることが必要である。しかし、
第3図に示す従来回路では、ワード線リセット時にリセ
ット用のNMOS33−1〜33−mと、そのゲートを
駆動するためのインバータ34−1〜34−mが必要と
なり、素子数が多くなるという問題点と、デコード信号
PW1〜PWmの負荷が重くなり動作スピードが遅くな
るという問題点がある。本発明は、前記従来技術が持っ
ていた課題として、素子数が多く動作スピードが遅いと
いう点について解決し、素子数が少なく、昇圧ドライバ
5の負荷を軽くした動作スピードの速い半導体集積回路
装置を提供するものである。
【0010】
【課題を解決するための手段】第1の発明では、前記課
題を解決するために、複数のワード線及びビット線の交
差箇所にメモリセルが接続され、そのメモリセルがマト
リクス状に配列されたメモリアレイと、アドレスをデコ
ードして第1のデコード信号を出力するアドレスデコー
ダと、第1の電源電圧を昇圧して昇圧電圧を生成し前記
アドレスに基づき、選択動作によって、第2のデコード
信号を出力する昇圧手段と、前記第1及び第2のデコー
ド信号に基づき前記ワード線を選択的に駆動するワード
線ドライバとを、備えた半導体集積回路装置において、
次のような手段を講じている。即ち、前記ワード線ドラ
イバは、前記昇圧電圧をラッチして該昇圧電圧を出力す
るラッチ回路、及び前記第1のデコード信号に基づき該
ラッチ回路の出力を第2の電源電圧へプルダウンするス
イッチ手段を有するレベルシフタと、前記第2のデコー
ド信号が入力する第1の電極と前記ワード線に接続され
た第2の電極との導通状態を前記レベルシフタの出力で
制御する第1のトランジスタ、前記ワード線に接続され
た第1の電極と前記第2の電源電圧に接続された第2の
電極との導通状態を、該第1のトランジスタに対して相
補的に前記レベルシフタの出力で制御する第2のトラン
ジスタ、前記第2のデコード信号が入力する第1の電極
と前記ワード線に接続された第2の電極との導通状態を
前記第1のデコード信号で制御する第3のトランジスタ
をそれぞれ有する複数の出力部とを設けている。第2の
発明では、第1の発明の第1のトランジスタは、PMO
Sで構成し、前記第2のトランジスタ及び第3のトラン
ジスタは、NMOSで構成している。
題を解決するために、複数のワード線及びビット線の交
差箇所にメモリセルが接続され、そのメモリセルがマト
リクス状に配列されたメモリアレイと、アドレスをデコ
ードして第1のデコード信号を出力するアドレスデコー
ダと、第1の電源電圧を昇圧して昇圧電圧を生成し前記
アドレスに基づき、選択動作によって、第2のデコード
信号を出力する昇圧手段と、前記第1及び第2のデコー
ド信号に基づき前記ワード線を選択的に駆動するワード
線ドライバとを、備えた半導体集積回路装置において、
次のような手段を講じている。即ち、前記ワード線ドラ
イバは、前記昇圧電圧をラッチして該昇圧電圧を出力す
るラッチ回路、及び前記第1のデコード信号に基づき該
ラッチ回路の出力を第2の電源電圧へプルダウンするス
イッチ手段を有するレベルシフタと、前記第2のデコー
ド信号が入力する第1の電極と前記ワード線に接続され
た第2の電極との導通状態を前記レベルシフタの出力で
制御する第1のトランジスタ、前記ワード線に接続され
た第1の電極と前記第2の電源電圧に接続された第2の
電極との導通状態を、該第1のトランジスタに対して相
補的に前記レベルシフタの出力で制御する第2のトラン
ジスタ、前記第2のデコード信号が入力する第1の電極
と前記ワード線に接続された第2の電極との導通状態を
前記第1のデコード信号で制御する第3のトランジスタ
をそれぞれ有する複数の出力部とを設けている。第2の
発明では、第1の発明の第1のトランジスタは、PMO
Sで構成し、前記第2のトランジスタ及び第3のトラン
ジスタは、NMOSで構成している。
【0011】
【作用】第1及び第2の発明によれば、以上のように半
導体集積回路装置を構成したので、アドレスがアドレス
デコーダに入力すると、レベルシフタは昇圧電圧をラッ
チして第1のデコード信号に基づき該昇圧電圧を出力す
る。その出力により、出力部内の第1のトランジスタと
第2のトランジスタとが相補的に導通制御され、第2の
デコード信号がワード線に伝達される。更に、第3のト
ランジスタが第1のデコード信号で導通制御され、第2
のデコード信号がワード線へ伝達される。そのため、ワ
ード線ドライバにより、アドレスデコーダから出力され
た第1のデコード信号と昇圧手段から出力された第2の
デコード信号とに基づき、メモリアレイ中のメモリセル
が選択される。従って、前記課題を解決できるのであ
る。
導体集積回路装置を構成したので、アドレスがアドレス
デコーダに入力すると、レベルシフタは昇圧電圧をラッ
チして第1のデコード信号に基づき該昇圧電圧を出力す
る。その出力により、出力部内の第1のトランジスタと
第2のトランジスタとが相補的に導通制御され、第2の
デコード信号がワード線に伝達される。更に、第3のト
ランジスタが第1のデコード信号で導通制御され、第2
のデコード信号がワード線へ伝達される。そのため、ワ
ード線ドライバにより、アドレスデコーダから出力され
た第1のデコード信号と昇圧手段から出力された第2の
デコード信号とに基づき、メモリアレイ中のメモリセル
が選択される。従って、前記課題を解決できるのであ
る。
【0012】
【実施例】図1は、本発明の実施例を示す半導体記憶装
置の一つであるDRAMに設けられるワード線ドライバ
の回路図である。ワード線ドライバは、図2に示すDR
AMの中のワード線ドライバ6に相当するものである。
このワード線ドライバは、CMOSで構成されており、
複数のレベルシフタ40と、それらの各レベルシフタ4
0の出力ノードN45に接続された複数の出力部50−
1〜50−mとを備えている。各レベルシフタ40は、
第1のデコード信号Aを反転するインバータ41と、該
デコード信号Aによってゲート制御されるプルダウン用
スイッチ手段であるNMOS42とを有している。イン
バータ41の出力側ノードN41は、NMOS43のゲ
ートが接続され、そのソースがグランドに接続され、更
に、そのドレインが、昇圧電圧VPをラッチするラッチ
回路に接続されている。ラッチ回路は、PMOS44,
45を有している。PMOS44のドレイン及びゲート
と、PMOS45のドレイン及びゲートは、ノードN4
3と出力側ノードN45との間にたすきがけ接続され、
更にそのPMOS44,45のソースが昇圧電圧VPに
接続されている。
置の一つであるDRAMに設けられるワード線ドライバ
の回路図である。ワード線ドライバは、図2に示すDR
AMの中のワード線ドライバ6に相当するものである。
このワード線ドライバは、CMOSで構成されており、
複数のレベルシフタ40と、それらの各レベルシフタ4
0の出力ノードN45に接続された複数の出力部50−
1〜50−mとを備えている。各レベルシフタ40は、
第1のデコード信号Aを反転するインバータ41と、該
デコード信号Aによってゲート制御されるプルダウン用
スイッチ手段であるNMOS42とを有している。イン
バータ41の出力側ノードN41は、NMOS43のゲ
ートが接続され、そのソースがグランドに接続され、更
に、そのドレインが、昇圧電圧VPをラッチするラッチ
回路に接続されている。ラッチ回路は、PMOS44,
45を有している。PMOS44のドレイン及びゲート
と、PMOS45のドレイン及びゲートは、ノードN4
3と出力側ノードN45との間にたすきがけ接続され、
更にそのPMOS44,45のソースが昇圧電圧VPに
接続されている。
【0013】出力部50−1は、PMOS(第1のトラ
ンジスタ)51−1、及びNMOS(第2、第3のトラ
ンジスタ)52−1,53−1を有している。PMOS
51−1は、そのソース(第1の電極)が第2のデコー
ド信号PW1に、ドレイン(第2の電極)がワード線W
L1に、ゲートがレベルシフタ40の出力側ノードN4
5に、それぞれ接続されている。PMOS51−1のド
レインとグランドとの間には、ノードN45の電位によ
ってゲート制御されるNMOS52−1が接続されてい
る。デコード信号PW1には、第1のデコード信号Aに
よってゲート制御されるNMOS53−1のドレインが
接続され、ワード線WL1にNMOS53−1のソース
が接続されている。ノードN45に接続された他の出力
部50−2〜50−mも、出力部50−1と同一の回路
構成である。即ち、出力部50−mは、PMOS51−
m、NMOS52−m、53−mを有している。PMO
S51−mは、そのソースが第2のデコード信号PWm
に、ドレインがワード線WLmに、ゲートがレベルシフ
タ40の出力側ノードN45に、それぞれ接続されてい
る。PMOS51−mのドレインとグランドとの間に
は、ノードN45の電位によってゲート制御されるNM
OS52−mが接続されている。デコード信号PWmに
は、第1のデコード信号Aによってゲート制御されるN
MOS53−mのドレインが接続され、ワード線WLm
にNMOS53−mのソースが接続されている。
ンジスタ)51−1、及びNMOS(第2、第3のトラ
ンジスタ)52−1,53−1を有している。PMOS
51−1は、そのソース(第1の電極)が第2のデコー
ド信号PW1に、ドレイン(第2の電極)がワード線W
L1に、ゲートがレベルシフタ40の出力側ノードN4
5に、それぞれ接続されている。PMOS51−1のド
レインとグランドとの間には、ノードN45の電位によ
ってゲート制御されるNMOS52−1が接続されてい
る。デコード信号PW1には、第1のデコード信号Aに
よってゲート制御されるNMOS53−1のドレインが
接続され、ワード線WL1にNMOS53−1のソース
が接続されている。ノードN45に接続された他の出力
部50−2〜50−mも、出力部50−1と同一の回路
構成である。即ち、出力部50−mは、PMOS51−
m、NMOS52−m、53−mを有している。PMO
S51−mは、そのソースが第2のデコード信号PWm
に、ドレインがワード線WLmに、ゲートがレベルシフ
タ40の出力側ノードN45に、それぞれ接続されてい
る。PMOS51−mのドレインとグランドとの間に
は、ノードN45の電位によってゲート制御されるNM
OS52−mが接続されている。デコード信号PWmに
は、第1のデコード信号Aによってゲート制御されるN
MOS53−mのドレインが接続され、ワード線WLm
にNMOS53−mのソースが接続されている。
【0014】次に、動作を説明する。図5は、図1の動
作を説明するためのタイムチャートであり、横軸に時
間、縦軸に電圧がとられている。この図を参照しつつ、
図2及び図3の書込み動作(1)及び読み出し動作
(2)を説明する。 (1)書込み動作 電源電圧VCCが印加されると、コントロール信号CT
とクロックCKに基づき、各部のタイミングを制御する
ための制御信号S1がタイミング制御回路1から出力さ
れる。又、昇圧回路4を介して行アドレスADRiに基
づき昇圧ドライバ5から第2のデコード信号PW1〜P
Wmがワード線ドライバ6に出力される。一方、行アド
レスデコーダ2により、行アドレスADRjをデコード
して第1のデコード信号Aを出力する。更に、列アドレ
スデコーダ3から列アドレスARCをデコードしてビッ
ト線BL1〜BLmを選択するデコード信号を出力す
る。一方、R/Wコントローラ10が制御信号S1に基
づき、データの書込み動作の状態となる。 (a)セット動作 第1のデコード信号AのレベルがグランドレベルからV
CCレベルへ推移し、それにともないNMOS42,5
3−1〜53−mがオン状態になり、ノードN45の電
位がグランドレベルになる。するとPMOS51−1〜
51−mがオン状態となる。一方、第2のデコード信号
PW1のレベルが、グランドレベルからVPレベルへ推
移すると、既にON状態になっているPMOS51−1
〜51−mを介して、ワード線WL1〜WLmのレベル
がグランドレベルからVPレベルへ推移するが、PMO
Sの閾値のため不完全になる。しかし、NMOS53−
1〜53−mを介してワード線WL1〜WLmのレベル
はグランドレベルからVPレベルへ完全に推移する。こ
こで、ワード線WL1に接続された複数のメモリセルが
オン状態になる。更に、ビット線ドライバ8によってビ
ット線BL1〜BLmのうちの一つが選択され、1個の
メモリセル7aが選択される。
作を説明するためのタイムチャートであり、横軸に時
間、縦軸に電圧がとられている。この図を参照しつつ、
図2及び図3の書込み動作(1)及び読み出し動作
(2)を説明する。 (1)書込み動作 電源電圧VCCが印加されると、コントロール信号CT
とクロックCKに基づき、各部のタイミングを制御する
ための制御信号S1がタイミング制御回路1から出力さ
れる。又、昇圧回路4を介して行アドレスADRiに基
づき昇圧ドライバ5から第2のデコード信号PW1〜P
Wmがワード線ドライバ6に出力される。一方、行アド
レスデコーダ2により、行アドレスADRjをデコード
して第1のデコード信号Aを出力する。更に、列アドレ
スデコーダ3から列アドレスARCをデコードしてビッ
ト線BL1〜BLmを選択するデコード信号を出力す
る。一方、R/Wコントローラ10が制御信号S1に基
づき、データの書込み動作の状態となる。 (a)セット動作 第1のデコード信号AのレベルがグランドレベルからV
CCレベルへ推移し、それにともないNMOS42,5
3−1〜53−mがオン状態になり、ノードN45の電
位がグランドレベルになる。するとPMOS51−1〜
51−mがオン状態となる。一方、第2のデコード信号
PW1のレベルが、グランドレベルからVPレベルへ推
移すると、既にON状態になっているPMOS51−1
〜51−mを介して、ワード線WL1〜WLmのレベル
がグランドレベルからVPレベルへ推移するが、PMO
Sの閾値のため不完全になる。しかし、NMOS53−
1〜53−mを介してワード線WL1〜WLmのレベル
はグランドレベルからVPレベルへ完全に推移する。こ
こで、ワード線WL1に接続された複数のメモリセルが
オン状態になる。更に、ビット線ドライバ8によってビ
ット線BL1〜BLmのうちの一つが選択され、1個の
メモリセル7aが選択される。
【0015】(b)リセット動作 第2のデコード信号PW1のレベルが、VPレベルから
グランドレベルへ推移することによって、オン状態にな
っているNMOS53−1〜53−m及びPMOS51
−1〜51−mを介して、ワード線WL1〜WLmのレ
ベルがVPレベルからグランドレベルへ推移する。次
に、第1のデコード信号AのレベルがVCCレベルから
グランドレベルへ推移し、NMOS53−1〜53−m
がオフ状態となり、ノードN41のレベルがインバータ
41によってグランドレベルからVCCレベルへ推移す
る。するとNMOS43がオン状態となりノードN43
のレベルがグランドレベルとなってPMOS45がオン
状態となる。するとノードN45のレベルがグランドレ
ベルからVPレベルへ推移する。次にPMOS51−1
〜51−mがオフ状態、NMOS52−1〜52−mが
オン状態となり、ワード線WL1のリセットが完了す
る。
グランドレベルへ推移することによって、オン状態にな
っているNMOS53−1〜53−m及びPMOS51
−1〜51−mを介して、ワード線WL1〜WLmのレ
ベルがVPレベルからグランドレベルへ推移する。次
に、第1のデコード信号AのレベルがVCCレベルから
グランドレベルへ推移し、NMOS53−1〜53−m
がオフ状態となり、ノードN41のレベルがインバータ
41によってグランドレベルからVCCレベルへ推移す
る。するとNMOS43がオン状態となりノードN43
のレベルがグランドレベルとなってPMOS45がオン
状態となる。するとノードN45のレベルがグランドレ
ベルからVPレベルへ推移する。次にPMOS51−1
〜51−mがオフ状態、NMOS52−1〜52−mが
オン状態となり、ワード線WL1のリセットが完了す
る。
【0016】(2)読み出し動作 R/Wコントローラ10が制御信号S1に基づき、デー
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ8で選択されたアドレスか
ら出力バッファ12を介して出力データDoを読み出す
ことができる。以上のように、本実施例では、レベルシ
フタの入力となる第1のデコード信号Aをゲート入力と
するNMOS53−1を、第2のデコード信号PW1と
ワード線WL1との間に設けたことによって、ワード線
ドライバの素子がインバータ1個分削減でき、第2のデ
コード信号PW1にかかる負荷を軽減することができ
る。つまり、従来の回路よりも少ない素子数で、より高
速の動作が可能なワード線ドライバが実現することを示
している。
タの読み出し動作の状態となる。ワード線が選択される
セット動作及びリセット動作は、前記書込み動作と同様
に行われ、ビット線ドライバ8で選択されたアドレスか
ら出力バッファ12を介して出力データDoを読み出す
ことができる。以上のように、本実施例では、レベルシ
フタの入力となる第1のデコード信号Aをゲート入力と
するNMOS53−1を、第2のデコード信号PW1と
ワード線WL1との間に設けたことによって、ワード線
ドライバの素子がインバータ1個分削減でき、第2のデ
コード信号PW1にかかる負荷を軽減することができ
る。つまり、従来の回路よりも少ない素子数で、より高
速の動作が可能なワード線ドライバが実現することを示
している。
【0017】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a)NMOS53−1〜53−mはバイポーラトラン
ジスタに置き換えても、上記実施例とほぼ同様の作用、
効果が得られる。 (b)図2のDRAMの全体構成は、他の回路構成にし
てもよい。 (c)レベルシフタ40は、他の回路構成にしてもよ
い。 (d)図1において、電源の極性を逆にして、PMOS
とNMOSを逆にしてもよい。 (e)本発明はSRAMやROM等の他の半導体記憶装
置にも適用できる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a)NMOS53−1〜53−mはバイポーラトラン
ジスタに置き換えても、上記実施例とほぼ同様の作用、
効果が得られる。 (b)図2のDRAMの全体構成は、他の回路構成にし
てもよい。 (c)レベルシフタ40は、他の回路構成にしてもよ
い。 (d)図1において、電源の極性を逆にして、PMOS
とNMOSを逆にしてもよい。 (e)本発明はSRAMやROM等の他の半導体記憶装
置にも適用できる。
【0018】
【発明の効果】以上詳細に説明したように、第1及び第
2の発明によれば、レベルシフタの入力となる第1のデ
コード信号Aをゲート入力とするNMOSを、第2のデ
コード信号とワード線との間に設けたので、ワード線ド
ライバの素子がインバータ1個分削減でき、第2のデコ
ード信号にかかる負荷を軽減することができる。つま
り、従来のインバータに相当する素子を削減することが
できる。更に、昇圧ドライバにかかる負荷が軽くなるの
で、動作スピードが速くなり、消費電流も少なくなる。
2の発明によれば、レベルシフタの入力となる第1のデ
コード信号Aをゲート入力とするNMOSを、第2のデ
コード信号とワード線との間に設けたので、ワード線ド
ライバの素子がインバータ1個分削減でき、第2のデコ
ード信号にかかる負荷を軽減することができる。つま
り、従来のインバータに相当する素子を削減することが
できる。更に、昇圧ドライバにかかる負荷が軽くなるの
で、動作スピードが速くなり、消費電流も少なくなる。
【図1】本発明の実施例を示すワード線ドライバの回路
図である。
図である。
【図2】従来の半導体集積回路装置の一つであるDRA
Mを示す回路図である。
Mを示す回路図である。
【図3】図2中のワード線ドライバを示す回路図であ
る。
る。
【図4】従来の図2のワード線ドライバのタイムチャー
トである。
トである。
【図5】本発明の実施例のワード線トライバのタイムチ
ャートである。
ャートである。
40 レベルシフタ 41 インバータ 42,43 NMOS 44,45 PMOS 50−1〜50−m 出力部 51−1〜51−m PMOS 52−1〜52−m NMOS 53−1〜53−m NMOS
Claims (2)
- 【請求項1】 複数のワード線及びビット線の交差箇所
にメモリセルが接続され、そのメモリセルがマトリクス
状に配列されたメモリアレイと、 アドレスをデコードして第1のデコード信号を出力する
アドレスデコーダと、 第1の電源電圧を昇圧して昇圧電圧を生成し、前記アド
レスに基づき選択動作によって第2のデコード信号を出
力する昇圧手段と、 前記第1及び第2のデコード信号に基づき、前記ワード
線を選択的に駆動するワード線ドライバとを、 備えた半導体集積回路装置において、 前記ワード線ドライバは、 前記昇圧電圧をラッチして該昇圧電圧を出力するラッチ
回路、及び前記第1のデコード信号に基づき該ラッチ回
路の出力を第2の電源電圧へプルダウンするスイッチ手
段を有するレベルシフタと、 前記第2のデコード信号が入力する第1の電極と前記ワ
ード線に接続された第2の電極との導通状態を前記レベ
ルシフタの出力で制御する第1のトランジスタ、前記ワ
ード線に接続された第1の電極と前記第2の電源電圧に
接続された第2の電極との導通状態を該第1のトランジ
スタに対して相補的に前記レベルシフタの出力で制御す
る第2のトランジスタ、前記第2のデコード信号が入力
する第1の電極と前記ワード線に接続された第2の電極
との導通状態を前記第1のデコード信号で制御する第3
のトランジスタをそれぞれ有する複数の出力部とを、 備えたことを特徴とする半導体集積回路装置。 - 【請求項2】 前記第1のトランジスタは、Pチャネル
MOSトランジスタで構成し、 前記第2のトランジスタ及び第3のトランジスタは、N
チャネルMOSトランジスタで構成したことを特徴とす
る請求項1記載の半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5255424A JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
KR1019940024593A KR100312877B1 (ko) | 1993-10-13 | 1994-09-28 | 반도체집적회로장치 |
DE69419575T DE69419575T2 (de) | 1993-10-13 | 1994-10-03 | Integrierte Halbleiterschaltungsanordnung |
EP94307233A EP0649146B1 (en) | 1993-10-13 | 1994-10-03 | Semiconductor integrated circuit device |
US08/318,175 US5602796A (en) | 1993-10-13 | 1994-10-05 | Word line driver in a semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5255424A JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07111084A true JPH07111084A (ja) | 1995-04-25 |
Family
ID=17278575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5255424A Withdrawn JPH07111084A (ja) | 1993-10-13 | 1993-10-13 | 半導体集積回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5602796A (ja) |
EP (1) | EP0649146B1 (ja) |
JP (1) | JPH07111084A (ja) |
KR (1) | KR100312877B1 (ja) |
DE (1) | DE69419575T2 (ja) |
Cited By (1)
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- 1993-10-13 JP JP5255424A patent/JPH07111084A/ja not_active Withdrawn
-
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- 1994-09-28 KR KR1019940024593A patent/KR100312877B1/ko not_active IP Right Cessation
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- 1994-10-03 EP EP94307233A patent/EP0649146B1/en not_active Expired - Lifetime
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