JP2009289308A

JP2009289308A - 半導体記憶装置

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Publication number: JP2009289308A
Application number: JP2008139003A
Authority: JP
Inventors: Osamu Hirabayashi; 修平林
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-05-28
Filing date: 2008-05-28
Publication date: 2009-12-10
Also published as: US20090296497A1; US7885125B2

Abstract

【課題】ワード線選択レベルをロジック用電源及びメモリセル用電源の中間電圧にすることで動作安定性を向上させるとともに、低電圧化を実現する。
【解決手段】第１の電源電圧が供給されるロジック回路と、第１の電源電圧よりも高い第２の電源電圧が供給され、互いに交差する複数のワード線及びビット線並びにそれら交差部に接続された複数のメモリセルを有するセルアレイと、ワード線を駆動するワード線ドライバとを備え、ワード線ドライバは、第１の電源電圧の供給端とワード線の駆動端との間及び第２の電源電圧の供給端とワード線の駆動端との間に接続された複数のプルアップ回路、及び前記ワード線の駆動端と接地端との間に接続されたプルダウン回路とを備え、ワード線駆動時に複数のプルアップ回路の駆動力の比に応じた第１及び第２の電源電圧の中間電圧でワード線を駆動する。
【選択図】図４

Description

本発明は、半導体記憶装置に関し、特に、ロジック用電源及びメモリセル用電源の２系統の電源が供給されるＳＲＡＭに関する。

携帯機器で使用されるＬＳＩは、バッテリでの駆動時間を長くするため低消費電力化が要求されている。低消費電力化には電源電圧を下げることが効果的だが、近年のスケーリングの進展による素子の特性ばらつきの増加により、ＬＳＩ中で使用されるＳＲＡＭの動作マージンが減少しており、ＳＲＡＭの動作電圧を下げることが困難となっている。この場合、ＬＳＩ全体の電源電圧も下げることができないため問題となる。

このような問題に対処するため、メモリセルのみロジック用電源電圧よりも高い電源電圧を供給する手法が採用されている（非特許文献１）。この場合、ＳＲＡＭの動作電圧以下までロジック用電源電圧を下げることができるため、ＬＳＩの消費電力を抑えることが可能となる。

しかしながら、デバイススケーリングがさらに進展すると、メモリセル用電源とロジック用電源の乖離が益々大きくなる。メモリセル用電源電圧を上昇させていくとメモリセル用電源の消費電流が増大するため、ロジック用電源電圧を低下させてもＬＳＩ全体の消費電流を十分抑えられなくなる。また、デバイスの信頼性上、印加できる電源電圧には上限があるため、メモリセル用電源を使用したとしても十分な動作マージンを確保することができない。
J Pille, et al., 2007 IEEE International Solid-State Circuits Conference Digest of Technical papers, p322

本発明は、ワード線選択レベルをロジック用電圧及びメモリセル用電圧の中間電圧にすることで動作安定性を向上させるとともに、低電圧化させた半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、第１の電源電圧が供給されるロジック回路と、前記第１の電源電圧よりも高い第２の電源電圧が供給され、互いに交差する複数のワード線及びビット線並びにそれら交差部に接続された複数のメモリセルを有するセルアレイと、前記ワード線を駆動するワード線ドライバとを備え、前記ワード線ドライバは、前記第１の電源電圧の供給端と前記ワード線の駆動端との間及び前記第２の電源電圧の供給端と前記ワード線の駆動端との間に接続された複数のプルアップ回路、及び前記ワード線の駆動端と接地端との間に接続されたプルダウン回路とを備え、前記ワード線駆動時に前記複数のプルアップ回路の駆動力の比に応じた前記第１及び第２の電源電圧の中間電圧で前記ワード線を駆動することを特徴とする。

本発明によれば、ワード線選択レベルをロジック用電圧及びメモリセル用電圧の中間電圧にすることで動作安定性を向上させるとともに、低電圧化させた半導体記憶装置を提供することができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置を用いたＬＳＩのブロック図である。

ＬＳＩ１００は、外部とのデータ入出力を行うＩ／Ｏ回路１０１、データを記憶する半導体記憶装置であるＳＲＡＭ１０２、その他の機能を有するロジック回路１０３を備える。このＬＳＩ１００には、ＳＲＡＭ１０２内のロウデコーダ等の周辺回路やロジック回路１０３を駆動するための第１の電源電圧であるロジック用電圧ＶＤＤＬと、Ｉ／Ｏ回路１０１を駆動するためのＩ／Ｏ用電圧ＶＤＤＩＯが供給される。ここで、Ｉ／Ｏ用電圧ＶＤＤＩＯは、ロジック用電圧ＶＤＤＬよりも高い電圧であり、例えば、ロジック用電圧ＶＤＤＬ＝０．９Ｖの場合、Ｉ／Ｏ用電圧ＶＤＤＩＯ＝２．５Ｖとなる。

さらに、ＬＳＩ１００は、ＳＲＡＭ１０２を駆動するための第２の電源電圧であるメモリセル用電圧ＶＤＤＭを生成する電圧生成回路１０４と、その電圧生成回路１０４にメモリセル用電圧ＶＤＤＭを生成するための基準電圧Ｖｒｅｆを生成し供給する基準電圧生成回路１０５を備える。ここで、基準電圧Ｖｒｅｆは、ロジック用電圧ＶＤＤＬより所定の高さ△Ｖだけ高い電圧になるよう制御される。例えば、ロジック用電圧ＶＤＤＬ＝０．９Ｖ、△Ｖ＝０．２Ｖであった場合、基準電圧Ｖｒｅｆ＝１．１Ｖに制御される。この場合、電圧生成回路１０４は、基準電圧Ｖｒｅｆからメモリセル用電圧ＶＤＤＭ＝１．１Ｖの電圧を生成する。

次に、ＳＲＡＭ１０２について説明する。

図２は、本実施形態のＳＲＡＭ１０２のブロック図である。

ＳＲＡＭ１０２は、相互に交差する複数のワード線ＷＬ及び複数のビット線ＢＬ、／ＢＬと、それら交差部に接続された複数のメモリセルとを有するセルアレイ１０６を備える。また、ワード線ＷＬを選択し駆動するワード線ドライバを有するロウデコーダ１０７と、ビット線ＢＬ、／ＢＬを選択するカラムデコーダ１０８とを備える。さらに、カラムデコーダ１０８及びビット線ＢＬ、／ＢＬを介して所定のメモリセルに対してデータの書き込み及び読み出しを行う読み出し／書き込み回路１０９を備える。

このＳＲＡＭ１０２に供給されるロジック用電圧ＶＤＤＬは、ロウデコーダ１０７、カラムデコーダ１０８及び読み出し／書き込み回路１０９の駆動に利用される。一方、メモリセル用電圧ＶＤＤＭはセルアレイ１０６及びロウデコーダ１０７の駆動に利用される。

次に、セルアレイ１０６内の回路について説明する。

図３は、本実施形態のセルアレイ１０６が備えるメモリセルの回路図である。

メモリセルは、例えば、６トランジスタ型のメモリセル１１０である。すなわち、ソースがメモリセル用電圧ＶＤＤＭレベルの電源線及び接地電圧ＶＳＳレベルの接地線にそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１０１及びＮＭＯＳトランジスタＱ１０２を備えたインバータＩＶ１０１と、ソースがメモリセル用電圧ＶＤＤＭレベルの電源線及び接地電圧ＶＳＳレベルの接地線にそれぞれ接続され相補対接続されたＰＭＯＳトランジスタＱ１０３及びＮＭＯＳトランジスタＱ１０４を備えたインバータＩＶ１０２とを有する。これらインバータＩＶ１０１、ＩＶ１０２の入力と出力は相互に接続されている。ビット線ＢＬとインバータＩＶ１０１の出力端との間には、ＮＭＯＳランジスタＱ１０５が接続され、ビット線／ＢＬとインバータＩＶ１０２の出力端との間には、ＮＭＯＳトランジスタＱ１０６が接続されている。ＮＭＯＳトランジスタＱ１０５、Ｑ１０６のゲートは、ワード線ＷＬに接続されている。なお、この６トランジスタ型のメモリセル１１０を用いた書き込み動作は、ビット線ＢＬ、／ＢＬの双方で行われるが、読み出し動作については、一方のビット線ＢＬのみからなされるシングルエンド読み出しでも良い。

図４は、本実施形態のロウデコーダ１０７が備えるワード線ドライバの回路図である。

ワード線ドライバ１１１は、ロジック用電圧ＶＤＤＬで駆動され、所定のワード線ＷＬを選択するロウデコード信号ＰＸＡ及びＰＸＢが入力されるＮＯＲゲートＧ１０１と、メモリセル用電圧ＶＤＤＭで駆動され、ＮＯＲゲートＧ１０１の出力ＯＵＴ１０１を入力とするインバータＩＶ１０３とを備える。さらにインバータＩＶ１０３の出力ＯＵＴ１０２を入力とし、出力端がワード線ＷＬに接続されたインバータＩＶ１０４を備える。

このインバータＩＶ１０４は、プルダウン回路として、接地電圧ＶＳＳレベルの接地線とワード線ＷＬ間に接続されたＮＭＯＳトランジスタＱ１０７を有する。また、プルアップ回路として、ロジック用電圧ＶＤＤＬレベルの電源線とワード線ＷＬ間に接続されたＰＭＯＳトランジスタＱ１０８と、メモリセル用電圧ＶＤＤＭレベルの電源線とワード線ＷＬ間に接続され、ＰＭＯＳトランジスタＱ１０８に並列接続されたＰＭＯＳトランジスタＱ１０９とを備える。これらＮＭＯＳトランジスタＱ１０７、ＰＭＯＳトランジスタＱ１０８及びＱ１０９のゲートには、それぞれインバータＩＶ１０３の出力ＯＵＴ１０２が入力されている。

続いて、上記構成によるワード線ドライバ１１１のワード線ＷＬ選択時の動作について説明する。

図５は、本実施形態のワード線ドライバ１１１について、ロジック用電圧ＶＤＤＬ＝０．９Ｖ、メモリセル用電圧ＶＤＤＭ＝１．１Ｖとした場合の動作波形を示すグラフである。

ワード線ＷＬを選択するワード線ドライバ１１１には、共に“Ｌ”であるロウデコード信号ＰＸＡ及びＰＸＢが与えられ、ＮＯＲゲートＧ１０１に入力される。これにより、ＮＯＲゲートＧ１０１の出力ＯＵＴ１０１は“Ｈ”、インバータＩＶ１０３の出力ＯＵＴ１０２は“Ｌ”となる。その結果、プルダウン回路のＮＭＯＳトランジスタＱ１０７はオフされ、ワード線ＷＬは接地線と遮断される。一方、ＰＭＯＳトランジスタＱ１０８及びＱ１０９はオンされ、ワード線ＷＬにはロジック用電圧ＶＤＤＬ及びメモリセル用電圧ＶＤＤＭが供給される。ここでワード線ＷＬの選択レベルは、ＰＭＯＳトランジスタＱ１０８及びＱ１０９の駆動力の比で決定される。具体的には、ＰＭＯＳトランジスタＱ１０８及びＱ１０９の駆動力をそれぞれＤＦ１及びＤＦ２とすると、ワード線ＷＬの選択レベルは、（ＶＤＤＬ×ＤＦ１＋ＶＤＤＭ×ＤＦ２）／（ＤＦ１＋ＤＦ２）で表すことができる。図５は、ＮＭＯＳトランジスタＱ１０８及びＱ１０９の駆動力が同じ場合の動作波形のグラフである。この図から、ワード線ＷＬの選択レベルが、ロジック用電圧ＶＤＤＬ及びメモリセル用電圧ＶＤＤＭの中間レベルである１．０Ｖになっていることが分かる。

次に、上記構成によるＳＲＡＭ１０２のデータ読み出し動作について説明する。ここでは、記憶ノードｎ、ｎｂにそれぞれ“Ｈ”（メモリセル用電圧ＶＤＤＭレベル＝１．１Ｖ）、“Ｌ”（接地電圧ＶＳＳレベル＝０．０Ｖ）が保持されているものとする。したがって、メモリセル１１０のトランジスタＱ１０１、Ｑ１０４はオン状態、トランジスタＱ１０２、Ｑ１０３はオフ状態となっている。

ワード線ＷＬの選択前、ビット線ＢＬ及び／ＢＬは、読み出し／書き込み回路１０９が備えるプリチャージ回路によりロジック用電圧ＶＤＤＬレベル（０．９Ｖ）にプリチャージされている。

この状態において、ワード線ＷＬを選択すると、ワード線ＷＬは選択レベル（１．０Ｖ）となる。この場合、ワード線ＷＬ及び記憶ノードｎ間には、ＮＭＯＳトランジスタＱ１０５の閾値電圧を超える電位差が生じないことから、ＮＭＯＳトランジスタＱ１０５のオフ状態が維持される。一方、ワード線ＷＬ及び記憶ノードｎｂ間には、ＮＭＯＳトランジスタＱ１０６の閾値電圧を超える電位差が生じることから、ＮＭＯＳトランジスタＱ１０６はオンされる。その結果、オンされているトランジスタＱ１０６、Ｑ１０４を介してビット線／ＢＬと接地線が接続され、ビット線／ＢＬは接地電圧ＶＳＳレベルに引き下げられることとなる。

以上の動作により、ビット線ＢＬ及び／ＢＬの電位差として現れたメモリセル１１０のデータは、読み出し／書き込み回路１０９が備えるセンスアンプ回路により検知・増幅され外部に読み出される。この際、ロジック用電圧ＶＤＤＬにプリチャージされたビット線／ＢＬにより記憶ノードｎｂが接地電圧ＶＳＳよりも浮き、不安定な状態となる。記憶ノードｎｂの浮きが大きいと、メモリセル１１０が反転して記憶データが破壊される恐れがある。

図６は、本実施形態のメモリセル１１０の記憶ノードｎ、ｎｂに保持しているデータを安定的に読み出せるかどうかを視覚的に表したいわゆるメガネ特性を示す図である。本実施形態との比較のために、ワード線ＷＬの選択レベルＶＷＬをメモリセル用電圧ＶＤＤＭレベルと同じレベルである１．１Ｖとした従来技術に係るメモリセルのメガネ特性を併せて示す。

メガネ特性は、ビット線ＢＬ、／ＢＬのレベルが共にロジック用電圧ＶＤＤＬで、ワード線ＷＬが選択された際の、フリップフロップを構成する２つのインバータＩＶ１０１及びＩＶ１０２の特性を互いの入出力が交差するように重ねて描いたものである。

図６の点線で示す内接正方形の一辺の長さがスタティックノイズマージン（以下、ＳＮＭとする）と呼ばれ、フリップフロップの安定性の尺度として用いられる。

図６に示すようにワード線ＷＬの選択レベルＶＷＬをメモリセル用電圧ＶＤＤＭと同じ１．１Ｖとした場合のＳＮＭは１９０ｍＶであるが、ワード線ＷＬの選択レベルＶＷＬを１．０Ｖと下げることによりＳＮＭは２３０ｍＶと、４０ｍＶ改善する。

以上から、本実施形態によれば、ワード線ＷＬの選択レベルＶＷＬをロジック用電圧ＶＤＤＬとメモリセル用電圧ＶＤＤＭの中間電圧にすることで、メモリセル１１０のデータ読み出しの安定性を向上させた半導体記憶装置を提供することができる。

また、その中間電圧はＰＭＯＳトランジスタＱ１０８及びＱ１０９の駆動力の比で決定し、それら駆動力は、主にトランジスタのチャネル長、チャネル幅に依存するが、その点、ＬＳＩのプロセス自体にばらつきがあったとしても、連続的に配置が可能なＰＭＯＳトランジスタＱ１０８及びＱ１０９のプロセスばらつきは、両者ともに同程度である場合が多く、駆動力比自体に大きな変動はない。つまり、プロセスばらつきによる影響を受けにくい回路構成と言える。

さらに、従来技術に係る一般的なワード線ドライバにおいては、駆動力を確保するため、複数のプルアップ用トランジスタを並列接続して使用する場合が多いが、それぞれのプルアップ用トランジスタのソースをロジック用電圧ＶＤＤＬとメモリセル用電圧ＶＤＤＭに接続するだけで足り、従来技術に係るワード線ドライバと比べてもチップ面積の増大を招くものではない。

［第２の実施形態］
図７は、本発明の第２の実施形態に係る半導体記憶装置のワード線ドライバの回路図である。

本実施形態のワード線ドライバ２１１は、第１の実施形態のワード線ドライバ１１１の最終段のインバータＩＶ１０４をインバータＩＶ２０４に替えた構成となっている。

このインバータＩＶ２０４のプルダウン回路は、接地電圧ＶＳＳレベルの接地線とワード線ＷＬ間に接続されたＮＭＯＳトランジスタＱ２０１からなる。

一方、プルアップ回路は、ワード線ＷＬにドレインが接続された４つのＰＭＯＳトランジスタＱ２０２〜Ｑ２０５を有する。ここで、ＰＭＯＳトランジスタＱ２０５の駆動力を１とすると、ＰＭＯＳトランジスタＱ２０２、Ｑ２０３、Ｑ２０４の駆動力は、それぞれ４、２、１となっている。これらＰＭＯＳトランジスタＱ２０２〜Ｑ２０５のソースは、それぞれＰＭＯＳトランジスタＱ２０６、Ｑ２０８、Ｑ２１０及びＱ２１２を介してロジック用電圧ＶＤＤＬレベルの電源線に接続されると共に、ＰＭＯＳトランジスタＱ２０７、Ｑ２０９、Ｑ２１１及びＱ２１３を介してメモリセル用電圧ＶＤＤＭレベルの電源線に選択的に接続される。ＰＭＯＳトランジスタＱ２０６及びＱ２０７のゲートには、それぞれ調整信号Ｔ１及び、その逆論理の／Ｔ１により制御される。同様に、ＰＭＯＳトランジスタＱ２０８及びＱ２０９、Ｑ２１０及びＱ２１１、Ｑ２１２及びＱ２１３は、それぞれ、調整信号Ｔ２及び／Ｔ２、Ｔ３及び／Ｔ３、Ｔ４及び／Ｔ４により制御される。この調整信号Ｔ１〜Ｔ４、／Ｔ１〜／Ｔ４に応じて、ＰＭＯＳトランジスタＱ２０２〜Ｑ２０５は、それぞれワード線ＷＬをロジック用電圧ＶＤＤＬ又はメモリセル用電圧ＶＤＤＭのいずれかにプルアップさせるための回路として切り替えられる。

また、プルダウン回路のＮＭＯＳトランジスタＱ２０１、プルアップ回路のＰＭＯＳトランジスタＱ２０２〜Ｑ２０５のゲートには、それぞれインバータＩＶ１０３の出力ＯＵＴ１０２が入力されている。

次に、このワード線ドライバ２１１の動作について説明する。

外部から入力されたアドレスに基づくロウデコード信号ＰＸＡ及びＰＸＢが共に“Ｌ”の場合、ＮＯＲゲートＧ１０１の出力は“Ｈ”、インバータＩＶ１０３の出力ＯＵＴ１０２は、“Ｌ”となる。したがって、プルアップ回路のＰＭＯＳトランジスタＱ２０２〜Ｑ２０５がオンされ、プルダウン回路のＮＭＯＳトランジスタＱ２０１はオフされる。

ここで、制御信号Ｔ１＝“Ｈ”（／Ｔ１＝“Ｌ”）、Ｔ２＝“Ｌ”（／Ｔ２＝“Ｈ”）、Ｔ３＝“Ｈ”（／Ｔ３＝“Ｌ”）、Ｔ４＝“Ｌ”（／Ｔ４＝“Ｈ”）であった場合、ＰＭＯＳトランジスタＱ２０３、Ｑ２０５はワード線ＷＬにロジック用電圧ＶＤＤＬを供給するプルアップ回路として機能し、ＰＭＯＳトランジスタＱ２０２、Ｑ２０４はワード線ＷＬにメモリセル用電圧ＶＤＤＭを供給するプルアップ回路として機能する。したがって、それら駆動力の比は３：５となる。その結果、概略、ワード線ＷＬの選択レベルＶＷＬ＝１．０２５Ｖとなる。

同様に、制御信号Ｔ１＝“Ｈ”（／Ｔ１＝“Ｌ”）、Ｔ２＝“Ｌ”（／Ｔ２＝“Ｈ”）、Ｔ３＝“Ｌ”（／Ｔ３＝“Ｈ”）、Ｔ４＝“Ｌ”（／Ｔ４＝“Ｈ”）であった場合、ＰＭＯＳトランジスタＱ２０３、Ｑ２０４、Ｑ２０５はワード線ＷＬにロジック用電圧ＶＤＤＬを供給するプルアップ回路として機能し、ＰＭＯＳトランジスタＱ２０２はワード線ＷＬにメモリセル用電圧ＶＤＤＭを供給するプルアップ回路として機能する。したがって、それら駆動力の比は４：４となる。その結果、概略、ワード線ＷＬの選択レベルＶＷＬ＝１．０Ｖとなる。

以上から分かるように、ワード線ドライバ２１１は、制御信号Ｔ１〜Ｔ４、／Ｔ１〜／Ｔ４の組み合わせによって、ワード線ＷＬの選択レベルＶＷＬを概略０．０２５Ｖ単位で調整することが可能である。

図８は、図７に示すワード線ドライバ２１１について、調整値Ｔｒｉｍとワード線ＷＬの選択レベルＶＷＬの実測値をプロットしたグラフである。ここで、調整値Ｔｒｉｍは、プルアップ回路全体の駆動力を８とした場合のロジック用電圧ＶＤＤＬにプルアップさせるためのプルアップ回路の駆動力を示す値である。

理論的には、調整値Ｔｒｉｍ＝０の時、ワード線ＷＬの選択レベルＶＷＬ＝１．１Ｖ、調整値Ｔｒｉｍ＝８の時、ワード線ＷＬの選択レベルＶＷＬ＝０．９Ｖとなる。

この点、実際には、ＰＭＯＳトランジスタＱ２０２〜Ｑ２０５のプロセスによるばらつきがあるため線が多少凸になっているものの、ほぼ直線のグラフになっているのが分かる。

ワード線ＷＬの選択レベルＶＷＬを下げることで安定性は増すが、逆に書き込み特性が悪化する。したがってデータの安定性と書き込み特性のバランスを考慮して、最適なワード線ＷＬの選択レベルＶＷＬを設定することがＳＲＡＭの低電圧化を図る上で重要となる。しかし、プロセスのばらつきにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの閾値電圧が変動し、データの安定性と書き込み特性のバランスも崩れるおそれがある。

この点、本実施形態によれば、ワード線ＷＬの選択レベルＶＷＬが段階的に調整可能であるため、上記バランスを最適にするワード線ＷＬの選択レベルＶＷＬを設定することができる。

また、実装上、プルアップ回路を構成するＰＭＯＳトランジスタは近接した場所に配置可能であることから、第１の実施形態と同様、プロセスのばらつきに強い半導体記憶装置を提供することができる。

なお、図７では、ＰＭＯＳトランジスタＱ２０６〜Ｑ２１３を１つのワード線ドライバ毎に持っているが、図９に示すように、複数のワード線ドライバで共有しても良い。

［第３の実施形態］
第２の実施形態では、ワード線ＷＬの選択レベルＶＷＬを調整することでメモリセル１１０のデータの安定性と書き込み特性のバランスを最適にすることを考えた。

本発明の第３の実施形態では、他の方法により書き込み特性を改善することで、メモリセルのデータの安定性と書き込み特性のバランス点をさらに低電圧側にシフトすることができる。

図１０は、本発明の第３の実施形態に係る半導体記憶装置のブロック図である。

本実施形態は、図１に示すＳＲＡＭ１０２のビット線ＢＬ及び／ＢＬからなるビット線対間にそれぞれメモリセル電源制御回路３１２を追加した構成となっている。

このメモリセル電源制御回路３１２は、ソースをロジック用電圧ＶＤＤＬ及びメモリセル用電圧ＶＤＤＭの電源線にそれぞれ接続された２つのＰＭＯＳトランジスタのドレインを接続してなり、それらＰＭＯＳトランジスタの接続されたドレインは、メモリセル１１０のＰＭＯＳトランジスタＱ１０１及びＱ１０３に接続されている。また、２つのＰＭＯＳトランジスタのゲートは、メモリセル電源選択信号ＳＶＤＤ及びその反転信号が入力されている。

この構成による回路は、メモリセル電源選択信号ＳＶＤＤにより制御され、メモリセル電源選択信号ＳＶＤＤ＝“Ｌ”の場合、メモリセル１１０のフリップフロップにメモリセル用電圧ＶＤＤＭを供給し、メモリセル電源選択信号ＳＶＤＤ＝“Ｈ”の場合、メモリセル１１０のフリップフロップにロジック用電圧ＶＤＤＬを供給する。

本実施形態によれば、メモリセル１１０のフリップフロップに対し、通常時、メモリセル用電圧ＶＤＤＭを供給し、書き込み時のみロジック用電圧ＶＤＤＬに供給することができる。この場合、“Ｈ”を保持するメモリセルの記憶ノードｎあるいはｎｂの電圧がロジック用電圧ＶＤＤＬになるため、より高いメモリセル用電圧ＶＤＤＭにある場合に比べ、“Ｌ”への反転が容易となる。つまり、第１及び第２の実施形態の効果を保持しつつ、さらに書き込み特性を改善させた半導体記憶装置を提供することができる。

［第４の実施形態］
図１１は、本発明の第４の実施形態に係るＬＳＩのブロック図である。

本実施形態は、第１の実施形態のＬＳＩにＶＩＤ（Voltage-ID）出力機能を付加した構成となっている。このＶＩＤは、ＬＳＩのリーク電流と動作速度に応じて決定されるもので、ＬＳＩ外部から供給されるロジック用電圧ＶＤＤＬを制御するものである。このＶＩＤはＬＳＩ内のフューズ４１３により設定される。

図１２は、本実施形態のメモリセルにおけるロジック用電圧ＶＤＤＬと実効的なβ比の関係を示すグラフである。ここで、実効的なβ比とは、メモリセル１１０のドライバ用のＮＭＯＳトランジスタＱ１０２（又はＱ１０４）とトランスファ用のＮＭＯＳトランジスタＱ１０５（又はＱ１０６）の駆動力の比である。

本実施形態のメモリセル１１０のフリップフロップに供給されるメモリセル用電圧ＶＤＤＭは、ロジック用電圧ＶＤＤＬより一定電圧△Ｖだけ高い電圧であり、ワード線ＷＬの選択レベルＶＷＬは、それらメモリセル用電圧ＶＤＤＭとロジック用電圧ＶＤＤＬの中間電圧となっている。そのため、ロジック用電圧ＶＤＤＬが低下するほど、実効的なβ比は、上昇することとなる。この実効的なβ比が高い程、ドライバ用のＮＭＯＳトランジスタＱ１０２（又はＱ１０４）の駆動力が高くメモリセル１１０のデータ読み出し時の安定性が高いことを意味する。一方、実効的なβ比が低い程、トランスファ用のＮＭＯＳトランジスタＱ１０５（又はＱ１０６）の駆動力が高くメモリセル１１０へのデータ書き込み特性が良くなることを意味する。

一般的にメモリセル１１０を構成するトランジスタの閾値電圧が低い場合には、データ読み出し時に記憶ノードｎ、ｎｂがプルアップし易くなり、安定性が悪くなる。また、トランジスタの閾値電圧が低いと、チップのリーク電流は増加するため、ロジック用電圧ＶＤＤＬを低くするようなＶＩＤ設定となる。本実施形態の場合、低いロジック用電圧ＶＤＤＬが選択されることで、実効的なβ比が高くなり、その結果、安定性を向上させることができる。一方、トランジスタの閾値電圧が高い場合には、データ書き込み特性が悪くなる。また、トランジスタの閾値電圧が高いと、チップの動作速度が遅くなるため、ロジック用電圧ＶＤＤＬを高くするようなＶＩＤ設定となる。本実施形態の場合、高いロジック用電圧ＶＤＤＬが選択されることで、実効的なβ比が低くなり、その結果、データ書き込み特性が向上することになる。

本実施形態によれば、ワード線ＷＬをロジック用電圧ＶＤＤＬ及びメモリセル用電圧ＶＤＤＭの中間電位とすることで第１〜第３の実施形態と同様の効果を得られるばかりでなく、ＶＩＤによるロジック用電圧ＶＤＤＬの調整と連動して、自律的に実効的なβ比が変化するので、データ読み出し時の安定性及びデータ書き込み特性のバランスを図ることができ、全体としてより低電圧化された半導体記憶装置を提供することができる。

［第５の実施形態］
図１３は、本発明の第５の実施形態に係るＬＳＩのブロック図である。

本実施形態では、図１に示すＬＳＩ１００にさらに電圧生成回路５０４と基準電圧生成回路５０５を備えている。

基準電圧生成回路５０５は、外部から与えられるＩ／Ｏ用電圧ＶＤＤＩＯを降圧し、ロジック用電圧ＶＤＤＬの基準電圧Ｖｒｅｆ１を生成し、電圧生成回路５０４に転送する。この基準電圧Ｖｒｅｆ１を受けた電圧生成回路５０４では、ＬＳＩ５００内部のロジック回路１０３を駆動するためのロジック用電圧ＶＤＤＬ＿ｉｎｔを生成し、基準電圧生成回路１０５に供給する。

本実施形態によれば、第１〜第４の実施形態と同様の効果を得ることができる。さらに、外部から一律に与えられるロジック用電圧ＶＤＤＬを、電圧生成回路５０４により調整することができるため、ＬＳＩ５００の個体毎の特性のばらつきを補うことができる。

本発明の第１の実施形態に係る半導体記憶装置を用いたＬＳＩのブロック図である。同半導体記憶装置のブロック図である。同半導体記憶装置のメモリセルの回路図である。同半導体記憶装置のワード線ドライバの回路図である。同半導体記憶装置のワード線ドライバの動作波形を示すグラフである。同半導体記憶装置のメガネ特性を示す図である。本発明の第２の実施形態に係る半導体記憶装置のワード線ドライバの回路図である。同半導体記憶装置のワード線ドライバの調整値とワード線の選択レベルの関係を示すグラフである。同半導体記憶装置の他のワード線ドライバの回路図である。本発明の第３の実施形態に係る半導体記憶装置のブロック図である。本発明の第４の実施形態に係る半導体記憶装置を用いたＬＳＩのブロック図である。同半導体記憶装置の電源電圧と実効的なβレシオの関係を示すグラフである。本発明の第５の実施形態に係る半導体記憶装置を用いたＬＳＩのブロック図である。

符号の説明

１００、４００、５００・・・ＬＳＩ、１０１・・・Ｉ／Ｏ回路、１０２・・・ＳＲＡＭ、１０３・・・ロジック回路、１０４、５０４・・・電圧生成回路、１０５、５０５・・・基準電圧生成回路、１０６・・・セルアレイ、１０７・・・ロウデコーダ、１０８・・・カラムデコーダ、１０９・・・読み出し／書き込み回路、１１０・・・６トランジスタ型メモリセル、１１１、２１１・・・ワード線ドライバ、３１２・・・メモリセル電源制御回路、４１３・・・フューズ、ＢＬ、／ＢＬ・・・ビット線、Ｇ・・・ゲート回路、ＩＶ・・・インバータ、ｎ、ｎｂ・・・記憶ノード、ＯＵＴ・・・回路出力、ＰＸＡ、ＰＸＢ・・・ロウデコード信号、Ｑ・・・トランジスタ、Ｔ・・・調整信号、Ｔｒｉｍ・・・調整値、ＶＤＤＩＯ・・・Ｉ／Ｏ用電圧、ＶＤＤＬ・・・ロジック用電圧、ＶＤＤＭ・・・メモリセル用電圧、Ｖｒｅｆ・・・基準電圧、ＶＷＬ・・・ワード線の選択レベル、ＷＬ・・・ワード線。

Claims

第１の電源電圧が供給されるロジック回路と、
前記第１の電源電圧よりも高い第２の電源電圧が供給され、互いに交差する複数のワード線及びビット線並びにそれら交差部に接続された複数のメモリセルを有するセルアレイと、
前記ワード線を駆動するワード線ドライバと
を備え、
前記ワード線ドライバは、前記第１の電源電圧の供給端と前記ワード線の駆動端との間及び前記第２の電源電圧の供給端と前記ワード線の駆動端との間に接続された複数のプルアップ回路、及び前記ワード線の駆動端と接地端との間に接続されたプルダウン回路とを備え、前記ワード線駆動時に前記複数のプルアップ回路の駆動力の比に応じた前記第１及び第２の電源電圧の中間電圧で前記ワード線を駆動する
ことを特徴とする半導体記憶装置。
前記ワード線ドライバは、前記複数のプルアップ回路の駆動力の比が可変である
ことを特徴とする請求項１記載の半導体記憶装置。
前記複数のプルアップ回路は、並列接続された複数のＰＭＯＳトランジスタからなり、前記複数のＰＭＯＳトランジスタのオンオフの組合せにより前記ワード線を駆動する電圧を可変する
ことを特徴とする請求項２記載の半導体記憶装置。
前記セルアレイは、書き込み対象のメモリセルを含むカラムのみ前記第１の電源電圧が供給され、その他のカラムには前記第２の電源電圧が供給される
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
前記第１の電源電圧を制御する電源回路を備えた
ことを特徴とする請求項１〜４のいずれか１項記載の半導体記憶装置。