JP2003059273A - 半導体記憶装置 - Google Patents
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Abstract
からなるメモリアレイを有する半導体記憶装置におい
て、ノイズマージンを向上させ、読出し速度を速くさせ
るとともに、消費電力を低減させる。 【解決手段】 メモリセルの動作電圧は周辺回路の動作
電圧よりも高く設定し、またメモリセルを構成するMO
Sトランジスタのしきい値電圧は周辺回路を構成するM
OSトランジスタのしきい値電圧よりも高く設定しかつ
メモリセルを構成するMOSトランジスタのゲート絶縁
膜は同一材料の絶縁膜に換算した場合に周辺回路を構成
するMOSトランジスタのゲート絶縁膜よりも厚いとみ
なされるように形成するとともに、ワード線の選択レベ
ルおよびビット線のプリチャージレベルは周辺回路の動
作電圧のレベルと同一とした。
Description
らにはSRAM(スタティック・ランダム・アクセス・
メモリ)のノイズマージンおよび動作速度の向上並びに
低消費電力化のための技術に関し、例えばCMOSフリ
ップフロップ回路型のメモリセルを有するSRAMもし
くはSRAMを内蔵したLSI(大規模半導体集積回
路)に利用して有効な技術に関する。
導体メモリあるいは単にメモリと称する)においては、
プロセスによる素子の微細化により大容量化が進められ
ている。一方、MOSFETからなる半導体メモリにお
いては、いわゆるスケーリング則に従ってプロセスの微
細化を行なうとメモリセルや周辺回路を構成するMOS
FETのゲート絶縁膜が薄くなるので、微細化に伴ない
MOSFETの耐圧が低くなる。また、半導体集積回路
においては、電源電圧が低いほど消費電力が少なくなる
とともに、MOSFETのしきい値電圧が低いほど高速
動作することができるため、微細化に伴ない電源電圧の
低電圧が行なわれている。
ルを構成するMOSFETのしきい値電圧を低くしたり
メモリセルの電源電圧を下げたりすると、リーク電流が
増加したりスタティックノイズマージンが低下するとと
もにα線により記憶情報が反転するいわゆるソフトエラ
ーが生じやすくなるという不具合がある。
のしきい値電圧が低くされることによりリーク電流が増
加するのを防止するとともに動作速度の向上を図るた
め、メモリセルを構成するMOSFETのしきい値電圧
は高くし周辺回路を構成するMOSFETのしきい値電
圧は低くするようにした発明が提案されている(例えば
特開平3−83289号公報)。また、読出しおよび書
込み動作の高速化を図りつつ消費電力を減少させるた
め、メモリセルの電源電圧を高くしかつメモリセルを構
成するMOSFETのしきい値電圧を高くする一方、周
辺回路の電源電圧は低くするようにした発明も提案され
ている(例えば特開平10−242839号公報,特開
平9−185886号公報)。
知文献では、メモリセルを構成するMOSFETのしき
い値電圧や電源電圧を周辺回路よりも高くすることは開
示されているものの、ワード線の電位やメモリセルを構
成するMOSFETのゲートサイズや絶縁膜の厚み等を
どのようにするかについては開示されていないため、ノ
イズマージンや読出し速度の向上および消費電力やセル
面積の低減が充分に達成されていないことを見出した。
3289号公報)のようにメモリセルを構成するMOS
FETのしきい値電圧を周辺回路よりも高くした場合に
は、メモリセルを周辺回路のように高速で動作させるこ
とができないため、読出し速度が速くならないという不
具合がある。また、特開平10−242839号公報,
特開平9−185886号の発明のように、メモリセル
の電源電圧を周辺回路の電源電圧よりも高くしただけで
は、周辺回路に比べてメモリセルの消費電流が増加しチ
ップ全体の消費電力が増大するとともに、メモリセルを
構成するMOSFETのゲート長を長くするなどして素
子の耐圧を高めるようにするとメモリセルの占有面積が
大きくなってしまう。
モリセルを備えたスタティックRAMにおいて、ノイズ
マージンを向上させ、読出し速度を速くさせることがで
きる技術を提供することにある。本発明の他の目的は、
MOSFETからなるメモリセルを備えたスタティック
RAMにおいて、消費電力を有効に低減させるととも
に、メモリセルの占有面積を小さくすることができる技
術を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明らかになるであろう。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、CMOSフリップフロップ回路
型メモリセルからなるメモリアレイを有する半導体記憶
装置において、上記メモリセルの動作電圧は上記周辺回
路の動作電圧よりも高く設定し、また上記メモリセルを
構成するMOSトランジスタのしきい値電圧は上記周辺
回路を構成するMOSトランジスタのしきい値電圧より
も高く設定しかつ上記メモリセルを構成するMOSトラ
ンジスタのゲート絶縁膜は同一材料の絶縁膜に換算した
場合に上記周辺回路を構成するMOSトランジスタのゲ
ート絶縁膜よりも厚いとみなされるように形成するとと
もに、上記ワード線の選択レベルおよび上記ビット線の
プリチャージレベルは上記周辺回路の動作電圧のレベル
と同一とした。
電圧が高くかつメモリセルを構成するMOSFETのし
きい値電圧が高いため、メモリセルのリーク電流を減ら
し消費電力を低減できるとともに、周辺回路の動作電圧
がメモリセルの動作電圧よりも低いため周辺回路の動作
速度を速くすることができ、半導体記憶装置全体として
の読出し、書込み速度を向上させることができる。
成する伝送MOSトランジスタのゲート幅とゲート長と
の比は、上記第1のCMOSインバータと第2のCMO
Sインバータを構成するNチャネルMOSトランジスタ
のゲート幅とゲート長との比と同一もしくは大きくなる
ように形成する。これにより、メモリセルの安定性を低
下させることなく、メモリセルからの読出し電流を大き
くして読出し速度を速くすることができる。
プフロップ回路型メモリセルからなるメモリアレイを有
する半導体記憶装置において、上記メモリセルの動作電
圧と上記ワード線を選択レベルに駆動するドライバ回路
の動作電圧は上記ドライバ回路以外の周辺回路の動作電
圧よりも高く設定し、また上記メモリセルを構成するM
OSトランジスタのしきい値電圧は、上記ドライバ回路
以外の周辺回路を構成するMOSトランジスタのしきい
値電圧よりも高く設定しかつ上記メモリセルを構成する
MOSトランジスタのゲート絶縁膜は同一材料の絶縁膜
に換算した場合に上記周辺回路を構成するMOSトラン
ジスタのゲート絶縁膜よりも厚いとみなされるように形
成するとともに、上記ワード線の選択レベルは上記周辺
回路の動作電圧のレベルよりも高くした。
電圧が高くかつメモリセルを構成するMOSFETのし
きい値電圧が高いため、メモリセルのリーク電流を減ら
し消費電力を低減できるとともに、周辺回路の動作電圧
がメモリセルの動作電圧よりも低いため周辺回路の動作
速度を速くすることができ、読出し速度を半導体記憶装
置全体としての読出し、書込み速度を向上させることが
できるとともに、ワード線の選択レベルが高いため請求
項1の発明よりも多少メモリセルの安定性は劣るものの
読出し電流をかなり大きくすることができ、読出し速度
を速くすることができる。
成する伝送MOSトランジスタのゲート幅とゲート長と
の比は、上記第1のCMOSインバータと第2のCMO
Sインバータを構成するNチャネルMOSトランジスタ
のゲート幅とゲート長との比と同一もしくは小さくなる
ように形成する。これにより、読出し速度を低下させる
ことなく、メモリセルのスタティックノイズマージンを
大きくしてメモリセルの安定性を向上させることができ
る。
面に基づいて説明する。図1は本発明を適用して好適な
スタティックRAMの一実施例を示す概略構成図であ
る。 図1において、10は複数のフリップフロップ回
路型のメモリセルMCがマトリックス状に配置され同一
行のメモリセルの選択端子が接続された複数のワード線
WLと同一列のメモリセルの入出力端子が接続された複
数のビット線BL,/BLとを有するメモリアレイ、1
1は入力されたアドレス信号A0〜Anを取り込むアド
レスバッファ、12は取り込まれたアドレス信号をデコ
ードして上記メモリアレイ10内の対応するワード線お
よびビット線の選択信号を生成するアドレスデコーダ、
XD0〜XDnはロウ系のアドレス信号のデコード結果
に従ってメモリアレイ10内の1本のワード線を選択レ
ベルに駆動するワードドライバである。
デコード信号によってメモリアレイ10内の対応するビ
ット線を選択するカラムスイッチ回路、14はカラムス
イッチ回路13により接続されたビット線の電位差を増
幅するセンスアンプ回路、15はセンスアンプ回路14
により増幅されたリードデータを外部へ出力するデータ
出力バッファ、16は外部より入力されたライトデータ
を取り込む入力バッファ、17は取り込まれたライトデ
ータに基づいてカラムスイッチ13を介してメモリアレ
イ10内のビット線BL,/BLに書込み電位を与える
ライトアンプ回路である。
されるチップ選択信号としてのチップイネーブル信号/
CEや書込み制御信号としてのライトイネーブル信号/
WE、出力制御信号としてのアウトイネーブル信号/O
Eなどに基づいて上記アドレスバッファ11やアドレス
デコーダ12、データ出力バッファ15、データ入力バ
ッファ16等の周辺回路に対して所定のタイミング信号
を与える内部制御回路である。なお、21は外部から例
えば0.6Vのような電源電圧VDDが供給される電源端
子、22は外部から接地電位VSSが印加される接地端子
である。図1の実施例においては、データ出力バッファ
15およびデータ入力バッファ16とカラムスイッチ回
路13との間にそれぞれセンスアンプ回路15とライト
アンプ回路17が示されているが、センスアンプ回路1
5やライトアンプ回路17はカラムスイッチ回路13と
メモリアレイ10との間に設けることも可能である。
なすビット線BL,/BL間を短絡しかつ所定の電位に
プリチャージさせるイコライズ&プリチャージ回路(E
Q&PC)18が設けられている。メモリセルMCは、
PチャネルMOSFET MP0とNチャネルMOSF
ET MD0からなる第1のCMOSインバータとPチ
ャネルMOSFET MP1とNチャネルMOSFET
MD1からなる第2のCMOSインバータとが互いの
入出力端子が交差結合されてなるフリップフロップ回路
と、該フリップフロップ回路の入出力ノードと対応する
一対のビット線BL,/BLとの間に接続された伝送M
OSFET MT0,MT1とにより構成されているP
−MOS負荷型のメモリセルが使用されている。なお、
図1の回路においては、リードデータを出力する端子と
ライトデータを入力する端子とを別々に有する実施例を
示したが、共通の端子よりリードデータを出力したりラ
イトデータを入力したりするように構成することも可能
である。
子17に供給される0.6Vのような電源電圧VDDを昇
圧して例えば1.2Vのような昇圧電圧VMを発生する
昇圧回路19が設けられている。これとともに、メモリ
アレイ10の電源電圧端子すなわち各メモリセルMCの
P−MOS MP0,MP1のソース端子には、上記昇
圧回路19で発生された昇圧電圧VMが動作電圧として
印加されている。なお、各メモリセルMCのN−MOS
MD0,MD1のソース端子には接地電位VSSが印加
される。
メモリアレイ10を除くアドレスデコーダ12やワード
ドライバXD0〜XDnなどの周辺回路の電源電圧端子
には外部からの電源電圧VDDが動作電圧として印加され
る。スタンバイ時すなわちリード時およびライト時以外
のときは、メモリアレイ10内のすべてのワード線WL
が接地電位VSSのようなロウレベルにされて各メモリセ
ルMCの伝送MOSFET MT0,MT1がオフ状態
とされ、リード時またはライト時には、メモリアレイ1
0内の1本のワード線WLが電源電圧VDDのようなハイ
レベルにされて各メモリセルMCの伝送MOSFET
MT0,MT1がオン状態とされ、対応するメモリセル
MCは記憶情報の読出しまたは書込みが可能な状態にさ
れる。また、ビット線BL,/BLのプリチャージレベ
ルは周辺回路の電源電圧と同じVDDとされる。
セルMCを構成するMOSFETMT0,MT1;MP
0,MP1;MD0,MD1が以下に述べるような構造
および特性を有するようにされる。第1に、メモリセル
MCを構成するMOSFET MT0,MT1;MP
0,MP1;MD0,MD1のゲート絶縁膜は、デコー
ダ回路12などの周辺回路を構成するMOSFETのゲ
ート絶縁膜よりも厚く形成される。これにより、P−M
OS MP0,MP1のソース端子に昇圧電圧VMが印
加されてもゲート絶縁膜が劣化しないような耐圧が与え
られる。第2に、メモリセルMCを構成するMOSFE
T MT0,MT1;MP0,MP1;MD0,MD1
のしきい値電圧は、周辺回路を構成するMOSFETの
しきい値電圧よりも高くされる。しきい値電圧はゲート
絶縁膜を厚くすることでも高くなるが、本実施例ではチ
ャネル部の不純物濃度をメモリセルのMOSFETと周
辺回路のMOSFETとで異ならせることでしきい値電
圧を変えている。具体的には、メモリセルMCを構成す
るMOSFET MT0,MT1;MP0,MP1;M
D0,MD1のしきい値電圧は約0.5Vであり、周辺
回路を構成するMOSFETのしきい値電圧は約0.3
Vとされる。
成するMOSFET MT0,MT1;MP0,MP
1;MD0,MD1の第3の特徴は、各MOSFETの
W/L(ゲート幅Wとゲート長Lとの比)を、それぞれ
WT/LT,WP/LP,WD/LDとおくと、WT/
LT≧WD/LDとなるようにしている点にある。メモ
リセルの電源電圧が周辺回路の電源電圧と同一である従
来の一般的なSRAMにおいては、メモリセルの安定性
(スタティックノイズマージン)を良くするつまり情報
保持状態でビット線からの電位の影響を受けて保持情報
が反転しないようにするため、WT/LT<WD/LD
として伝送MOSFET MT0,MT1のインピーダ
ンスが大きくなるように設計されることが多いが、本実
施例では従来と逆にWT/LT≧WD/LDとすること
でメモリセルの安定性を損なうことなく読出し速度の向
上を図っている。
SFET MT0,MT1と負荷MOSFET MP
0,MP1に関しては、特に制限されるものでないが、
書込み特性を良くするためにWT/LT>WP/LPと
している。以下に、WT/LT≧WD/LDとすること
でメモリセルの安定性を損なうことなく読出し速度が速
くなる理由を説明する。
BL,/BLに接続されている1つのメモリセルMC1
を取り出して示す。メモリセルMC1が接続されている
ワード線WL1が選択レベル(VDD)とされ、メモリセ
ルMC1は図の左側の入出力ノードn1の電位V1が右
側の入出力ノードn2の電位V2よりも低い場合を考え
ると、メモリセルMC1では伝送MOSFET MT
0,MT1がオンされることで例えば図2に示すような
読出し電流Ireadが流れる。
抵抗は小さくなるため、図2のメモリセルにおいても伝
送MOSFET MT0,MT1のゲート幅は大きい方
が、読出し電流Ireadが多くなって読出し速度が速くな
る。ただし、伝送MOSFET MT0,MT1のゲー
ト幅が大きいと読出し電流Ireadが多くなることで電位
V1が上昇してスタティックノイズマージンSNMが小
さくなる。ここで、スタティックノイズマージンSNM
は、メモリセルを構成する2つのインバータの入出力特
性を示す図3において、2つの特性曲線X,Yで囲まれ
た領域内に描くことができる最大の正方形の一辺の長さ
VNと定義することができ、この値が大きいほどスタテ
ィックノイズマージンは高くなりメモリセルの安定性が
高くなる。
のノードn1の電位V1を入力としたときのノードn2
の電位V2の出力特性を、また曲線Yはメモリセルのノ
ードn2の電位V2を入力としたときのノードn1の電
位V1の出力特性をそれぞれ示す。伝送MOSFET
MT0,MT1のゲート幅が大きくなるとインピーダン
スが小さくなって、それぞれの特性曲線X,Yは破線
X’,Y’のようになり、スタティックノイズマージン
を示す値VNは小さくなることが分かる。
1)とN−MOS MD0(MD1)のそれぞれのゲー
ト幅Wとゲート長Lの比WT/LT,WD/LDとスタ
ティックノイズマージンSNMとの関係を図4に、また
WT/LT,WD/LDと読出し電流Ireadとの関係を
図5に示す。図4および図5はそれぞれ伝送MOSFE
T MT0(MT1)のW/LとN−MOS MD0
(MD1)のW/Lとの比(WT/LT)/(WD/L
D)を横軸にとって示してある。なお、ここでは、負荷
用のP−MOS MP0(MP1)とN−MOS MD
0(MD1)のゲート幅Wとゲート長Lの比WP/L
P,WD/LDは等しい(WP/LP=WD/LD)と
した。
Aはメモリセルの電源電圧VMを1.2V、ワード線の
選択レベルVWを0.6V、ビット線のプリチャージレ
ベルVBを0.6Vとした本実施例における(WT/L
T)/(WD/LD)とスタティックノイズマージンS
NMとの関係を、また◆印を結んだ線Bはメモリセルの
電源電圧VMを1.2V、ワード線の選択レベルVWを
1.2V、ビット線のプリチャージレベルVBを1.2
Vとしたときの(WT/LT)/(WD/LD)とスタ
ティックノイズマージンSNMとの関係を、さらに▲印
を結んだ線Cはメモリセルの電源電圧VMを0.6V、
ワード線の選択レベルVWを0.6V、ビット線のプリ
チャージレベルVBを0.6Vとしたときの(WT/L
T)/(WD/LD)とスタティックノイズマージンS
NMとの関係をそれぞれ示す。
源電圧VMを1.2V、ワード線の選択レベルVWを
0.6V、ビット線のプリチャージレベルVBを0.6
Vとしたときには、伝送MOSFET MT0(MT
1)のW/LとN−MOS MD0(MD1)のW/L
との比(WT/LT)/(WD/LD)が大きいほどス
タティックノイズマージンSNMは小さくなるがその減
少率は比較的小さく、(WT/LT)/(WD/LD)
が0.25以上のすべての範囲でスタティックノイズマ
ージンSNMが、VW,VBをVMと同じ1.2Vまた
は0.6Vとした場合に比べて良好となることが分か
る。
W,VBをVMと同じ1.2Vとした場合が最も大きい
が、(WT/LT)/(WD/LD)が「1」以上では
本実施例の方がVW,VBをVMと同じ0.6Vとした
場合よりも大きくなることが分かる。従って、読出し速
度よりもメモリセルのスタティックノイズマージンすな
わち安定性を重視したSRAMを設計する場合には、本
実施例のように、メモリセルの電源電圧VMを1.2
V、ワード線の選択レベルVWを0.6V、ビット線の
プリチャージレベルVBを0.6Vとするとともに、伝
送MOSFET MT0(MT1)のW/LとN−MO
S MD0(MD1)のW/Lとの比(WT/LT)/
(WD/LD)を「1」以上とするのが有効である。
MOSFETをすべて周辺回路のMOSFETよりもし
きい値電圧を高くしかつゲート絶縁膜を厚くした場合で
ある。ここで、第1の実施例の変形例として、メモリセ
ルを構成するMOSFETのうち伝送MOSFET M
T0,MT1のゲート絶縁膜を周辺回路のMOSFET
と同じ薄い絶縁膜にする(ただし、しきい値電圧は高く
する)構成が考えられる。伝送MOSFET MT0,
MT1には直接昇圧電圧が印加されずまたゲート電圧の
振幅も0−0.6Vであり、負荷MOSFET MP
0,MP1のように耐圧を高くする必要がないためであ
る。
MT1のゲート絶縁膜を薄くした場合には、厚い場合よ
りもゲート電圧の電界の影響を受けやすくなり、ゲート
幅を小さくしてやらないとオン状態でビット線の電位が
メモリセル内の入出力ノードn1,n2に影響し易くな
るつまりメモリセルの安定性が下がる。従って、この場
合には、伝送MOSFET MT0(MT1)のW/L
とN−MOS MD0(MD1)のW/Lとの比(WT
/LT)/(WD/LD)を「1」以下つまりWT/L
TをWD/LDよりも小さくするのが望ましい。
Mの第2の実施例を示す概略構成図である。第1の実施
例と第2の実施例の回路上の相違は、第1の実施例では
メモリアレイ10を除く周辺回路の電源電圧をVDDとし
ているのに対し、第2の実施例では周辺回路のうちワー
ドドライバXD0〜XDnに関してはその電源電圧を昇
圧回路19で昇圧した電圧VMとしている点にある。つ
まり、第1の実施例ではワード線WLの選択レベルをV
DD(0.6V)としているのに対して、第2の実施例で
はワード線WLの選択レベルはVDD(0.6V)よりも
高い電位(例えばVM(1.2V))とされる。ビット
線BL,/BLのプリチャージレベルは、一般にはワー
ド線WLの選択レベルと同じレベルとされるが、本第2
実施例においては、ワード線WLの選択レベルよりも低
い電位(例えばVDD(0.6V))とされる。また、こ
の第2実施例においては、第1実施例と同様にメモリセ
ルMCを構成するMOSFET MT0,MT1;MP
0,MP1;MD0,MD1のしきい値電圧は、周辺回
路を構成するMOSFETのしきい値電圧よりも高くさ
れる。
を構成するMOSFET MT0MT1;MP0,MP
1;MD0,MD1とワードドライバXD0〜XDnを
構成するMOSFETのうち高電圧が印加されるMOS
FET(P−MOS)のゲート絶縁膜は、デコーダ回路
12など他の周辺回路を構成するMOSFETのゲート
絶縁膜よりも厚く形成される。これにより、これらのM
OSFETのソース端子に昇圧電圧VMが印加されても
ゲート絶縁膜が劣化しないような耐圧が与えられる。
バXD0〜XDnの一部が示されている。DECは、内
部アドレス信号ai,ai+1を入力信号とするNANDゲ
ートからなる単位デコーダ、INVはその出力を反転イ
ンバータである。第2の実施例では特に制限されるもの
でないが、ワード線はメインワード線MWLと複数のサ
ブワードSWLとからなる階層構成とされており、サブ
ワードSWLにメモリセルMCが接続されている。M−
XDはメインワード線MWLを駆動するメインワードド
ライバ、S−XDはメインワード線MWLの電位を受け
てサブワード線SWLを駆動するサブワードドライバで
ある。この実施例では、上記メインワードドライバM−
XDを構成するPチャネルMOSFET Q1とサブワ
ードドライバS−XDを構成するPチャネルMOSFE
T Q2のゲート絶縁膜が、デコーダ回路12など他の
周辺回路を構成するMOSFETのゲート絶縁膜よりも
厚く形成されている。
FET MT0,MT1;MP0,MP1;MD0,M
D1のW/L(ゲート幅Wとゲート長Lとの比)を、そ
れぞれWT/LT,WP/LP,WD/LDとおくと、
第1の実施例においてはWT/LT≧WD/LDとして
いるのに対し、第2の実施例においては逆にWT/LT
≦WD/LDとすることでメモリセルの安定性を向上さ
せている。以下に、WT/LT≦WD/LDとすること
でメモリセルの安定性が良くなる理由を説明する。
T1)とN−MOS MD0(MD1)のそれぞれのゲ
ート幅Wとゲート長Lの比WT/LT,WD/LDとス
タティックノイズマージンSNMとの関係を示す。図8
は伝送MOSFET MT0(MT1)のW/LとN−
MOS MD0(MD1)のW/Lとの比(WT/L
T)/(WD/LD)を横軸にとって示してある。な
お、ここでは、負荷用のP−MOS MP0(MP1)
とN−MOS MD0(MD1)のゲート幅Wとゲート
長Lの比WP/LP,WD/LDは等しい(WP/LP
=WD/LD)とした。
セルの電源電圧VMを1.2V、ワード線の選択レベル
VWを1.2V、ビット線のプリチャージレベルVBを
0.6Vとした本実施例における(WT/LT)/(W
D/LD)とスタティックノイズマージンSNMとの関
係を、また◆印を結んだ線Bはメモリセルの電源電圧V
Mを1.2V、ワード線の選択レベルVWを1.2V、
ビット線のプリチャージレベルVBを1.2Vとしたと
きの(WT/LT)/(WD/LD)とスタティックノ
イズマージンSNMとの関係を、さらに▲印を結んだ線
Cはメモリセルの電源電圧VMを0.6V、ワード線の
選択レベルVWを0.6V、ビット線のプリチャージレ
ベルVBを0.6Vとしたときの(WT/LT)/(W
D/LD)とスタティックノイズマージンSNMとの関
係をそれぞれ示す。
ルの電源電圧VMを1.2V、ワード線の選択レベルV
Wを1.2V、ビット線のプリチャージレベルVBを
1.2Vとしたときには、スタティックノイズマージン
SNMは約200mV以上あることが要求されていた。
従って、この場合には、図8の特性曲線Bから分かるよ
うに、(WT/LT)/(WD/LD)は0.7以下で
あることが必要である。一方、スケーリング則に従って
微細化しかつ低電源電圧化してVDDを0.6Vにした場
合、ノイズもそれに比例して縮小されるように設計がな
されたと仮定すると、メモリセルにおけるスタティック
ノイズマージンSNMの下限は約100mVとなる。従
って、この場合には、図8の特性曲線Cから分かるよう
に、(WT/LT)/(WD/LD)は0.6以下であ
ることが必要である。
は、電源電圧VDDが0.6Vでノイズもそれに比例して
縮小されるように設計がなされたと仮定すると、メモリ
セルにおけるスタティックノイズマージンSNMの下限
は約100mVであるので、図8の特性曲線Dから分か
るように、(WT/LT)/(WD/LD)は1.2以
下すなわちWT/LT≦WD/LDであれば良いことが
分かる。(WT/LT)/(WD/LD)が小さいほど
伝送MOSFET MT0,MT1を小さくしなければ
ならず、伝送MOSFETをプロセスで決まる最小サイ
ズにしたとすると駆動用のN−MOS MD0,MD1
および負荷用のP−MOSは上記(WT/LT)/(W
D/LD)値の逆数に応じて大きくしなければならない
ため、メモリセルの面積が大きくなってしまう。しかる
に、第2実施例では、(WT/LT)/(WD/LD)
値を1もしくはそれよりも若干小さな値にするだけで良
いつまり伝送MOSFETと駆動用のN−MOSのサイ
ズをほぼ同じにすることができるため、メモリセルの面
積を小さくすることができる。
電流Ireadを(WT/LT)/(WD/LD)に応じて
プロットすると、図9の□印のようになる。従って、読
出し電流Ireadと(WT/LT)/(WD/LD)との
関係は、□印を結んだ特性曲線Dのようになる。なお、
図9において、他の特性曲線A〜Cは第1実施例で説明
した図5のものをそのまま示したものである。第1実施
例の特性曲線Aと第2実施例の特性曲線Dとを比較する
と、第2実施例の方が第1実施例よりも読出し電流をは
るかに大きくすることができ、読出し速度を速くできる
ことが分かる。ただし、スタティックノイズマージンに
関しては、図4の特性曲線Aと図8の特性曲線Dとを比
較すると明らかなように、第1実施例の方が第2実施例
よりもマージンは大きく、メモリセルの安定性を高くす
ることができることが分かる。
メモリセルMCを構成する負荷用のP−MOS MP
0,MP1と伝送MOSFET MT0,MT1とのサ
イズの関係も問題になる。そこで、次に、負荷用のP−
MOS MP0,MP1と伝送MOSFET MT0,
MT1とのサイズの関係について説明する。
(MP1)と伝送MOSFET MT0(MT1)のそ
れぞれのゲート幅Wとゲート長Lの比WP/LP,WT
/LTとスタティックノイズマージンSNMとの関係を
示す。図10は負荷用P−MOS MP0(MP1)の
W/Lと伝送MOSFET MT0(MT1)のW/L
との比(WP/LP)/(WT/LT)を横軸にとって
示してある。なお、ここでは、伝送MOSFET MT
0(MT1)と駆動用のN−MOS MD0(MD1)
のゲート幅Wとゲート長Lの比WT/LT,WD/LD
は等しい(WT/LT=WD/LD)とした。また、メ
モリセルを構成する各MOSFETのしきい値電圧は
0.5Vとした。
リセルの電源電圧VMを1.2V、ワード線の選択レベ
ルVWを1.2V、ビット線のプリチャージレベルVB
を0.6Vつまりビット線プリチャージレベルとメモリ
セルの電源電圧VMとの差が0.6Vである本実施例に
おける(WP/LP)/(WT/LT)とスタティック
ノイズマージンSNMとの関係を示す。
NMを100mV以上確保するには、(WP/LP)/
(WT/LT)を0.9以上にすれば良いことが分か
る。つまり、伝送MOSFETと負荷用のP−MOSの
サイズをほぼ同じにすることができる。また、前述した
ように、第2の実施例では伝送MOSFETと駆動用の
N−MOSのサイズもほぼ同じにすることができる。そ
のため、第2の実施例では、伝送MOSFETと負荷用
のP−MOSと駆動用のN−MOSのサイズをすべてプ
ロセスで決まる最小サイズに設計することができ、これ
によりメモリセルの面積を最小にして高集積化を達成す
ることができる。
電源電圧VDDよりも高い昇圧電圧VMとし、ワード線の
選択レベルを電源電圧VDDよりも高い電位(昇圧電圧V
M)とするとともにビット線のプリチャージレベルをワ
ード線の選択レベルよりも低い電源電圧VDDとした実施
例について説明した。ここで、第2の実施例の変形例と
して、ビット線のプリチャージレベルをワード線の選択
レベルのVMよりも低くするが電源電圧VDDよりも高く
する構成が考えられる。
0,MT1のしきい値電圧が関係してくる。ワード線の
選択レベルがビット線のプリチャージレベル(例えば
0.6V)にMT0,MT1のしきい値電圧(例えば
0.5V)を加えた電圧よりも高い前記第2実施例の場
合には、伝送MOSFET MT0,MT1がオンされ
る読出し時にメモリセル内の負荷用のP−MOS MP
0,MP1に電流が流れるためビット線の電位に影響を
与え他のメモリセルの安定性を損なうおそれがあるが、
ワード線の選択レベルがビット線のプリチャージレベル
(例えば0.6V)にMT0,MT1のしきい値電圧
(例えば0.5V)を加えた電圧よりも低い場合には、
伝送MOSFET MT0,MT1がオンされる読出し
時にメモリセル内の負荷用のP−MOS MP0,MP
1に電流が流れないためである。
P1に電流が流れなければ、負荷用のP−MOS MP
0,MP1のサイズを小さくしてもメモリセルの安定性
が保証されれば何ら問題はない。図10には、ビット線
のプリチャージレベルVBを、ワード線WLの選択レベ
ルであるVMと同一レベルにした場合と、ワード線WL
の選択レベルVMよりも0.4V低いレベルにした場合
における(WP/LP)/(WT/LT)とスタティッ
クノイズマージンSNMとの関係をそれぞれ示す。
Fはビット線のプリチャージレベルVBを0.8Vつま
りビット線プリチャージレベルとワード線WLの選択レ
ベルであるVMとの差が0.4Vのときの(WP/L
P)/(WT/LT)とスタティックノイズマージンS
NMとの関係を、さらに■印を結んだ線Gはビット線の
プリチャージレベルVBを1.2Vつまりビット線プリ
チャージレベルとワード線WLの選択レベルであるVM
との差が0Vとしたときの(WP/LP)/(WT/L
T)とスタティックノイズマージンSNMとの関係をそ
れぞれ示す。△印を結んだ線Eはビット線のプリチャー
ジレベルVBを0.6Vつまりビット線プリチャージレ
ベルとメモリセルの電源電圧VMとの差を0.6Vとし
て前記第2実施例の(WP/LP)/(WT/LT)と
スタティックノイズマージンSNMとの関係である。
リチャージレベルとワード線WLの選択レベルであるV
Mとの差を0.4Vあるいは0Vとしたときには、(W
P/LP)/(WT/LT)を0.4〜0.9として
も、スタティックノイズマージンSNMとして100m
Vを保証することができることが分かる。従って、負荷
用のP−MOS MP0,MP1のサイズがメモリセル
の占有面積を最も左右するようなレイアウトの場合に
は、ワード線の選択レベルVWがビット線のプリチャー
ジレベルVBに伝送MOSFET MT0,MT1のし
きい値電圧を加えた電圧よりも低くなるか、逆にビット
線プリチャージレベルVBがワード線の選択レベルVW
から伝送MOSFET MT0,MT1のしきい値電圧
を引いた電圧よりも高くなるように各レベルを設定して
やれば(WP/LP)/(WT/LT)を「1」以下に
してメモリセルの占有面積を低減させることができる。
用いて説明する。この第3の実施例は、SRAMの周辺
回路がフリップフロップ回路を内蔵する場合の実施例で
あり、図11にそのフリップフロップ回路の具体例が示
されている。このようなフリップフロップ回路として
は、例えばクロック同期型のSRAMにおいてアドレス
信号やデータ信号をラッチする回路が考えられる。この
実施例においては、リードやライト以外のスタンバイ時
に、フリップフロップ回路内の一部の回路の電源電圧を
切り換えることで消費電力を低減可能にするとともに、
フリップフロップ回路内のスタンバイ時に電源電圧が切
り換えられない回路部分の一部のMOSFET(図11
においてMOSFETの記号のゲート部分が太線で示さ
れているもの)を、前記実施例におけるメモリセルを構
成するMOSFETと同一の構造の素子(しきい値電圧
が高くゲート絶縁膜が厚い素子)とするものである。
を取り込むマスタラッチ、S−LTはマスタラッチM−
LTに取り込まれた信号をホールドするスレーブラッ
チ、CNTはクロック信号CKと制御信号ST−Nに基
づいてマスタラッチM−LTおよびスレーブラッチS−
LTを制御するローカル制御回路、VDCはスタンバイ
制御信号STBに基づいて電源電圧VDDIを切り換える
電源切換え回路である。電源切換え回路VDCは、スタ
ンバイ制御信号STBがロウレベルのときは電源電圧V
DDを出力し、スタンバイ制御信号STBがハイレベルの
ときは接地電圧VSSを出力する。電源切換え回路VDC
の出力電圧VDDI(VDDorVSS)は、フリップフロッ
プ回路内の符号VDDIが付されているインバータ回路の
電源電圧端子に供給される。図12に、上記制御信号S
T−Nとスタンバイ制御信号STBおよび電源電圧VDD
Iの通常動作から一時的にスタンバイ動作に移行すると
きのタイミングが示されている。
が供給されるインバータ回路は、上記スタンバイ制御信
号STBに応じてVDDが供給されているときは通常の反
転動作をするが、VSSが供給されると入力が変化しても
貫通電流が流れないので、動作をしないこととなるとと
もに、リーク電流も流れないので消費電力が低減される
こととなる。また、このスタンバイ状態でも、電源電圧
VDDが供給されているローカル制御回路CNT内のNA
NDゲートG1やスレーブラッチS−LT内のインバー
タG2,G3および伝送ゲートG4を構成するMOSF
ET Q10〜Q19のゲート・ソース間には電源電圧
VDDが印加され続ける。
SFET Q10〜Q19はメモリセルを構成するMO
SFETと同一の構造の素子すなわちしきい値電圧が高
くゲート絶縁膜が厚くされた素子とされている。これよ
り、スタンバイ状態でMOSFET Q10〜Q19の
ゲート・ソース間に電源電圧VDDが印加され続けても、
ソース・ドレイン間に流れるサブスレッショールドリー
ク電流やゲート電極とソース・ドレイン領域間に流れる
ゲートリーク電流を防止することができる。
路VDCがフリップフロップ回路内の一部のゲート回路
の電源電圧VDDを切り換えるようにしているが、他方の
電源電圧VSSをVDDに切り換えて、スタンバイ時にイン
バータの電源電圧が共にVDDとなって電流が流れないよ
うに構成することも可能である。また、論理回路120
内部のフリップフロップ回路がSRAMを構成するメモ
リセルと同じような回路形式である場合、そのフリップ
フロップ回路を構成する素子としてメモリセルを構成す
る素子と同一の素子を用いるとともにフリップフロップ
回路の電源電圧としてメモリセルと同じ高い電圧(昇圧
電圧)を用いるようにすることでも良い。これにより、
α線等によるソフトエラーに対する強度が高い論理回路
を実現することができる。
を説明したが、本発明は一般にSRAMと呼ばれる半導
体メモリのみならず、SRAMを記憶回路として内蔵し
他の論理回路と組み合わせることにより構成される一般
にシステムLSIと呼ばれるLSIにも適用することが
できる。
AM110A,110Bと論理回路120を組み合わせ
たシステムLSIの構成例と電源供給方式の第1の具体
例が示されている。図13のシステムLSIにおいて
は、チップ内部に外部からの電源電圧VDDを昇圧する昇
圧回路19が設けられ、該昇圧回路19で発生された昇
圧電圧VMがSRAM110A,110Bのメモリアレ
イ10A,10Bが供給されメモリセルの動作電圧はV
Mとされている。そして、論理回路120と各SRAM
110A,110Bの周辺回路111A,111Bに
は、外部からの電源電圧VDDが供給される。なお、SR
AM110A,110Bが前記第2実施例(図6)のよ
うに構成されている場合には、各SRAM110A,1
10Bの周辺回路111A,111B内のワードドライ
バにも昇圧電圧VMが供給される。
路であり、この実施例のLSIにおいては入出力回路1
30には電源電圧VDDよりも高く昇圧電圧VMとは異な
る第2の外部電源電圧VDDIOが供給されている。このよ
うに、入出力回路130の電源電圧VDDIOが内部論理回
路120の電源電圧VDDよりも高いのは、当該LSIよ
りも高い電源電圧で動作する他のLSIとインタフェー
スすなわち信号送受信のために信号のレベルを合わせた
り、LSI間の送受信信号のノイズ強度を高くしたりす
るためである。
路120の電源電圧VDDよりも高い電源電圧VDDIOが供
給されるので、入出力回路130にはメモリセルを構成
するMOSFETと同様に絶縁膜の厚いMOSFETが
用いられる。本実施例は、昇圧電圧VMを第2の外部電
源電圧VDDIOよりも高くしたい場合に有効である。ま
た、上記内部論理回路120がフリップフロップ回路を
含んでいる場合には、そのフリップフロップ回路には電
源電圧VDDよりも高い電源電圧VDDIOが供給されフリッ
プフロップ回路を構成するMOSFETはメモリセルを
構成するMOSFETと同一の構造のものを用いるのが
望ましい。これにより、耐α線強度の高い論理回路が得
られる。以下の具体例においても同様である。
AM110A,110Bと論理回路120を組み合わせ
たシステムLSIの構成例と電源供給方式の第2の具体
例が示されている。図14のシステムLSIにおいて
は、昇圧回路19はなく、SRAM110A,110B
のメモリアレイ10A,10Bには入出力回路130用
の電源電圧VDDIOが供給されメモリセルの動作電圧はV
DDIOとされている。そして、論理回路120と各SRA
M110A,110Bの周辺回路111A,111Bに
は、外部からの電源電圧VDDが供給される。なお、SR
AM110A,110Bが前記第2実施例(図6)のよ
うに構成されている場合には、各SRAM110A,1
10Bの周辺回路111A,111B内のワードドライ
バにも入出力回路130用の電源電圧VDDIOが供給され
る。
AM110A,110Bと論理回路120を組み合わせ
たシステムLSIの構成例と電源供給方式の第3の具体
例が示されている。図15のシステムLSIにおいて
は、チップ内部に外部からの電源電圧VDDを降圧する降
圧回路140が設けられ、該降圧回路140で降圧され
た電圧が内部の論理回路120と各SRAM110A,
110Bの周辺回路111A,111Bに供給されてい
る。そして、SRAM110A,110Bのメモリアレ
イ10A,10Bと入出力回路130には、外部からの
電源電圧VDDがそのまま供給されメモリセルの動作電圧
はVDDとされている。なお、SRAM110A,110
Bが前記第2実施例(図6)のように構成されている場
合には、各SRAM110A,110Bの周辺回路11
1A,111B内のワードドライバにも外部からの電源
電圧VDDが供給される。
のゲート絶縁膜の形成方法について説明する。メモリセ
ルを構成するMOSFETのゲート絶縁膜の第1の具体
例は、前記実施例のLSIのように内部論理回路の電源
電圧よりも高い電源電圧で動作する入出力回路を有する
LSIにおいて、メモリセルを構成するMOSFETの
ゲート絶縁膜を、入出力回路を構成するMOSFETの
ゲート絶縁膜と同一工程で形成される同一材料、同一厚
みの絶縁膜とする方法である。この方法によれば、何ら
プロセスを変更することなく本発明を適用することがで
き、コストアップを回避することができる。メモリセル
を構成するMOSFETのゲート絶縁膜の第2の具体例
は、酸化シリコン膜(SiO2)と比誘電率の高い材料
からなるゲート絶縁膜(以下、High−K膜と称す
る)とを使い分ける方法である。
SiO2やSiONよりも比誘電率の高い例えばTiO2
やTa2O5のような材料を用いることが提案されてい
る。このような比誘電率の高い材料からなるゲート絶縁
膜(以下、High−K膜と称する)と使用したMOS
FETの場合、SiO2膜をゲート絶縁膜としたMOS
FETに比べて膜厚を厚くしても同じ特性を得ることが
できるので、膜厚を厚くすることによってゲート電極に
高電圧が印加されたときに、トンネル効果で電荷がゲー
ト絶縁膜を突き抜けてしまうゲートリーク電流を抑制す
ることができるためである。
OSFETのゲート絶縁膜としてHigh−K膜を使用
し、メモリセルを構成するMOSFETのゲート絶縁膜
として一般的なSiO2膜を使用するようにしてもよ
い。また、なお、前記実施例では、メモリセルを構成す
るMOSFETのゲート絶縁膜は周辺回路や論理回路を
構成するMOSFETのゲート絶縁膜よりも厚くすると
したが、上記のようにゲート絶縁膜を使い分けた場合に
は、ゲート絶縁膜の厚みとしてはメモリセルの部分と周
辺回路の部分とで同じになることも考えられる。つま
り、前記実施例で、「メモリセルを構成するMOSFE
Tのゲート絶縁膜は周辺回路を構成するMOSFETの
ゲート絶縁膜よりも厚くする」とは、同一の材料で形成
した場合における厚みに換算した場合に厚いということ
を含むものである。さらに、広義には、メモリセルを構
成するMOSFETのゲート絶縁膜は、材料のいかんに
かかわらず、その単位面積あたりのゲートリーク電流が
周辺回路や論理回路を構成するMOSFETのゲート絶
縁膜の単位面積あたりのゲートリーク電流よりも小さく
なるように各ゲート絶縁膜の厚みが決定されるというこ
とができる。
High−K膜とSiO2膜またはSiON膜との重ね
膜を使用することができ、その場合、High−K膜は
メモリセルを構成するMOSFETと周辺回路や論理回
路を構成するMOSFETとで同一膜厚とし、メモリセ
ルを構成するMOSFETのゲート絶縁膜のSiO2膜
またはSiON膜の厚みを周辺回路よりも厚くするよう
にしても良い。さらに、広義の厚いゲート絶縁膜を使用
するのは、メモリセルを構成するすべてのMOSFET
でなく、前記伝送MOSFET MT0,MT1を除い
た情報保持用のMOSFET MP0,MP1,MD
0,MD1のみとすることもできる。さらに、ワード線
の選択レベルがメモリセルの電源電圧と同様な高い電圧
とされる前記第2実施例では、ワードドライバを構成す
る一部のMOSFETも広義の厚い絶縁膜のMOSFE
Tとされる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、スタティックRAM(単体メモリ)およ
びスタティックRAMと論理回路を内蔵したシステムL
SIに適用した場合について、メモリアレイの周辺回路
と論理回路とを区別して説明したが、このような区別は
便宜的なものであって、本発明を適用する上で重要でな
いと考えるべきである。すなわち、近年、単体メモリで
あっても狭義の周辺回路以外に例えばエラー訂正回路な
どの一般には論理回路と考えられるものを内蔵したもの
が提案されているので、単体メモリであってもメモリア
レイと周辺回路と論理回路を含む半導体集積回路とみな
すことができる。また、SRAMを内蔵したゲートアレ
イにおいて、アドレスデコード回路などをゲートアレイ
の基本論理ゲートセルを用いて構成することができるの
で、このようなLSIは単体メモリでなくてもメモリア
レイと周辺回路とから構成されている半導体集積集積回
路とみなすことができる。
なされた発明をその背景となった利用分野であるスタテ
ィックRAM(単体メモリ)およびスタティックRAM
と論理回路を内蔵したシステムLSIに適用した場合に
ついて説明したが、この発明はそれに限定されるもので
なく、スタティックRAMのメモリセルと類似の構成の
フリップフロップ回路を内蔵した論理LSIなどの半導
体集積回路に広く利用することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、メモリセ
ルの動作電圧が高くかつメモリセルを構成するMOSF
ETのしきい値電圧が高いため、メモリセルのリーク電
流を減らし消費電力を低減できるとともに、周辺回路の
動作電圧がメモリセルの動作電圧よりも低いため周辺回
路の動作速度を速くすることができ、半導体記憶装置全
体としての読出し、書込み速度を向上させることができ
るという効果がある。
モリセルを構成するMOSFETのしきい値電圧が高い
ため、メモリセルのリーク電流を減らし消費電力を低減
できるとともに、周辺回路の動作電圧がメモリセルの動
作電圧よりも低いため周辺回路の動作速度を速くするこ
とができ、読出し速度を半導体記憶装置全体としての読
出し、書込み速度を向上させることができるとともに、
ワード線の選択レベルが高いため読出し電流をかなり大
きくすることができ、これによって読出し速度を速くす
ることができるという効果がある。
一実施例を示すブロック図である。
力特性を示すグラフである。
OS MD0(MD1)のそれぞれのゲート幅Wとゲー
ト長Lの比WT/LT,WD/LDとスタティックノイ
ズマージンSNMとの関係を示すグラフである。
OS MD0(MD1)のそれぞれのゲート幅Wとゲー
ト長Lの比WT/LT,WD/LDと読出し電流Iread
との関係を示すグラフである。
実施例を示す概略構成図である。
回路図である。
OS MD0(MD1)のそれぞれのゲート幅Wとゲー
ト長Lの比WT/LT,WD/LDとスタティックノイ
ズマージンSNMとの関係を示すグラフである。
OS MD0(MD1)のそれぞれのゲート幅Wとゲー
ト長Lの比WT/LT,WD/LDと読出し電流Iread
との関係を示すグラフである。
送MOSFET MT0(MT1)のそれぞれのゲート
幅Wとゲート長Lの比WP/LP,WT/LTとスタテ
ィックノイズマージンSNMとの関係を示すグラフであ
る。
具体例を示す回路図である。
示すタイムチャートである。
み合わせたシステムLSIの第1の例を示すブロック図
である。
み合わせたシステムLSIの第2の例を示すブロック図
である。
み合わせたシステムLSIの第3の例を示すブロック図
である。
Claims (17)
- 【請求項1】 複数のメモリセルがマトリックス状に配
置され、同一行のメモリセルの選択端子が共通に接続さ
れた複数のワード線と、同一列のメモリセルのデータ入
出力端子が共通に接続された複数のビット線を備えたメ
モリアレイと、該メモリアレイ内のいずれかのメモリセ
ルを選択するためのデコーダ回路や上記ビット線の電位
を増幅するセンスアンプ回路などの周辺回路とを備え、
上記メモリセルは第1のCMOSインバータと第2のC
MOSインバータとが互いの入出力端子が交差結合され
てなるフリップフロップ回路と該フリップフロップ回路
の入出力ノードと対応する一対のビット線との間にそれ
ぞれ接続された伝送MOSトランジスタとから構成され
ている半導体記憶装置であって、 上記メモリセルの動作電圧は上記周辺回路の動作電圧よ
りも高く設定され、また上記メモリセルを構成するMO
Sトランジスタのしきい値電圧は上記周辺回路を構成す
るMOSトランジスタのしきい値電圧よりも高く設定さ
れかつ上記メモリセルを構成するMOSトランジスタの
ゲート絶縁膜は同一材料の絶縁膜に換算した場合に上記
周辺回路を構成するMOSトランジスタのゲート絶縁膜
よりも厚いとみなされるように形成されるとともに、上
記ワード線の選択レベルおよび上記ビット線のプリチャ
ージレベルは上記周辺回路の動作電圧のレベルと同一で
あることを特徴とする半導体記憶装置。 - 【請求項2】 上記メモリセルを構成する伝送MOSト
ランジスタのゲート幅とゲート長との比は、上記第1の
CMOSインバータと第2のCMOSインバータを構成
するNチャネルMOSトランジスタのゲート幅とゲート
長との比と同一もしくは大きく設定されていることを特
徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】 上記メモリセルを構成するトランジスタ
のうち上記伝送MOSトランジスタのゲート絶縁膜は、
上記周辺回路を構成するMOSトランジスタのゲート絶
縁膜と同一の厚みを有するとみなされるように形成され
ていることを特徴とする請求項1に記載の半導体記憶装
置。 - 【請求項4】 上記伝送MOSトランジスタのゲート幅
とゲート長との比は、上記第1のCMOSインバータと
第2のCMOSインバータを構成するNチャネルMOS
トランジスタのゲート幅とゲート長との比よりも小さく
設定されていることを特徴とする請求項3に記載の半導
体記憶装置。 - 【請求項5】 外部から供給される電源電圧を昇圧する
昇圧回路が設けられ、上記メモリセルは上記昇圧回路に
より昇圧された電圧を動作電圧とされていることを特徴
とする請求項1〜4のいずれかに記載の半導体記憶装
置。 - 【請求項6】 複数のメモリセルがマトリックス状に配
置され、同一行のメモリセルの選択端子が共通に接続さ
れた複数のワード線と、同一列のメモリセルのデータ入
出力端子が共通に接続された複数のビット線を備えたメ
モリアレイと、該メモリアレイ内のいずれかのメモリセ
ルを選択するためのデコーダ回路や上記ビット線の電位
を増幅するセンスアンプ回路などの周辺回路とを備え、
上記メモリセルは第1のCMOSインバータと第2のC
MOSインバータとが互いの入出力端子が交差結合され
てなるフリップフロップ回路と該フリップフロップ回路
の入出力ノードと対応する一対のビット線との間にそれ
ぞれ接続された伝送MOSトランジスタとから構成され
ている半導体記憶装置であって、 上記メモリセルの動作電圧と上記ワード線を選択レベル
に駆動するドライバ回路の動作電圧は上記ドライバ回路
以外の周辺回路の動作電圧よりも高く設定され、また上
記メモリセルを構成するMOSトランジスタのしきい値
電圧は、上記ドライバ回路以外の周辺回路を構成するM
OSトランジスタのしきい値電圧よりも高く設定されか
つ上記メモリセルを構成するMOSトランジスタのゲー
ト絶縁膜は同一材料の絶縁膜に換算した場合に上記周辺
回路を構成するMOSトランジスタのゲート絶縁膜より
も厚いとみなされるように形成されるとともに、上記ワ
ード線の選択レベルは上記周辺回路の動作電圧のレベル
よりも高いことを特徴とする半導体記憶装置。 - 【請求項7】 上記メモリセルを構成する伝送MOSト
ランジスタのゲート幅とゲート長との比は、上記第1の
CMOSインバータと第2のCMOSインバータを構成
するNチャネルMOSトランジスタのゲート幅とゲート
長との比と同一もしくは小さく設定されていることを特
徴とする請求項6に記載の半導体記憶装置。 - 【請求項8】 上記第1のCMOSインバータと第2の
CMOSインバータを構成するPチャネル負荷MOSト
ランジスタのゲート幅とゲート長との比は、上記メモリ
セルを構成する伝送MOSトランジスタのゲート幅とゲ
ート長との比とほぼ同一もしくは大きく設定されている
ことを特徴とする請求項6または7に記載の半導体記憶
装置。 - 【請求項9】 上記ビット線のプリチャージレベルは、
上記ワード線の選択レベルよりも低く設定されているこ
とを特徴とする請求項6〜8のいずれかに記載の半導体
記憶装置。 - 【請求項10】 上記ワード線の選択レベルは、上記ビ
ット線のプリチャージレベルに上記伝送MOSトランジ
スタのしきい値電圧を加えた電位よりも高く設定され、
上記Pチャネル負荷MOSトランジスタのゲート幅とゲ
ート長との比は、上記伝送MOSトランジスタのゲート
幅とゲート長との比の0.9倍以上であることを特徴と
する請求項9に記載の半導体記憶装置。 - 【請求項11】 上記ワード線の選択レベルは、上記ビ
ット線のプリチャージレベルに上記伝送MOSトランジ
スタのしきい値電圧を加えた電位よりも低く設定され、
上記Pチャネル負荷MOSトランジスタのゲート幅とゲ
ート長との比は上記伝送MOSトランジスタのゲート幅
とゲート長との比と同一もしくは小さくされ、上記伝送
MOSトランジスタのゲート幅とゲート長との比は上記
NチャネルMOSトランジスタのゲート幅とゲート長と
の比と同一もしくは小さくされていることを特徴とする
請求項9に記載の半導体記憶装置。 - 【請求項12】 上記ワード線の選択レベルは上記メモ
リセルの動作電圧と同一電位であることを特徴とする請
求項11に記載の半導体記憶装置。 - 【請求項13】 外部から供給される電源電圧を昇圧す
る昇圧回路が設けられ、上記メモリセルおよび上記ドラ
イバ回路は上記昇圧回路により昇圧された電圧を動作電
圧とすることを特徴とする請求項6〜12のいずれかに
記載の半導体記憶装置。 - 【請求項14】 複数のワード線と、複数のビット線
と、前記複数のワード線のいずかと前記複数のビット線
のいずれかに結合された複数のメモリセルとを含むメモ
リアレイと、 前記メモリアレイ内のメモリセルを選択する回路および
選択されたメモリセルの保持情報を増幅する回路と書込
みデータ信号に基づいて選択されたメモリセルに書込み
を行なう回路を含む周辺回路と、 論理機能を有する論理回路と、を有し1つの半導体チッ
プ上に半導体集積回路として形成された半導体装置であ
って、 上記メモリセルは第1のCMOSインバータと第2のC
MOSインバータとが互いの入出力端子が交差結合され
てなるフリップフロップ回路と該フリップフロップ回路
の入出力ノードと対応する一対のビット線との間にそれ
ぞれ接続された伝送MOSトランジスタとから構成さ
れ、 上記メモリセルの動作電圧は上記周辺回路の動作電圧よ
りも高く設定され、また上記メモリセルを構成するMO
Sトランジスタのゲート絶縁膜は同一材料の絶縁膜に換
算した場合に上記周辺回路を構成するMOSトランジス
タのゲート絶縁膜よりも厚いとみなされるように形成さ
れるとともに、 上記論理回路はフリップフロップ回路を含み、該フリッ
プフロップ回路の動作電圧は上記周辺回路の動作電圧よ
りも高く設定され、上記フリップフロップ回路を構成す
るMOSトランジスタのゲート絶縁膜は上記メモリセル
を構成するMOSトランジスタのゲート絶縁膜と同一材
料で同一の厚みに形成されていることを特徴とする半導
体装置。 - 【請求項15】 外部から供給される電源電圧を昇圧す
る昇圧回路が設けられ、上記メモリセルおよび上記フリ
ップフロップ回路は上記昇圧回路により昇圧された電圧
を動作電圧とすることを特徴とする請求項14に記載の
半導体装置。 - 【請求項16】 上記周辺回路の動作電圧となる第1の
外部電圧を受ける第1電源端子と、上記第1の外部電圧
よりも高い第2の外部電圧を受ける第2電源端子と、上
記第2の外部電圧で動作する入出力回路とをさらに有
し、上記メモリセルおよび上記フリップフロップ回路は
上記第2の外部電圧を動作電圧とすることを特徴とする
請求項14に記載の半導体装置。 - 【請求項17】 外部から供給される電源電圧を降圧す
る降圧回路が設けられ、上記メモリセルおよび上記フリ
ップフロップ回路は上記外部電源電圧を動作電圧とし、
上記フリップフロップ回路を除く上記論理回路および上
記周辺回路は、上記降圧回路により降圧された電圧を動
作電圧とすることを特徴とする請求項14に記載の半導
体装置。
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