JP2003059273A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003059273A
JP2003059273A JP2001241594A JP2001241594A JP2003059273A JP 2003059273 A JP2003059273 A JP 2003059273A JP 2001241594 A JP2001241594 A JP 2001241594A JP 2001241594 A JP2001241594 A JP 2001241594A JP 2003059273 A JP2003059273 A JP 2003059273A
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memory cell
mos transistor
voltage
gate
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Keiichi Higeta
恵一 日下田
Shigeru Nakahara
茂 中原
Hiroaki Nanbu
博昭 南部
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ＣＭＯＳフリップフロップ回路型メモリセル
からなるメモリアレイを有する半導体記憶装置におい
て、ノイズマージンを向上させ、読出し速度を速くさせ
るとともに、消費電力を低減させる。 【解決手段】 メモリセルの動作電圧は周辺回路の動作
電圧よりも高く設定し、またメモリセルを構成するＭＯ
Ｓトランジスタのしきい値電圧は周辺回路を構成するＭ
ＯＳトランジスタのしきい値電圧よりも高く設定しかつ
メモリセルを構成するＭＯＳトランジスタのゲート絶縁
膜は同一材料の絶縁膜に換算した場合に周辺回路を構成
するＭＯＳトランジスタのゲート絶縁膜よりも厚いとみ
なされるように形成するとともに、ワード線の選択レベ
ルおよびビット線のプリチャージレベルは周辺回路の動
作電圧のレベルと同一とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置さ
らにはＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）のノイズマージンおよび動作速度の向上並びに
低消費電力化のための技術に関し、例えばＣＭＯＳフリ
ップフロップ回路型のメモリセルを有するＳＲＡＭもし
くはＳＲＡＭを内蔵したＬＳＩ（大規模半導体集積回
路）に利用して有効な技術に関する。
【０００２】
【従来の技術】ＳＲＡＭ等の半導体記憶装置（以下、半
導体メモリあるいは単にメモリと称する）においては、
プロセスによる素子の微細化により大容量化が進められ
ている。一方、ＭＯＳＦＥＴからなる半導体メモリにお
いては、いわゆるスケーリング則に従ってプロセスの微
細化を行なうとメモリセルや周辺回路を構成するＭＯＳ
ＦＥＴのゲート絶縁膜が薄くなるので、微細化に伴ない
ＭＯＳＦＥＴの耐圧が低くなる。また、半導体集積回路
においては、電源電圧が低いほど消費電力が少なくなる
とともに、ＭＯＳＦＥＴのしきい値電圧が低いほど高速
動作することができるため、微細化に伴ない電源電圧の
低電圧が行なわれている。
【０００３】ところで、ＳＲＡＭにおいては、メモリセ
ルを構成するＭＯＳＦＥＴのしきい値電圧を低くしたり
メモリセルの電源電圧を下げたりすると、リーク電流が
増加したりスタティックノイズマージンが低下するとと
もにα線により記憶情報が反転するいわゆるソフトエラ
ーが生じやすくなるという不具合がある。
【０００４】従来、メモリセルを構成するＭＯＳＦＥＴ
のしきい値電圧が低くされることによりリーク電流が増
加するのを防止するとともに動作速度の向上を図るた
め、メモリセルを構成するＭＯＳＦＥＴのしきい値電圧
は高くし周辺回路を構成するＭＯＳＦＥＴのしきい値電
圧は低くするようにした発明が提案されている（例えば
特開平３−８３２８９号公報）。また、読出しおよび書
込み動作の高速化を図りつつ消費電力を減少させるた
め、メモリセルの電源電圧を高くしかつメモリセルを構
成するＭＯＳＦＥＴのしきい値電圧を高くする一方、周
辺回路の電源電圧は低くするようにした発明も提案され
ている（例えば特開平１０−２４２８３９号公報，特開
平９−１８５８８６号公報）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
知文献では、メモリセルを構成するＭＯＳＦＥＴのしき
い値電圧や電源電圧を周辺回路よりも高くすることは開
示されているものの、ワード線の電位やメモリセルを構
成するＭＯＳＦＥＴのゲートサイズや絶縁膜の厚み等を
どのようにするかについては開示されていないため、ノ
イズマージンや読出し速度の向上および消費電力やセル
面積の低減が充分に達成されていないことを見出した。
【０００６】具体的には、前記先願発明（特開平３−８
３２８９号公報）のようにメモリセルを構成するＭＯＳ
ＦＥＴのしきい値電圧を周辺回路よりも高くした場合に
は、メモリセルを周辺回路のように高速で動作させるこ
とができないため、読出し速度が速くならないという不
具合がある。また、特開平１０−２４２８３９号公報，
特開平９−１８５８８６号の発明のように、メモリセル
の電源電圧を周辺回路の電源電圧よりも高くしただけで
は、周辺回路に比べてメモリセルの消費電流が増加しチ
ップ全体の消費電力が増大するとともに、メモリセルを
構成するＭＯＳＦＥＴのゲート長を長くするなどして素
子の耐圧を高めるようにするとメモリセルの占有面積が
大きくなってしまう。
【０００７】本発明の目的は、ＭＯＳＦＥＴからなるメ
モリセルを備えたスタティックＲＡＭにおいて、ノイズ
マージンを向上させ、読出し速度を速くさせることがで
きる技術を提供することにある。本発明の他の目的は、
ＭＯＳＦＥＴからなるメモリセルを備えたスタティック
ＲＡＭにおいて、消費電力を有効に低減させるととも
に、メモリセルの占有面積を小さくすることができる技
術を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴については、本明細書の記述お
よび添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＣＭＯＳフリップフロップ回路
型メモリセルからなるメモリアレイを有する半導体記憶
装置において、上記メモリセルの動作電圧は上記周辺回
路の動作電圧よりも高く設定し、また上記メモリセルを
構成するＭＯＳトランジスタのしきい値電圧は上記周辺
回路を構成するＭＯＳトランジスタのしきい値電圧より
も高く設定しかつ上記メモリセルを構成するＭＯＳトラ
ンジスタのゲート絶縁膜は同一材料の絶縁膜に換算した
場合に上記周辺回路を構成するＭＯＳトランジスタのゲ
ート絶縁膜よりも厚いとみなされるように形成するとと
もに、上記ワード線の選択レベルおよび上記ビット線の
プリチャージレベルは上記周辺回路の動作電圧のレベル
と同一とした。
【０００９】上記した手段によれば、メモリセルの動作
電圧が高くかつメモリセルを構成するＭＯＳＦＥＴのし
きい値電圧が高いため、メモリセルのリーク電流を減ら
し消費電力を低減できるとともに、周辺回路の動作電圧
がメモリセルの動作電圧よりも低いため周辺回路の動作
速度を速くすることができ、半導体記憶装置全体として
の読出し、書込み速度を向上させることができる。
【００１０】ここで、望ましくは、上記メモリセルを構
成する伝送ＭＯＳトランジスタのゲート幅とゲート長と
の比は、上記第１のＣＭＯＳインバータと第２のＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のゲート幅とゲート長との比と同一もしくは大きくなる
ように形成する。これにより、メモリセルの安定性を低
下させることなく、メモリセルからの読出し電流を大き
くして読出し速度を速くすることができる。
【００１１】また、本願の他の発明は、ＣＭＯＳフリッ
プフロップ回路型メモリセルからなるメモリアレイを有
する半導体記憶装置において、上記メモリセルの動作電
圧と上記ワード線を選択レベルに駆動するドライバ回路
の動作電圧は上記ドライバ回路以外の周辺回路の動作電
圧よりも高く設定し、また上記メモリセルを構成するＭ
ＯＳトランジスタのしきい値電圧は、上記ドライバ回路
以外の周辺回路を構成するＭＯＳトランジスタのしきい
値電圧よりも高く設定しかつ上記メモリセルを構成する
ＭＯＳトランジスタのゲート絶縁膜は同一材料の絶縁膜
に換算した場合に上記周辺回路を構成するＭＯＳトラン
ジスタのゲート絶縁膜よりも厚いとみなされるように形
成するとともに、上記ワード線の選択レベルは上記周辺
回路の動作電圧のレベルよりも高くした。
【００１２】上記した手段によれば、メモリセルの動作
電圧が高くかつメモリセルを構成するＭＯＳＦＥＴのし
きい値電圧が高いため、メモリセルのリーク電流を減ら
し消費電力を低減できるとともに、周辺回路の動作電圧
がメモリセルの動作電圧よりも低いため周辺回路の動作
速度を速くすることができ、読出し速度を半導体記憶装
置全体としての読出し、書込み速度を向上させることが
できるとともに、ワード線の選択レベルが高いため請求
項１の発明よりも多少メモリセルの安定性は劣るものの
読出し電流をかなり大きくすることができ、読出し速度
を速くすることができる。
【００１３】ここで、望ましくは、上記メモリセルを構
成する伝送ＭＯＳトランジスタのゲート幅とゲート長と
の比は、上記第１のＣＭＯＳインバータと第２のＣＭＯ
Ｓインバータを構成するＮチャネルＭＯＳトランジスタ
のゲート幅とゲート長との比と同一もしくは小さくなる
ように形成する。これにより、読出し速度を低下させる
ことなく、メモリセルのスタティックノイズマージンを
大きくしてメモリセルの安定性を向上させることができ
る。
【００１４】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１は本発明を適用して好適な
スタティックＲＡＭの一実施例を示す概略構成図であ
る。 図１において、１０は複数のフリップフロップ回
路型のメモリセルＭＣがマトリックス状に配置され同一
行のメモリセルの選択端子が接続された複数のワード線
ＷＬと同一列のメモリセルの入出力端子が接続された複
数のビット線ＢＬ，／ＢＬとを有するメモリアレイ、１
１は入力されたアドレス信号Ａ０〜Ａｎを取り込むアド
レスバッファ、１２は取り込まれたアドレス信号をデコ
ードして上記メモリアレイ１０内の対応するワード線お
よびビット線の選択信号を生成するアドレスデコーダ、
ＸＤ０〜ＸＤｎはロウ系のアドレス信号のデコード結果
に従ってメモリアレイ１０内の１本のワード線を選択レ
ベルに駆動するワードドライバである。
【００１５】また、１３はアドレスデコーダ１２からの
デコード信号によってメモリアレイ１０内の対応するビ
ット線を選択するカラムスイッチ回路、１４はカラムス
イッチ回路１３により接続されたビット線の電位差を増
幅するセンスアンプ回路、１５はセンスアンプ回路１４
により増幅されたリードデータを外部へ出力するデータ
出力バッファ、１６は外部より入力されたライトデータ
を取り込む入力バッファ、１７は取り込まれたライトデ
ータに基づいてカラムスイッチ１３を介してメモリアレ
イ１０内のビット線ＢＬ，／ＢＬに書込み電位を与える
ライトアンプ回路である。
【００１６】また、図１において、２０は外部から供給
されるチップ選択信号としてのチップイネーブル信号／
ＣＥや書込み制御信号としてのライトイネーブル信号／
ＷＥ、出力制御信号としてのアウトイネーブル信号／Ｏ
Ｅなどに基づいて上記アドレスバッファ１１やアドレス
デコーダ１２、データ出力バッファ１５、データ入力バ
ッファ１６等の周辺回路に対して所定のタイミング信号
を与える内部制御回路である。なお、２１は外部から例
えば０．６Ｖのような電源電圧ＶDDが供給される電源端
子、２２は外部から接地電位ＶSSが印加される接地端子
である。図１の実施例においては、データ出力バッファ
１５およびデータ入力バッファ１６とカラムスイッチ回
路１３との間にそれぞれセンスアンプ回路１５とライト
アンプ回路１７が示されているが、センスアンプ回路１
５やライトアンプ回路１７はカラムスイッチ回路１３と
メモリアレイ１０との間に設けることも可能である。
【００１７】メモリアレイ１０内には、読出し前に対を
なすビット線ＢＬ，／ＢＬ間を短絡しかつ所定の電位に
プリチャージさせるイコライズ＆プリチャージ回路（Ｅ
Ｑ＆ＰＣ）１８が設けられている。メモリセルＭＣは、
ＰチャネルＭＯＳＦＥＴ ＭＰ０とＮチャネルＭＯＳＦ
ＥＴ ＭＤ０からなる第１のＣＭＯＳインバータとＰチ
ャネルＭＯＳＦＥＴ ＭＰ１とＮチャネルＭＯＳＦＥＴ
ＭＤ１からなる第２のＣＭＯＳインバータとが互いの
入出力端子が交差結合されてなるフリップフロップ回路
と、該フリップフロップ回路の入出力ノードと対応する
一対のビット線ＢＬ，／ＢＬとの間に接続された伝送Ｍ
ＯＳＦＥＴ ＭＴ０，ＭＴ１とにより構成されているＰ
−ＭＯＳ負荷型のメモリセルが使用されている。なお、
図１の回路においては、リードデータを出力する端子と
ライトデータを入力する端子とを別々に有する実施例を
示したが、共通の端子よりリードデータを出力したりラ
イトデータを入力したりするように構成することも可能
である。
【００１８】第１の実施例においては、外部から電源端
子１７に供給される０．６Ｖのような電源電圧ＶDDを昇
圧して例えば１．２Ｖのような昇圧電圧ＶＭを発生する
昇圧回路１９が設けられている。これとともに、メモリ
アレイ１０の電源電圧端子すなわち各メモリセルＭＣの
Ｐ−ＭＯＳ ＭＰ０，ＭＰ１のソース端子には、上記昇
圧回路１９で発生された昇圧電圧ＶＭが動作電圧として
印加されている。なお、各メモリセルＭＣのＮ−ＭＯＳ
ＭＤ０，ＭＤ１のソース端子には接地電位ＶSSが印加
される。
【００１９】一方、この実施例のＳＲＡＭにおいては、
メモリアレイ１０を除くアドレスデコーダ１２やワード
ドライバＸＤ０〜ＸＤｎなどの周辺回路の電源電圧端子
には外部からの電源電圧ＶDDが動作電圧として印加され
る。スタンバイ時すなわちリード時およびライト時以外
のときは、メモリアレイ１０内のすべてのワード線ＷＬ
が接地電位ＶSSのようなロウレベルにされて各メモリセ
ルＭＣの伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１がオフ状態
とされ、リード時またはライト時には、メモリアレイ１
０内の１本のワード線ＷＬが電源電圧ＶDDのようなハイ
レベルにされて各メモリセルＭＣの伝送ＭＯＳＦＥＴ
ＭＴ０，ＭＴ１がオン状態とされ、対応するメモリセル
ＭＣは記憶情報の読出しまたは書込みが可能な状態にさ
れる。また、ビット線ＢＬ，／ＢＬのプリチャージレベ
ルは周辺回路の電源電圧と同じＶDDとされる。
【００２０】さらに、第１の実施例においては、メモリ
セルＭＣを構成するＭＯＳＦＥＴＭＴ０，ＭＴ１；ＭＰ
０，ＭＰ１；ＭＤ０，ＭＤ１が以下に述べるような構造
および特性を有するようにされる。第１に、メモリセル
ＭＣを構成するＭＯＳＦＥＴ ＭＴ０，ＭＴ１；ＭＰ
０，ＭＰ１；ＭＤ０，ＭＤ１のゲート絶縁膜は、デコー
ダ回路１２などの周辺回路を構成するＭＯＳＦＥＴのゲ
ート絶縁膜よりも厚く形成される。これにより、Ｐ−Ｍ
ＯＳ ＭＰ０，ＭＰ１のソース端子に昇圧電圧ＶＭが印
加されてもゲート絶縁膜が劣化しないような耐圧が与え
られる。第２に、メモリセルＭＣを構成するＭＯＳＦＥ
Ｔ ＭＴ０，ＭＴ１；ＭＰ０，ＭＰ１；ＭＤ０，ＭＤ１
のしきい値電圧は、周辺回路を構成するＭＯＳＦＥＴの
しきい値電圧よりも高くされる。しきい値電圧はゲート
絶縁膜を厚くすることでも高くなるが、本実施例ではチ
ャネル部の不純物濃度をメモリセルのＭＯＳＦＥＴと周
辺回路のＭＯＳＦＥＴとで異ならせることでしきい値電
圧を変えている。具体的には、メモリセルＭＣを構成す
るＭＯＳＦＥＴ ＭＴ０，ＭＴ１；ＭＰ０，ＭＰ１；Ｍ
Ｄ０，ＭＤ１のしきい値電圧は約０．５Ｖであり、周辺
回路を構成するＭＯＳＦＥＴのしきい値電圧は約０．３
Ｖとされる。
【００２１】第１の実施例におけるメモリセルＭＣを構
成するＭＯＳＦＥＴ ＭＴ０，ＭＴ１；ＭＰ０，ＭＰ
１；ＭＤ０，ＭＤ１の第３の特徴は、各ＭＯＳＦＥＴの
Ｗ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）を、それぞれ
ＷＴ／ＬＴ，ＷＰ／ＬＰ，ＷＤ／ＬＤとおくと、ＷＴ／
ＬＴ≧ＷＤ／ＬＤとなるようにしている点にある。メモ
リセルの電源電圧が周辺回路の電源電圧と同一である従
来の一般的なＳＲＡＭにおいては、メモリセルの安定性
（スタティックノイズマージン）を良くするつまり情報
保持状態でビット線からの電位の影響を受けて保持情報
が反転しないようにするため、ＷＴ／ＬＴ＜ＷＤ／ＬＤ
として伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１のインピーダ
ンスが大きくなるように設計されることが多いが、本実
施例では従来と逆にＷＴ／ＬＴ≧ＷＤ／ＬＤとすること
でメモリセルの安定性を損なうことなく読出し速度の向
上を図っている。
【００２２】なお、メモリセルＭＣを構成する伝送ＭＯ
ＳＦＥＴ ＭＴ０，ＭＴ１と負荷ＭＯＳＦＥＴ ＭＰ
０，ＭＰ１に関しては、特に制限されるものでないが、
書込み特性を良くするためにＷＴ／ＬＴ＞ＷＰ／ＬＰと
している。以下に、ＷＴ／ＬＴ≧ＷＤ／ＬＤとすること
でメモリセルの安定性を損なうことなく読出し速度が速
くなる理由を説明する。
【００２３】図２にメモリアレイを構成するビット線対
ＢＬ，／ＢＬに接続されている１つのメモリセルＭＣ１
を取り出して示す。メモリセルＭＣ１が接続されている
ワード線ＷＬ１が選択レベル（ＶDD）とされ、メモリセ
ルＭＣ１は図の左側の入出力ノードｎ１の電位Ｖ１が右
側の入出力ノードｎ２の電位Ｖ２よりも低い場合を考え
ると、メモリセルＭＣ１では伝送ＭＯＳＦＥＴ ＭＴ
０，ＭＴ１がオンされることで例えば図２に示すような
読出し電流Ｉreadが流れる。
【００２４】ＭＯＳＦＥＴはゲート幅が大きい方がオン
抵抗は小さくなるため、図２のメモリセルにおいても伝
送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１のゲート幅は大きい方
が、読出し電流Ｉreadが多くなって読出し速度が速くな
る。ただし、伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１のゲー
ト幅が大きいと読出し電流Ｉreadが多くなることで電位
Ｖ１が上昇してスタティックノイズマージンＳＮＭが小
さくなる。ここで、スタティックノイズマージンＳＮＭ
は、メモリセルを構成する２つのインバータの入出力特
性を示す図３において、２つの特性曲線Ｘ，Ｙで囲まれ
た領域内に描くことができる最大の正方形の一辺の長さ
ＶNと定義することができ、この値が大きいほどスタテ
ィックノイズマージンは高くなりメモリセルの安定性が
高くなる。
【００２５】なお、図３において、曲線Ｘはメモリセル
のノードｎ１の電位Ｖ１を入力としたときのノードｎ２
の電位Ｖ２の出力特性を、また曲線Ｙはメモリセルのノ
ードｎ２の電位Ｖ２を入力としたときのノードｎ１の電
位Ｖ１の出力特性をそれぞれ示す。伝送ＭＯＳＦＥＴ
ＭＴ０，ＭＴ１のゲート幅が大きくなるとインピーダン
スが小さくなって、それぞれの特性曲線Ｘ，Ｙは破線
Ｘ’，Ｙ’のようになり、スタティックノイズマージン
を示す値ＶNは小さくなることが分かる。
【００２６】次に、伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ
１）とＮ−ＭＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲー
ト幅Ｗとゲート長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤとスタ
ティックノイズマージンＳＮＭとの関係を図４に、また
ＷＴ／ＬＴ，ＷＤ／ＬＤと読出し電流Ｉreadとの関係を
図５に示す。図４および図５はそれぞれ伝送ＭＯＳＦＥ
Ｔ ＭＴ０（ＭＴ１）のＷ／ＬとＮ−ＭＯＳ ＭＤ０
（ＭＤ１）のＷ／Ｌとの比（ＷＴ／ＬＴ）／（ＷＤ／Ｌ
Ｄ）を横軸にとって示してある。なお、ここでは、負荷
用のＰ−ＭＯＳ ＭＰ０（ＭＰ１）とＮ−ＭＯＳ ＭＤ
０（ＭＤ１）のゲート幅Ｗとゲート長Ｌの比ＷＰ／Ｌ
Ｐ，ＷＤ／ＬＤは等しい（ＷＰ／ＬＰ＝ＷＤ／ＬＤ）と
した。
【００２７】図４および図５において、■印を結んだ線
Ａはメモリセルの電源電圧ＶＭを１．２Ｖ、ワード線の
選択レベルＶＷを０．６Ｖ、ビット線のプリチャージレ
ベルＶＢを０．６Ｖとした本実施例における（ＷＴ／Ｌ
Ｔ）／（ＷＤ／ＬＤ）とスタティックノイズマージンＳ
ＮＭとの関係を、また◆印を結んだ線Ｂはメモリセルの
電源電圧ＶＭを１．２Ｖ、ワード線の選択レベルＶＷを
１．２Ｖ、ビット線のプリチャージレベルＶＢを１．２
Ｖとしたときの（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）とスタ
ティックノイズマージンＳＮＭとの関係を、さらに▲印
を結んだ線Ｃはメモリセルの電源電圧ＶＭを０．６Ｖ、
ワード線の選択レベルＶＷを０．６Ｖ、ビット線のプリ
チャージレベルＶＢを０．６Ｖとしたときの（ＷＴ／Ｌ
Ｔ）／（ＷＤ／ＬＤ）とスタティックノイズマージンＳ
ＮＭとの関係をそれぞれ示す。
【００２８】図４より本実施例のようにメモリセルの電
源電圧ＶＭを１．２Ｖ、ワード線の選択レベルＶＷを
０．６Ｖ、ビット線のプリチャージレベルＶＢを０．６
Ｖとしたときには、伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ
１）のＷ／ＬとＮ−ＭＯＳ ＭＤ０（ＭＤ１）のＷ／Ｌ
との比（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）が大きいほどス
タティックノイズマージンＳＮＭは小さくなるがその減
少率は比較的小さく、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）
が０．２５以上のすべての範囲でスタティックノイズマ
ージンＳＮＭが、ＶＷ，ＶＢをＶＭと同じ１．２Ｖまた
は０．６Ｖとした場合に比べて良好となることが分か
る。
【００２９】一方、図５より、読出し電流ＩreadはＶ
Ｗ，ＶＢをＶＭと同じ１．２Ｖとした場合が最も大きい
が、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）が「１」以上では
本実施例の方がＶＷ，ＶＢをＶＭと同じ０．６Ｖとした
場合よりも大きくなることが分かる。従って、読出し速
度よりもメモリセルのスタティックノイズマージンすな
わち安定性を重視したＳＲＡＭを設計する場合には、本
実施例のように、メモリセルの電源電圧ＶＭを１．２
Ｖ、ワード線の選択レベルＶＷを０．６Ｖ、ビット線の
プリチャージレベルＶＢを０．６Ｖとするとともに、伝
送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のＷ／ＬとＮ−ＭＯ
Ｓ ＭＤ０（ＭＤ１）のＷ／Ｌとの比（ＷＴ／ＬＴ）／
（ＷＤ／ＬＤ）を「１」以上とするのが有効である。
【００３０】ただし、上記条件はメモリセルを構成する
ＭＯＳＦＥＴをすべて周辺回路のＭＯＳＦＥＴよりもし
きい値電圧を高くしかつゲート絶縁膜を厚くした場合で
ある。ここで、第１の実施例の変形例として、メモリセ
ルを構成するＭＯＳＦＥＴのうち伝送ＭＯＳＦＥＴ Ｍ
Ｔ０，ＭＴ１のゲート絶縁膜を周辺回路のＭＯＳＦＥＴ
と同じ薄い絶縁膜にする（ただし、しきい値電圧は高く
する）構成が考えられる。伝送ＭＯＳＦＥＴ ＭＴ０，
ＭＴ１には直接昇圧電圧が印加されずまたゲート電圧の
振幅も０−０．６Ｖであり、負荷ＭＯＳＦＥＴ ＭＰ
０，ＭＰ１のように耐圧を高くする必要がないためであ
る。
【００３１】このように、伝送ＭＯＳＦＥＴ ＭＴ０，
ＭＴ１のゲート絶縁膜を薄くした場合には、厚い場合よ
りもゲート電圧の電界の影響を受けやすくなり、ゲート
幅を小さくしてやらないとオン状態でビット線の電位が
メモリセル内の入出力ノードｎ１，ｎ２に影響し易くな
るつまりメモリセルの安定性が下がる。従って、この場
合には、伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のＷ／Ｌ
とＮ−ＭＯＳ ＭＤ０（ＭＤ１）のＷ／Ｌとの比（ＷＴ
／ＬＴ）／（ＷＤ／ＬＤ）を「１」以下つまりＷＴ／Ｌ
ＴをＷＤ／ＬＤよりも小さくするのが望ましい。
【００３２】図６は本発明を適用したスタティックＲＡ
Ｍの第２の実施例を示す概略構成図である。第１の実施
例と第２の実施例の回路上の相違は、第１の実施例では
メモリアレイ１０を除く周辺回路の電源電圧をＶDDとし
ているのに対し、第２の実施例では周辺回路のうちワー
ドドライバＸＤ０〜ＸＤｎに関してはその電源電圧を昇
圧回路１９で昇圧した電圧ＶＭとしている点にある。つ
まり、第１の実施例ではワード線ＷＬの選択レベルをＶ
DD（０．６Ｖ）としているのに対して、第２の実施例で
はワード線ＷＬの選択レベルはＶDD（０．６Ｖ）よりも
高い電位（例えばＶＭ（１．２Ｖ））とされる。ビット
線ＢＬ，／ＢＬのプリチャージレベルは、一般にはワー
ド線ＷＬの選択レベルと同じレベルとされるが、本第２
実施例においては、ワード線ＷＬの選択レベルよりも低
い電位（例えばＶDD（０．６Ｖ））とされる。また、こ
の第２実施例においては、第１実施例と同様にメモリセ
ルＭＣを構成するＭＯＳＦＥＴ ＭＴ０，ＭＴ１；ＭＰ
０，ＭＰ１；ＭＤ０，ＭＤ１のしきい値電圧は、周辺回
路を構成するＭＯＳＦＥＴのしきい値電圧よりも高くさ
れる。
【００３３】さらに、第２の実施例ではメモリセルＭＣ
を構成するＭＯＳＦＥＴ ＭＴ０ＭＴ１；ＭＰ０，ＭＰ
１；ＭＤ０，ＭＤ１とワードドライバＸＤ０〜ＸＤｎを
構成するＭＯＳＦＥＴのうち高電圧が印加されるＭＯＳ
ＦＥＴ（Ｐ−ＭＯＳ）のゲート絶縁膜は、デコーダ回路
１２など他の周辺回路を構成するＭＯＳＦＥＴのゲート
絶縁膜よりも厚く形成される。これにより、これらのＭ
ＯＳＦＥＴのソース端子に昇圧電圧ＶＭが印加されても
ゲート絶縁膜が劣化しないような耐圧が与えられる。
【００３４】図７に、デコーダ回路１２とワードドライ
バＸＤ０〜ＸＤｎの一部が示されている。ＤＥＣは、内
部アドレス信号ａi，ａi+1を入力信号とするＮＡＮＤゲ
ートからなる単位デコーダ、ＩＮＶはその出力を反転イ
ンバータである。第２の実施例では特に制限されるもの
でないが、ワード線はメインワード線ＭＷＬと複数のサ
ブワードＳＷＬとからなる階層構成とされており、サブ
ワードＳＷＬにメモリセルＭＣが接続されている。Ｍ−
ＸＤはメインワード線ＭＷＬを駆動するメインワードド
ライバ、Ｓ−ＸＤはメインワード線ＭＷＬの電位を受け
てサブワード線ＳＷＬを駆動するサブワードドライバで
ある。この実施例では、上記メインワードドライバＭ−
ＸＤを構成するＰチャネルＭＯＳＦＥＴ Ｑ１とサブワ
ードドライバＳ−ＸＤを構成するＰチャネルＭＯＳＦＥ
Ｔ Ｑ２のゲート絶縁膜が、デコーダ回路１２など他の
周辺回路を構成するＭＯＳＦＥＴのゲート絶縁膜よりも
厚く形成されている。
【００３５】さらに、メモリセルＭＣを構成するＭＯＳ
ＦＥＴ ＭＴ０，ＭＴ１；ＭＰ０，ＭＰ１；ＭＤ０，Ｍ
Ｄ１のＷ／Ｌ（ゲート幅Ｗとゲート長Ｌとの比）を、そ
れぞれＷＴ／ＬＴ，ＷＰ／ＬＰ，ＷＤ／ＬＤとおくと、
第１の実施例においてはＷＴ／ＬＴ≧ＷＤ／ＬＤとして
いるのに対し、第２の実施例においては逆にＷＴ／ＬＴ
≦ＷＤ／ＬＤとすることでメモリセルの安定性を向上さ
せている。以下に、ＷＴ／ＬＴ≦ＷＤ／ＬＤとすること
でメモリセルの安定性が良くなる理由を説明する。
【００３６】図８には、伝送ＭＯＳＦＥＴ ＭＴ０（Ｍ
Ｔ１）とＮ−ＭＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲ
ート幅Ｗとゲート長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤとス
タティックノイズマージンＳＮＭとの関係を示す。図８
は伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のＷ／ＬとＮ−
ＭＯＳ ＭＤ０（ＭＤ１）のＷ／Ｌとの比（ＷＴ／Ｌ
Ｔ）／（ＷＤ／ＬＤ）を横軸にとって示してある。な
お、ここでは、負荷用のＰ−ＭＯＳ ＭＰ０（ＭＰ１）
とＮ−ＭＯＳ ＭＤ０（ＭＤ１）のゲート幅Ｗとゲート
長Ｌの比ＷＰ／ＬＰ，ＷＤ／ＬＤは等しい（ＷＰ／ＬＰ
＝ＷＤ／ＬＤ）とした。
【００３７】図８において、□印を結んだ線Ｄはメモリ
セルの電源電圧ＶＭを１．２Ｖ、ワード線の選択レベル
ＶＷを１．２Ｖ、ビット線のプリチャージレベルＶＢを
０．６Ｖとした本実施例における（ＷＴ／ＬＴ）／（Ｗ
Ｄ／ＬＤ）とスタティックノイズマージンＳＮＭとの関
係を、また◆印を結んだ線Ｂはメモリセルの電源電圧Ｖ
Ｍを１．２Ｖ、ワード線の選択レベルＶＷを１．２Ｖ、
ビット線のプリチャージレベルＶＢを１．２Ｖとしたと
きの（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）とスタティックノ
イズマージンＳＮＭとの関係を、さらに▲印を結んだ線
Ｃはメモリセルの電源電圧ＶＭを０．６Ｖ、ワード線の
選択レベルＶＷを０．６Ｖ、ビット線のプリチャージレ
ベルＶＢを０．６Ｖとしたときの（ＷＴ／ＬＴ）／（Ｗ
Ｄ／ＬＤ）とスタティックノイズマージンＳＮＭとの関
係をそれぞれ示す。
【００３８】従来のＳＲＡＭにおけるように、メモリセ
ルの電源電圧ＶＭを１．２Ｖ、ワード線の選択レベルＶ
Ｗを１．２Ｖ、ビット線のプリチャージレベルＶＢを
１．２Ｖとしたときには、スタティックノイズマージン
ＳＮＭは約２００ｍＶ以上あることが要求されていた。
従って、この場合には、図８の特性曲線Ｂから分かるよ
うに、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）は０．７以下で
あることが必要である。一方、スケーリング則に従って
微細化しかつ低電源電圧化してＶDDを０．６Ｖにした場
合、ノイズもそれに比例して縮小されるように設計がな
されたと仮定すると、メモリセルにおけるスタティック
ノイズマージンＳＮＭの下限は約１００ｍＶとなる。従
って、この場合には、図８の特性曲線Ｃから分かるよう
に、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）は０．６以下であ
ることが必要である。
【００３９】これに対し、第２実施例を適用した場合に
は、電源電圧ＶDDが０．６Ｖでノイズもそれに比例して
縮小されるように設計がなされたと仮定すると、メモリ
セルにおけるスタティックノイズマージンＳＮＭの下限
は約１００ｍＶであるので、図８の特性曲線Ｄから分か
るように、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）は１．２以
下すなわちＷＴ／ＬＴ≦ＷＤ／ＬＤであれば良いことが
分かる。（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）が小さいほど
伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１を小さくしなければ
ならず、伝送ＭＯＳＦＥＴをプロセスで決まる最小サイ
ズにしたとすると駆動用のＮ−ＭＯＳ ＭＤ０，ＭＤ１
および負荷用のＰ−ＭＯＳは上記（ＷＴ／ＬＴ）／（Ｗ
Ｄ／ＬＤ）値の逆数に応じて大きくしなければならない
ため、メモリセルの面積が大きくなってしまう。しかる
に、第２実施例では、（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）
値を１もしくはそれよりも若干小さな値にするだけで良
いつまり伝送ＭＯＳＦＥＴと駆動用のＮ−ＭＯＳのサイ
ズをほぼ同じにすることができるため、メモリセルの面
積を小さくすることができる。
【００４０】さらに、この第２の実施例における読出し
電流Ｉreadを（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）に応じて
プロットすると、図９の□印のようになる。従って、読
出し電流Ｉreadと（ＷＴ／ＬＴ）／（ＷＤ／ＬＤ）との
関係は、□印を結んだ特性曲線Ｄのようになる。なお、
図９において、他の特性曲線Ａ〜Ｃは第１実施例で説明
した図５のものをそのまま示したものである。第１実施
例の特性曲線Ａと第２実施例の特性曲線Ｄとを比較する
と、第２実施例の方が第１実施例よりも読出し電流をは
るかに大きくすることができ、読出し速度を速くできる
ことが分かる。ただし、スタティックノイズマージンに
関しては、図４の特性曲線Ａと図８の特性曲線Ｄとを比
較すると明らかなように、第１実施例の方が第２実施例
よりもマージンは大きく、メモリセルの安定性を高くす
ることができることが分かる。
【００４１】なお、メモリセルの面積を小さくするには
メモリセルＭＣを構成する負荷用のＰ−ＭＯＳ ＭＰ
０，ＭＰ１と伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１とのサ
イズの関係も問題になる。そこで、次に、負荷用のＰ−
ＭＯＳ ＭＰ０，ＭＰ１と伝送ＭＯＳＦＥＴ ＭＴ０，
ＭＴ１とのサイズの関係について説明する。
【００４２】図１０には、負荷用のＰ−ＭＯＳ ＭＰ０
（ＭＰ１）と伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のそ
れぞれのゲート幅Ｗとゲート長Ｌの比ＷＰ／ＬＰ，ＷＴ
／ＬＴとスタティックノイズマージンＳＮＭとの関係を
示す。図１０は負荷用Ｐ−ＭＯＳ ＭＰ０（ＭＰ１）の
Ｗ／Ｌと伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のＷ／Ｌ
との比（ＷＰ／ＬＰ）／（ＷＴ／ＬＴ）を横軸にとって
示してある。なお、ここでは、伝送ＭＯＳＦＥＴ ＭＴ
０（ＭＴ１）と駆動用のＮ−ＭＯＳ ＭＤ０（ＭＤ１）
のゲート幅Ｗとゲート長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤ
は等しい（ＷＴ／ＬＴ＝ＷＤ／ＬＤ）とした。また、メ
モリセルを構成する各ＭＯＳＦＥＴのしきい値電圧は
０．５Ｖとした。
【００４３】図１０において、△印を結んだ線Ｅはメモ
リセルの電源電圧ＶＭを１．２Ｖ、ワード線の選択レベ
ルＶＷを１．２Ｖ、ビット線のプリチャージレベルＶＢ
を０．６Ｖつまりビット線プリチャージレベルとメモリ
セルの電源電圧ＶＭとの差が０．６Ｖである本実施例に
おける（ＷＰ／ＬＰ）／（ＷＴ／ＬＴ）とスタティック
ノイズマージンＳＮＭとの関係を示す。
【００４４】図１０よりスタティックノイズマージンＳ
ＮＭを１００ｍＶ以上確保するには、（ＷＰ／ＬＰ）／
（ＷＴ／ＬＴ）を０．９以上にすれば良いことが分か
る。つまり、伝送ＭＯＳＦＥＴと負荷用のＰ−ＭＯＳの
サイズをほぼ同じにすることができる。また、前述した
ように、第２の実施例では伝送ＭＯＳＦＥＴと駆動用の
Ｎ−ＭＯＳのサイズもほぼ同じにすることができる。そ
のため、第２の実施例では、伝送ＭＯＳＦＥＴと負荷用
のＰ−ＭＯＳと駆動用のＮ−ＭＯＳのサイズをすべてプ
ロセスで決まる最小サイズに設計することができ、これ
によりメモリセルの面積を最小にして高集積化を達成す
ることができる。
【００４５】以上、メモリセルの電源電圧を周辺回路の
電源電圧ＶDDよりも高い昇圧電圧ＶＭとし、ワード線の
選択レベルを電源電圧ＶDDよりも高い電位（昇圧電圧Ｖ
Ｍ）とするとともにビット線のプリチャージレベルをワ
ード線の選択レベルよりも低い電源電圧ＶDDとした実施
例について説明した。ここで、第２の実施例の変形例と
して、ビット線のプリチャージレベルをワード線の選択
レベルのＶＭよりも低くするが電源電圧ＶDDよりも高く
する構成が考えられる。
【００４６】この場合には、伝送ＭＯＳＦＥＴ ＭＴ
０，ＭＴ１のしきい値電圧が関係してくる。ワード線の
選択レベルがビット線のプリチャージレベル（例えば
０．６Ｖ）にＭＴ０，ＭＴ１のしきい値電圧（例えば
０．５Ｖ）を加えた電圧よりも高い前記第２実施例の場
合には、伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１がオンされ
る読出し時にメモリセル内の負荷用のＰ−ＭＯＳ ＭＰ
０，ＭＰ１に電流が流れるためビット線の電位に影響を
与え他のメモリセルの安定性を損なうおそれがあるが、
ワード線の選択レベルがビット線のプリチャージレベル
（例えば０．６Ｖ）にＭＴ０，ＭＴ１のしきい値電圧
（例えば０．５Ｖ）を加えた電圧よりも低い場合には、
伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１がオンされる読出し
時にメモリセル内の負荷用のＰ−ＭＯＳ ＭＰ０，ＭＰ
１に電流が流れないためである。
【００４７】つまり、負荷用のＰ−ＭＯＳ ＭＰ０，Ｍ
Ｐ１に電流が流れなければ、負荷用のＰ−ＭＯＳ ＭＰ
０，ＭＰ１のサイズを小さくしてもメモリセルの安定性
が保証されれば何ら問題はない。図１０には、ビット線
のプリチャージレベルＶＢを、ワード線ＷＬの選択レベ
ルであるＶＭと同一レベルにした場合と、ワード線ＷＬ
の選択レベルＶＭよりも０．４Ｖ低いレベルにした場合
における（ＷＰ／ＬＰ）／（ＷＴ／ＬＴ）とスタティッ
クノイズマージンＳＮＭとの関係をそれぞれ示す。
【００４８】すなわち、図１０において◆印を結んだ線
Ｆはビット線のプリチャージレベルＶＢを０．８Ｖつま
りビット線プリチャージレベルとワード線ＷＬの選択レ
ベルであるＶＭとの差が０．４Ｖのときの（ＷＰ／Ｌ
Ｐ）／（ＷＴ／ＬＴ）とスタティックノイズマージンＳ
ＮＭとの関係を、さらに■印を結んだ線Ｇはビット線の
プリチャージレベルＶＢを１．２Ｖつまりビット線プリ
チャージレベルとワード線ＷＬの選択レベルであるＶＭ
との差が０Ｖとしたときの（ＷＰ／ＬＰ）／（ＷＴ／Ｌ
Ｔ）とスタティックノイズマージンＳＮＭとの関係をそ
れぞれ示す。△印を結んだ線Ｅはビット線のプリチャー
ジレベルＶＢを０．６Ｖつまりビット線プリチャージレ
ベルとメモリセルの電源電圧ＶＭとの差を０．６Ｖとし
て前記第２実施例の（ＷＰ／ＬＰ）／（ＷＴ／ＬＴ）と
スタティックノイズマージンＳＮＭとの関係である。
【００４９】図１０の曲線ＦおよびＧより、ビット線プ
リチャージレベルとワード線ＷＬの選択レベルであるＶ
Ｍとの差を０．４Ｖあるいは０Ｖとしたときには、（Ｗ
Ｐ／ＬＰ）／（ＷＴ／ＬＴ）を０．４〜０．９として
も、スタティックノイズマージンＳＮＭとして１００ｍ
Ｖを保証することができることが分かる。従って、負荷
用のＰ−ＭＯＳ ＭＰ０，ＭＰ１のサイズがメモリセル
の占有面積を最も左右するようなレイアウトの場合に
は、ワード線の選択レベルＶＷがビット線のプリチャー
ジレベルＶＢに伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１のし
きい値電圧を加えた電圧よりも低くなるか、逆にビット
線プリチャージレベルＶＢがワード線の選択レベルＶＷ
から伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１のしきい値電圧
を引いた電圧よりも高くなるように各レベルを設定して
やれば（ＷＰ／ＬＰ）／（ＷＴ／ＬＴ）を「１」以下に
してメモリセルの占有面積を低減させることができる。
【００５０】次に、本発明の第３の実施例を、図１１を
用いて説明する。この第３の実施例は、ＳＲＡＭの周辺
回路がフリップフロップ回路を内蔵する場合の実施例で
あり、図１１にそのフリップフロップ回路の具体例が示
されている。このようなフリップフロップ回路として
は、例えばクロック同期型のＳＲＡＭにおいてアドレス
信号やデータ信号をラッチする回路が考えられる。この
実施例においては、リードやライト以外のスタンバイ時
に、フリップフロップ回路内の一部の回路の電源電圧を
切り換えることで消費電力を低減可能にするとともに、
フリップフロップ回路内のスタンバイ時に電源電圧が切
り換えられない回路部分の一部のＭＯＳＦＥＴ（図１１
においてＭＯＳＦＥＴの記号のゲート部分が太線で示さ
れているもの）を、前記実施例におけるメモリセルを構
成するＭＯＳＦＥＴと同一の構造の素子（しきい値電圧
が高くゲート絶縁膜が厚い素子）とするものである。
【００５１】図１１において、Ｍ−ＬＴは入力信号ＩＮ
を取り込むマスタラッチ、Ｓ−ＬＴはマスタラッチＭ−
ＬＴに取り込まれた信号をホールドするスレーブラッ
チ、ＣＮＴはクロック信号ＣＫと制御信号ＳＴ−Ｎに基
づいてマスタラッチＭ−ＬＴおよびスレーブラッチＳ−
ＬＴを制御するローカル制御回路、ＶＤＣはスタンバイ
制御信号ＳＴＢに基づいて電源電圧ＶDDIを切り換える
電源切換え回路である。電源切換え回路ＶＤＣは、スタ
ンバイ制御信号ＳＴＢがロウレベルのときは電源電圧Ｖ
DDを出力し、スタンバイ制御信号ＳＴＢがハイレベルの
ときは接地電圧ＶSSを出力する。電源切換え回路ＶＤＣ
の出力電圧ＶDDI（ＶDDｏｒＶSS）は、フリップフロッ
プ回路内の符号ＶDDIが付されているインバータ回路の
電源電圧端子に供給される。図１２に、上記制御信号Ｓ
Ｔ−Ｎとスタンバイ制御信号ＳＴＢおよび電源電圧ＶDD
Iの通常動作から一時的にスタンバイ動作に移行すると
きのタイミングが示されている。
【００５２】図１１の回路においては、電源電圧ＶDDI
が供給されるインバータ回路は、上記スタンバイ制御信
号ＳＴＢに応じてＶDDが供給されているときは通常の反
転動作をするが、ＶSSが供給されると入力が変化しても
貫通電流が流れないので、動作をしないこととなるとと
もに、リーク電流も流れないので消費電力が低減される
こととなる。また、このスタンバイ状態でも、電源電圧
ＶDDが供給されているローカル制御回路ＣＮＴ内のＮＡ
ＮＤゲートＧ１やスレーブラッチＳ−ＬＴ内のインバー
タＧ２，Ｇ３および伝送ゲートＧ４を構成するＭＯＳＦ
ＥＴ Ｑ１０〜Ｑ１９のゲート・ソース間には電源電圧
ＶDDが印加され続ける。
【００５３】しかるに、この実施例では、これらのＭＯ
ＳＦＥＴ Ｑ１０〜Ｑ１９はメモリセルを構成するＭＯ
ＳＦＥＴと同一の構造の素子すなわちしきい値電圧が高
くゲート絶縁膜が厚くされた素子とされている。これよ
り、スタンバイ状態でＭＯＳＦＥＴ Ｑ１０〜Ｑ１９の
ゲート・ソース間に電源電圧ＶDDが印加され続けても、
ソース・ドレイン間に流れるサブスレッショールドリー
ク電流やゲート電極とソース・ドレイン領域間に流れる
ゲートリーク電流を防止することができる。
【００５４】なお、図１１の実施例では、電源切換え回
路ＶＤＣがフリップフロップ回路内の一部のゲート回路
の電源電圧ＶDDを切り換えるようにしているが、他方の
電源電圧ＶSSをＶDDに切り換えて、スタンバイ時にイン
バータの電源電圧が共にＶDDとなって電流が流れないよ
うに構成することも可能である。また、論理回路１２０
内部のフリップフロップ回路がＳＲＡＭを構成するメモ
リセルと同じような回路形式である場合、そのフリップ
フロップ回路を構成する素子としてメモリセルを構成す
る素子と同一の素子を用いるとともにフリップフロップ
回路の電源電圧としてメモリセルと同じ高い電圧（昇圧
電圧）を用いるようにすることでも良い。これにより、
α線等によるソフトエラーに対する強度が高い論理回路
を実現することができる。
【００５５】以上、本発明を適用したＳＲＡＭの実施例
を説明したが、本発明は一般にＳＲＡＭと呼ばれる半導
体メモリのみならず、ＳＲＡＭを記憶回路として内蔵し
他の論理回路と組み合わせることにより構成される一般
にシステムＬＳＩと呼ばれるＬＳＩにも適用することが
できる。
【００５６】図１３には、本発明を適用した２つのＳＲ
ＡＭ１１０Ａ，１１０Ｂと論理回路１２０を組み合わせ
たシステムＬＳＩの構成例と電源供給方式の第１の具体
例が示されている。図１３のシステムＬＳＩにおいて
は、チップ内部に外部からの電源電圧ＶDDを昇圧する昇
圧回路１９が設けられ、該昇圧回路１９で発生された昇
圧電圧ＶＭがＳＲＡＭ１１０Ａ，１１０Ｂのメモリアレ
イ１０Ａ，１０Ｂが供給されメモリセルの動作電圧はＶ
Ｍとされている。そして、論理回路１２０と各ＳＲＡＭ
１１０Ａ，１１０Ｂの周辺回路１１１Ａ，１１１Ｂに
は、外部からの電源電圧ＶDDが供給される。なお、ＳＲ
ＡＭ１１０Ａ，１１０Ｂが前記第２実施例（図６）のよ
うに構成されている場合には、各ＳＲＡＭ１１０Ａ，１
１０Ｂの周辺回路１１１Ａ，１１１Ｂ内のワードドライ
バにも昇圧電圧ＶＭが供給される。
【００５７】また、図１３において、１３０は入出力回
路であり、この実施例のＬＳＩにおいては入出力回路１
３０には電源電圧ＶDDよりも高く昇圧電圧ＶＭとは異な
る第２の外部電源電圧ＶDDIOが供給されている。このよ
うに、入出力回路１３０の電源電圧ＶDDIOが内部論理回
路１２０の電源電圧ＶDDよりも高いのは、当該ＬＳＩよ
りも高い電源電圧で動作する他のＬＳＩとインタフェー
スすなわち信号送受信のために信号のレベルを合わせた
り、ＬＳＩ間の送受信信号のノイズ強度を高くしたりす
るためである。
【００５８】なお、入出力回路１３０には、内部論理回
路１２０の電源電圧ＶDDよりも高い電源電圧ＶDDIOが供
給されるので、入出力回路１３０にはメモリセルを構成
するＭＯＳＦＥＴと同様に絶縁膜の厚いＭＯＳＦＥＴが
用いられる。本実施例は、昇圧電圧ＶＭを第２の外部電
源電圧ＶDDIOよりも高くしたい場合に有効である。ま
た、上記内部論理回路１２０がフリップフロップ回路を
含んでいる場合には、そのフリップフロップ回路には電
源電圧ＶDDよりも高い電源電圧ＶDDIOが供給されフリッ
プフロップ回路を構成するＭＯＳＦＥＴはメモリセルを
構成するＭＯＳＦＥＴと同一の構造のものを用いるのが
望ましい。これにより、耐α線強度の高い論理回路が得
られる。以下の具体例においても同様である。
【００５９】図１４には、本発明を適用した２つのＳＲ
ＡＭ１１０Ａ，１１０Ｂと論理回路１２０を組み合わせ
たシステムＬＳＩの構成例と電源供給方式の第２の具体
例が示されている。図１４のシステムＬＳＩにおいて
は、昇圧回路１９はなく、ＳＲＡＭ１１０Ａ，１１０Ｂ
のメモリアレイ１０Ａ，１０Ｂには入出力回路１３０用
の電源電圧ＶDDIOが供給されメモリセルの動作電圧はＶ
DDIOとされている。そして、論理回路１２０と各ＳＲＡ
Ｍ１１０Ａ，１１０Ｂの周辺回路１１１Ａ，１１１Ｂに
は、外部からの電源電圧ＶDDが供給される。なお、ＳＲ
ＡＭ１１０Ａ，１１０Ｂが前記第２実施例（図６）のよ
うに構成されている場合には、各ＳＲＡＭ１１０Ａ，１
１０Ｂの周辺回路１１１Ａ，１１１Ｂ内のワードドライ
バにも入出力回路１３０用の電源電圧ＶDDIOが供給され
る。
【００６０】図１５には、本発明を適用した４つのＳＲ
ＡＭ１１０Ａ，１１０Ｂと論理回路１２０を組み合わせ
たシステムＬＳＩの構成例と電源供給方式の第３の具体
例が示されている。図１５のシステムＬＳＩにおいて
は、チップ内部に外部からの電源電圧ＶDDを降圧する降
圧回路１４０が設けられ、該降圧回路１４０で降圧され
た電圧が内部の論理回路１２０と各ＳＲＡＭ１１０Ａ，
１１０Ｂの周辺回路１１１Ａ，１１１Ｂに供給されてい
る。そして、ＳＲＡＭ１１０Ａ，１１０Ｂのメモリアレ
イ１０Ａ，１０Ｂと入出力回路１３０には、外部からの
電源電圧ＶDDがそのまま供給されメモリセルの動作電圧
はＶDDとされている。なお、ＳＲＡＭ１１０Ａ，１１０
Ｂが前記第２実施例（図６）のように構成されている場
合には、各ＳＲＡＭ１１０Ａ，１１０Ｂの周辺回路１１
１Ａ，１１１Ｂ内のワードドライバにも外部からの電源
電圧ＶDDが供給される。
【００６１】次に、メモリセルを構成するＭＯＳＦＥＴ
のゲート絶縁膜の形成方法について説明する。メモリセ
ルを構成するＭＯＳＦＥＴのゲート絶縁膜の第１の具体
例は、前記実施例のＬＳＩのように内部論理回路の電源
電圧よりも高い電源電圧で動作する入出力回路を有する
ＬＳＩにおいて、メモリセルを構成するＭＯＳＦＥＴの
ゲート絶縁膜を、入出力回路を構成するＭＯＳＦＥＴの
ゲート絶縁膜と同一工程で形成される同一材料、同一厚
みの絶縁膜とする方法である。この方法によれば、何ら
プロセスを変更することなく本発明を適用することがで
き、コストアップを回避することができる。メモリセル
を構成するＭＯＳＦＥＴのゲート絶縁膜の第２の具体例
は、酸化シリコン膜（ＳｉＯ2）と比誘電率の高い材料
からなるゲート絶縁膜（以下、Ｈｉｇｈ−Ｋ膜と称す
る）とを使い分ける方法である。
【００６２】近年、ＭＯＳＦＥＴのゲート絶縁膜として
ＳｉＯ2やＳｉＯＮよりも比誘電率の高い例えばＴｉＯ2
やＴａ2Ｏ5のような材料を用いることが提案されてい
る。このような比誘電率の高い材料からなるゲート絶縁
膜（以下、Ｈｉｇｈ−Ｋ膜と称する）と使用したＭＯＳ
ＦＥＴの場合、ＳｉＯ2膜をゲート絶縁膜としたＭＯＳ
ＦＥＴに比べて膜厚を厚くしても同じ特性を得ることが
できるので、膜厚を厚くすることによってゲート電極に
高電圧が印加されたときに、トンネル効果で電荷がゲー
ト絶縁膜を突き抜けてしまうゲートリーク電流を抑制す
ることができるためである。
【００６３】そこで、周辺回路や論理回路を構成するＭ
ＯＳＦＥＴのゲート絶縁膜としてＨｉｇｈ−Ｋ膜を使用
し、メモリセルを構成するＭＯＳＦＥＴのゲート絶縁膜
として一般的なＳｉＯ2膜を使用するようにしてもよ
い。また、なお、前記実施例では、メモリセルを構成す
るＭＯＳＦＥＴのゲート絶縁膜は周辺回路や論理回路を
構成するＭＯＳＦＥＴのゲート絶縁膜よりも厚くすると
したが、上記のようにゲート絶縁膜を使い分けた場合に
は、ゲート絶縁膜の厚みとしてはメモリセルの部分と周
辺回路の部分とで同じになることも考えられる。つま
り、前記実施例で、「メモリセルを構成するＭＯＳＦＥ
Ｔのゲート絶縁膜は周辺回路を構成するＭＯＳＦＥＴの
ゲート絶縁膜よりも厚くする」とは、同一の材料で形成
した場合における厚みに換算した場合に厚いということ
を含むものである。さらに、広義には、メモリセルを構
成するＭＯＳＦＥＴのゲート絶縁膜は、材料のいかんに
かかわらず、その単位面積あたりのゲートリーク電流が
周辺回路や論理回路を構成するＭＯＳＦＥＴのゲート絶
縁膜の単位面積あたりのゲートリーク電流よりも小さく
なるように各ゲート絶縁膜の厚みが決定されるというこ
とができる。
【００６４】また、ＭＯＳＦＥＴのゲート絶縁膜として
Ｈｉｇｈ−Ｋ膜とＳｉＯ2膜またはＳｉＯＮ膜との重ね
膜を使用することができ、その場合、Ｈｉｇｈ−Ｋ膜は
メモリセルを構成するＭＯＳＦＥＴと周辺回路や論理回
路を構成するＭＯＳＦＥＴとで同一膜厚とし、メモリセ
ルを構成するＭＯＳＦＥＴのゲート絶縁膜のＳｉＯ2膜
またはＳｉＯＮ膜の厚みを周辺回路よりも厚くするよう
にしても良い。さらに、広義の厚いゲート絶縁膜を使用
するのは、メモリセルを構成するすべてのＭＯＳＦＥＴ
でなく、前記伝送ＭＯＳＦＥＴ ＭＴ０，ＭＴ１を除い
た情報保持用のＭＯＳＦＥＴ ＭＰ０，ＭＰ１，ＭＤ
０，ＭＤ１のみとすることもできる。さらに、ワード線
の選択レベルがメモリセルの電源電圧と同様な高い電圧
とされる前記第２実施例では、ワードドライバを構成す
る一部のＭＯＳＦＥＴも広義の厚い絶縁膜のＭＯＳＦＥ
Ｔとされる。
【００６５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、スタティックＲＡＭ（単体メモリ）およ
びスタティックＲＡＭと論理回路を内蔵したシステムＬ
ＳＩに適用した場合について、メモリアレイの周辺回路
と論理回路とを区別して説明したが、このような区別は
便宜的なものであって、本発明を適用する上で重要でな
いと考えるべきである。すなわち、近年、単体メモリで
あっても狭義の周辺回路以外に例えばエラー訂正回路な
どの一般には論理回路と考えられるものを内蔵したもの
が提案されているので、単体メモリであってもメモリア
レイと周辺回路と論理回路を含む半導体集積回路とみな
すことができる。また、ＳＲＡＭを内蔵したゲートアレ
イにおいて、アドレスデコード回路などをゲートアレイ
の基本論理ゲートセルを用いて構成することができるの
で、このようなＬＳＩは単体メモリでなくてもメモリア
レイと周辺回路とから構成されている半導体集積集積回
路とみなすことができる。
【００６６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭ（単体メモリ）およびスタティックＲＡＭ
と論理回路を内蔵したシステムＬＳＩに適用した場合に
ついて説明したが、この発明はそれに限定されるもので
なく、スタティックＲＡＭのメモリセルと類似の構成の
フリップフロップ回路を内蔵した論理ＬＳＩなどの半導
体集積回路に広く利用することができる。
【００６７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、メモリセ
ルの動作電圧が高くかつメモリセルを構成するＭＯＳＦ
ＥＴのしきい値電圧が高いため、メモリセルのリーク電
流を減らし消費電力を低減できるとともに、周辺回路の
動作電圧がメモリセルの動作電圧よりも低いため周辺回
路の動作速度を速くすることができ、半導体記憶装置全
体としての読出し、書込み速度を向上させることができ
るという効果がある。
【００６８】また、メモリセルの動作電圧が高くかつメ
モリセルを構成するＭＯＳＦＥＴのしきい値電圧が高い
ため、メモリセルのリーク電流を減らし消費電力を低減
できるとともに、周辺回路の動作電圧がメモリセルの動
作電圧よりも低いため周辺回路の動作速度を速くするこ
とができ、読出し速度を半導体記憶装置全体としての読
出し、書込み速度を向上させることができるとともに、
ワード線の選択レベルが高いため読出し電流をかなり大
きくすることができ、これによって読出し速度を速くす
ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適なスタティックＲＡＭの
一実施例を示すブロック図である。
【図２】メモリセルの構成例を示す回路図である。
【図３】メモリセルを構成する２つのインバータの入出
力特性を示すグラフである。
【図４】伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）とＮ−Ｍ
ＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲート幅Ｗとゲー
ト長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤとスタティックノイ
ズマージンＳＮＭとの関係を示すグラフである。
【図５】伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）とＮ−Ｍ
ＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲート幅Ｗとゲー
ト長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤと読出し電流Ｉread
との関係を示すグラフである。
【図６】本発明を適用したスタティックＲＡＭの第２の
実施例を示す概略構成図である。
【図７】デコーダ回路とワードドライバの具体例を示す
回路図である。
【図８】伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）とＮ−Ｍ
ＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲート幅Ｗとゲー
ト長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤとスタティックノイ
ズマージンＳＮＭとの関係を示すグラフである。
【図９】伝送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）とＮ−Ｍ
ＯＳ ＭＤ０（ＭＤ１）のそれぞれのゲート幅Ｗとゲー
ト長Ｌの比ＷＴ／ＬＴ，ＷＤ／ＬＤと読出し電流Ｉread
との関係を示すグラフである。
【図１０】負荷用のＰ−ＭＯＳ ＭＰ０（ＭＰ１）と伝
送ＭＯＳＦＥＴ ＭＴ０（ＭＴ１）のそれぞれのゲート
幅Ｗとゲート長Ｌの比ＷＰ／ＬＰ，ＷＴ／ＬＴとスタテ
ィックノイズマージンＳＮＭとの関係を示すグラフであ
る。
【図１１】周辺回路に含まれるフリップフロップ回路の
具体例を示す回路図である。
【図１２】周辺回路を制御する制御信号のタイミングを
示すタイムチャートである。
【図１３】本発明を適用したＳＲＡＭと論理回路とを組
み合わせたシステムＬＳＩの第１の例を示すブロック図
である。
【図１４】本発明を適用したＳＲＡＭと論理回路とを組
み合わせたシステムＬＳＩの第２の例を示すブロック図
である。
【図１５】本発明を適用したＳＲＡＭと論理回路とを組
み合わせたシステムＬＳＩの第３の例を示すブロック図
である。
【符号の説明】
１０ メモリアレイ １１ アドレスバッファ １２ アドレスデコーダ １３ カラムスイッチ １４ センスアンプ回路 １５ データ出力バッファ １６ データ入力バッファ １７ ライトアンプ １８ イコライズ＆プリチャージ回路 １９ 昇圧回路 ２０ 内部制御回路 １４０ 降昇圧回路 ＷＬ ワード線 ＢＬ，／ＢＬ ビット線 ＸＤ０〜ＸＤｎ ワードドライバ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｇ１１Ｃ 11/34 ３３５ 27/11 (72)発明者 南部 博昭 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B015 HH01 HH03 JJ05 JJ25 KA13 KA23 KA33 QQ03 5F083 BS09 BS27 GA05 GA09 KA03 LA09 LA10 ZA13

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルがマトリックス状に配
    置され、同一行のメモリセルの選択端子が共通に接続さ
    れた複数のワード線と、同一列のメモリセルのデータ入
    出力端子が共通に接続された複数のビット線を備えたメ
    モリアレイと、該メモリアレイ内のいずれかのメモリセ
    ルを選択するためのデコーダ回路や上記ビット線の電位
    を増幅するセンスアンプ回路などの周辺回路とを備え、
    上記メモリセルは第１のＣＭＯＳインバータと第２のＣ
    ＭＯＳインバータとが互いの入出力端子が交差結合され
    てなるフリップフロップ回路と該フリップフロップ回路
    の入出力ノードと対応する一対のビット線との間にそれ
    ぞれ接続された伝送ＭＯＳトランジスタとから構成され
    ている半導体記憶装置であって、 上記メモリセルの動作電圧は上記周辺回路の動作電圧よ
    りも高く設定され、また上記メモリセルを構成するＭＯ
    Ｓトランジスタのしきい値電圧は上記周辺回路を構成す
    るＭＯＳトランジスタのしきい値電圧よりも高く設定さ
    れかつ上記メモリセルを構成するＭＯＳトランジスタの
    ゲート絶縁膜は同一材料の絶縁膜に換算した場合に上記
    周辺回路を構成するＭＯＳトランジスタのゲート絶縁膜
    よりも厚いとみなされるように形成されるとともに、上
    記ワード線の選択レベルおよび上記ビット線のプリチャ
    ージレベルは上記周辺回路の動作電圧のレベルと同一で
    あることを特徴とする半導体記憶装置。
  2. 【請求項２】 上記メモリセルを構成する伝送ＭＯＳト
    ランジスタのゲート幅とゲート長との比は、上記第１の
    ＣＭＯＳインバータと第２のＣＭＯＳインバータを構成
    するＮチャネルＭＯＳトランジスタのゲート幅とゲート
    長との比と同一もしくは大きく設定されていることを特
    徴とする請求項１に記載の半導体記憶装置。
  3. 【請求項３】 上記メモリセルを構成するトランジスタ
    のうち上記伝送ＭＯＳトランジスタのゲート絶縁膜は、
    上記周辺回路を構成するＭＯＳトランジスタのゲート絶
    縁膜と同一の厚みを有するとみなされるように形成され
    ていることを特徴とする請求項１に記載の半導体記憶装
    置。
  4. 【請求項４】 上記伝送ＭＯＳトランジスタのゲート幅
    とゲート長との比は、上記第１のＣＭＯＳインバータと
    第２のＣＭＯＳインバータを構成するＮチャネルＭＯＳ
    トランジスタのゲート幅とゲート長との比よりも小さく
    設定されていることを特徴とする請求項３に記載の半導
    体記憶装置。
  5. 【請求項５】 外部から供給される電源電圧を昇圧する
    昇圧回路が設けられ、上記メモリセルは上記昇圧回路に
    より昇圧された電圧を動作電圧とされていることを特徴
    とする請求項１〜４のいずれかに記載の半導体記憶装
    置。
  6. 【請求項６】 複数のメモリセルがマトリックス状に配
    置され、同一行のメモリセルの選択端子が共通に接続さ
    れた複数のワード線と、同一列のメモリセルのデータ入
    出力端子が共通に接続された複数のビット線を備えたメ
    モリアレイと、該メモリアレイ内のいずれかのメモリセ
    ルを選択するためのデコーダ回路や上記ビット線の電位
    を増幅するセンスアンプ回路などの周辺回路とを備え、
    上記メモリセルは第１のＣＭＯＳインバータと第２のＣ
    ＭＯＳインバータとが互いの入出力端子が交差結合され
    てなるフリップフロップ回路と該フリップフロップ回路
    の入出力ノードと対応する一対のビット線との間にそれ
    ぞれ接続された伝送ＭＯＳトランジスタとから構成され
    ている半導体記憶装置であって、 上記メモリセルの動作電圧と上記ワード線を選択レベル
    に駆動するドライバ回路の動作電圧は上記ドライバ回路
    以外の周辺回路の動作電圧よりも高く設定され、また上
    記メモリセルを構成するＭＯＳトランジスタのしきい値
    電圧は、上記ドライバ回路以外の周辺回路を構成するＭ
    ＯＳトランジスタのしきい値電圧よりも高く設定されか
    つ上記メモリセルを構成するＭＯＳトランジスタのゲー
    ト絶縁膜は同一材料の絶縁膜に換算した場合に上記周辺
    回路を構成するＭＯＳトランジスタのゲート絶縁膜より
    も厚いとみなされるように形成されるとともに、上記ワ
    ード線の選択レベルは上記周辺回路の動作電圧のレベル
    よりも高いことを特徴とする半導体記憶装置。
  7. 【請求項７】 上記メモリセルを構成する伝送ＭＯＳト
    ランジスタのゲート幅とゲート長との比は、上記第１の
    ＣＭＯＳインバータと第２のＣＭＯＳインバータを構成
    するＮチャネルＭＯＳトランジスタのゲート幅とゲート
    長との比と同一もしくは小さく設定されていることを特
    徴とする請求項６に記載の半導体記憶装置。
  8. 【請求項８】 上記第１のＣＭＯＳインバータと第２の
    ＣＭＯＳインバータを構成するＰチャネル負荷ＭＯＳト
    ランジスタのゲート幅とゲート長との比は、上記メモリ
    セルを構成する伝送ＭＯＳトランジスタのゲート幅とゲ
    ート長との比とほぼ同一もしくは大きく設定されている
    ことを特徴とする請求項６または７に記載の半導体記憶
    装置。
  9. 【請求項９】 上記ビット線のプリチャージレベルは、
    上記ワード線の選択レベルよりも低く設定されているこ
    とを特徴とする請求項６〜８のいずれかに記載の半導体
    記憶装置。
  10. 【請求項１０】 上記ワード線の選択レベルは、上記ビ
    ット線のプリチャージレベルに上記伝送ＭＯＳトランジ
    スタのしきい値電圧を加えた電位よりも高く設定され、
    上記Ｐチャネル負荷ＭＯＳトランジスタのゲート幅とゲ
    ート長との比は、上記伝送ＭＯＳトランジスタのゲート
    幅とゲート長との比の０．９倍以上であることを特徴と
    する請求項９に記載の半導体記憶装置。
  11. 【請求項１１】 上記ワード線の選択レベルは、上記ビ
    ット線のプリチャージレベルに上記伝送ＭＯＳトランジ
    スタのしきい値電圧を加えた電位よりも低く設定され、
    上記Ｐチャネル負荷ＭＯＳトランジスタのゲート幅とゲ
    ート長との比は上記伝送ＭＯＳトランジスタのゲート幅
    とゲート長との比と同一もしくは小さくされ、上記伝送
    ＭＯＳトランジスタのゲート幅とゲート長との比は上記
    ＮチャネルＭＯＳトランジスタのゲート幅とゲート長と
    の比と同一もしくは小さくされていることを特徴とする
    請求項９に記載の半導体記憶装置。
  12. 【請求項１２】 上記ワード線の選択レベルは上記メモ
    リセルの動作電圧と同一電位であることを特徴とする請
    求項１１に記載の半導体記憶装置。
  13. 【請求項１３】 外部から供給される電源電圧を昇圧す
    る昇圧回路が設けられ、上記メモリセルおよび上記ドラ
    イバ回路は上記昇圧回路により昇圧された電圧を動作電
    圧とすることを特徴とする請求項６〜１２のいずれかに
    記載の半導体記憶装置。
  14. 【請求項１４】 複数のワード線と、複数のビット線
    と、前記複数のワード線のいずかと前記複数のビット線
    のいずれかに結合された複数のメモリセルとを含むメモ
    リアレイと、 前記メモリアレイ内のメモリセルを選択する回路および
    選択されたメモリセルの保持情報を増幅する回路と書込
    みデータ信号に基づいて選択されたメモリセルに書込み
    を行なう回路を含む周辺回路と、 論理機能を有する論理回路と、を有し１つの半導体チッ
    プ上に半導体集積回路として形成された半導体装置であ
    って、 上記メモリセルは第１のＣＭＯＳインバータと第２のＣ
    ＭＯＳインバータとが互いの入出力端子が交差結合され
    てなるフリップフロップ回路と該フリップフロップ回路
    の入出力ノードと対応する一対のビット線との間にそれ
    ぞれ接続された伝送ＭＯＳトランジスタとから構成さ
    れ、 上記メモリセルの動作電圧は上記周辺回路の動作電圧よ
    りも高く設定され、また上記メモリセルを構成するＭＯ
    Ｓトランジスタのゲート絶縁膜は同一材料の絶縁膜に換
    算した場合に上記周辺回路を構成するＭＯＳトランジス
    タのゲート絶縁膜よりも厚いとみなされるように形成さ
    れるとともに、 上記論理回路はフリップフロップ回路を含み、該フリッ
    プフロップ回路の動作電圧は上記周辺回路の動作電圧よ
    りも高く設定され、上記フリップフロップ回路を構成す
    るＭＯＳトランジスタのゲート絶縁膜は上記メモリセル
    を構成するＭＯＳトランジスタのゲート絶縁膜と同一材
    料で同一の厚みに形成されていることを特徴とする半導
    体装置。
  15. 【請求項１５】 外部から供給される電源電圧を昇圧す
    る昇圧回路が設けられ、上記メモリセルおよび上記フリ
    ップフロップ回路は上記昇圧回路により昇圧された電圧
    を動作電圧とすることを特徴とする請求項１４に記載の
    半導体装置。
  16. 【請求項１６】 上記周辺回路の動作電圧となる第１の
    外部電圧を受ける第１電源端子と、上記第１の外部電圧
    よりも高い第２の外部電圧を受ける第２電源端子と、上
    記第２の外部電圧で動作する入出力回路とをさらに有
    し、上記メモリセルおよび上記フリップフロップ回路は
    上記第２の外部電圧を動作電圧とすることを特徴とする
    請求項１４に記載の半導体装置。
  17. 【請求項１７】 外部から供給される電源電圧を降圧す
    る降圧回路が設けられ、上記メモリセルおよび上記フリ
    ップフロップ回路は上記外部電源電圧を動作電圧とし、
    上記フリップフロップ回路を除く上記論理回路および上
    記周辺回路は、上記降圧回路により降圧された電圧を動
    作電圧とすることを特徴とする請求項１４に記載の半導
    体装置。
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