KR20020032586A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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KR1020027003376A
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안드류 예이. 플레비트
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

하단 게이트 트랜지스터의 제조 방법은, 게이트 절연체 층(22a) 위에 제 1 미결정질 실리콘 층(40)을 증착하고 상기 미결정질 실리콘 층을 질소 플라즈마(42)에 노광하여, 결정 구조를 갖는 실리콘 질화물을 형성하는 단계를 포함한다. 복수의 미결정질 실리콘 질화물 층은 이러한 방식으로 형성된다. 추가 미결정질 실리콘 층은 트랜지스터의 반도체 본체(14)를 규정하는 노광된 층 위에 증착된다. 이러한 방법은, 트랜지스터 본체의 하단으로 하여금 미결정질 구조를 갖게 하도록 하여, 심지어 게이트 절연체 층과의 경계면에서조차 반도체 층의 이동도를 향상시킨다. 노광된 실리콘 질화물 층은 게이트 절연체 층의 부분이 되고, 게이트 절연체 층과 반도체 트랜지스터 본체 사이에 구조적 매칭을 증가시키는데, 상기 층은 동일한 미결정질 실리콘 구조로부터 유도된다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTORS AND THEIR MANUFACTURE}
플랫 패널(flat panel) 액정 디스플레이용 스위칭 소자를 형성하는데 사용되는 TFT 어레이를 개선시키는 것에 관심이 많아지고 있다. 이러한 TFT 디바이스는 트랜지스터 디바이스의 본체를 형성하기 위해 비결정질(amorphous), 다결정질(polycrystalline) 또는 미결정질(microcrystalline)의 반도체 막의 부분으로 제조될 수 있다.
수소화 비결정질 실리콘은 능동 매트릭스 액정 디스플레이용 박막 트랜지스터(TFT)에서 활성층으로서 널리 사용되고 있다. 그 이유는, 플라즈마 강화된 화학 기상 증착법(PECVD: Plasma Enhanced Chemical Vapour Deposition)에 의해 상기 수소화 비결정질 실리콘이 넓은 면적에 걸쳐 얇고 균일한 층에 증착될 수 있기 때문이다. 그러나, 비결정질 구조로 인해, 매우 낮은 운반자 이동도(carrier mobility)를 갖는데, 이것은 디바이스의 스위칭 속도를 감소시키고, 디스플레이 구동기 회로에서 이러한 트랜지스터의 사용을 방해한다. 비결정질 실리콘 TFT는 또한 상대적으로 불안정하고, 듀티 사이클(duty cycle)이 상대적으로 낮기 때문에 디스플레이 응용에만 유용하다.
결정질 실리콘은 더 고속의 구동기 회로를 위해 필요한데, 상기 회로는 디스플레이 디바이스 내에 구동기 회로 패널 및 디스플레이 패널 양쪽 모두를 필요로 하며, 이러한 2가지 회로 유형 사이에는 상호 연결되어 있다.
활성층으로서 미결정질 실리콘을 갖는 트랜지스터가 향상된 운반자 이동도를 갖고, 여전히 PECVD 공정을 사용하여 증착될 수 있기 때문에, 미결정질 실리콘이 이러한 문제에 해결책을 제공할 수 있다는 것이 인식되어 왔다. 이러한 방식으로 증착된 미결정질 실리콘 막은, 비결정질 매트릭스 내에 내장된 예를 들어 100nm에 이르는 소형의 결정으로 구성되어 있다. 결정 입자(crystal grains)가 충분히 크다면, 확장된 상태 전도는 향상되고, 이동도는 비결정질 실리콘 층에 비해 대략 10의 인자만큼 증가된다.
그러나, PECVD에 의한 증착은 입자가 원뿔형 구조로 생성되게 하는 경향을 나타낸다. 이는, 더 낮은 5nm 내지 10nm의 물질이 주로 비결정질이 되는 결과를 초래한다. 하단(bottom) 게이트 TFT 구조에서, 실리콘 막의 하단부는 게이트 절연체와 트랜지스터의 실리콘 본체 사이의 경계를 규정(defines)한다. 그러므로, 하단 게이트 TFT 구조에서 결정 물질의 장점은 대부분 상실되는 반면, 상단 게이트 TFT 구조는 향상된 이동도 및 상당히 향상된 안정도를 나타낸다. 성능에서의 이러한 향상은 상기 이유로 인해 하단 게이트 구조에 대해서 이루어지지 않아 왔다.
본 발명은, 예를 들어 액정 디스플레이의 제조에 사용되는 박막 트랜지스터 기판을 형성하기 위한 박막 트랜지스터에 관한 것이다.
도 1은, 하단 게이트 트랜지스터를 사용하여 트랜지스터-커패시터 배열을 병합하는 액정 디스플레이 디바이스의 픽셀의 평면도.
도 2는 디스플레이 디바이스의 동작을 설명하기 위해 액정 디스플레이 픽셀 성분을 도시한 도면.
도 3은 본 발명에 따라 제조된 트랜지스터를 갖는 트랜지스터 기판을 사용하는 액정 디스플레이를 도시한 도면.
도 4는 하단 게이트 미결정질 TFT를 형성하기 위해 본 발명의 제조 단계를 도시한 도면.
본 발명의 제 1 양상에 따라, 트랜지스터 제조 방법이 제공되는데, 상기 방법은,
(ⅰ) 절연 기판 위에 게이트 전도체를 규정하는 단계와,
(ⅱ) 상기 게이트 전도체 위에 게이트 절연체 층을 형성하는 단계와,
(ⅲ) 상기 게이트 절연체 층 위에 제 1 미결정질 실리콘 층을 증착하는 단계와,
(ⅳ) 미결정질 실리콘 층을 질소 플라즈마에 노광(exposing)시켜, 실리콘 질화물을 형성하고, 결정 구조를 실질적으로 유지시키는 단계와,
(ⅴ) 복수의 미결정질 실리콘 층에 대해 단계(ⅲ 및 ⅳ)를 반복하는 단계와,
(ⅵ) 트랜지스터의 반도체 본체를 규정하는 추가 미결정질 실리콘 층을 상기 노광된 층 위에 형성하는 단계와,
(ⅶ) 상기 트랜지스터 본체 위에 소스 및 드레인 구조를 규정하는 단계를 포함한다.
본 방법은, 트랜지스터 본체의 하단으로 하여금 미결정질 구조를 갖도록 하여, 게이트 절연체 층과의 경계면(interface)에서조차 반도체 층의 이동도를 향상시킨다. 실리콘 질화물을 형성하는 노광된 층은 게이트 절연체 층의 부분이 되고, 게이트 절연체0 층과 반도체 트랜지스터 본체 사이에 구조적 매칭(matching)이 향상되는데, 상기 층은 동일한 미결정질 실리콘 구조로부터 유도된다.
단계(ⅲ 및 ⅳ)에서 증착된 미결정질 실리콘 층은 PECVD 공정에 의해 형성될 수 있고, 이러한 단계에서 증착된 복수의 층은 일반적으로 5nm와 25nm 사이의 조합된 두께를 갖는다. 증착된 개별적인 층은 각각 0.5nm와 2nm 사이의 두께를 가질 수 있다.
단계(ⅳ)에서의 노광은 전자 사이클로트론 공진(electron cyclotron resonance) PECVD에 의해 생성된 중질소 플라즈마(dense nitrogen plasma)의 노광인 것이 바람직하다.
본 발명의 제 2 양상에 따라, 하단 게이트 박막 트랜지스터가 제공되는데, 상기 하단 게이트 박막 트랜지스터는,
절연 기판 위에 배치된 게이트 전도체와,
상기 게이트 전도체 위에 있는 게이트 절연체 층과,
상기 게이트 절연체 층 위에 있는 실리콘 질화물 층으로서, 상기 실리콘 질화물 층은 상기 층의 상부에 실질적으로 결정화된 구조를 가지고, 상기 층의 하부에 실질적으로 비결정질 구조를 갖는, 실리콘 질화물 층과,
상기 트랜지스터의 반도체 본체를 규정하는 상기 실리콘 질화물 층 위에 있는 미결정질 실리콘 층과,
상기 트랜지스터 본체 위에 있는 소스 및 드레인 구조를 포함한다.
실리콘 질화물 층 내의 결정 구조는, 트랜지스터의 반도체 본체로 하여금 상기 층의 두께 전체, 특히 반도체/절연체 경계면에서 원하는 미결정질 구조를 갖도록 한다.
능동 매트릭스 액정 디스플레이에 대한 박막 트랜지스터 활성 판은 본 발명의 트랜지스터를 사용할 수 있다.
본 발명은 첨부 도면을 참조하여 예로서 이제 설명될 것이다.
이러한 도면이 개략적이고, 축적대로 도시되지 않음을 주의해야 한다. 이러한 도면 일부의 상대적인 크기 및 비율은 도면에서 명백함과 편리함을 위해 크기가 확대되거나 축소된 것으로 도시되었다.
본 발명에 따라, 또한 본 발명에 따라 제조된 트랜지스터 기판은 액정 디스플레이 디바이스의 스위칭 소자를 형성한다. 예로서, 도 1은 하단 게이트 트랜지스터를 사용하는 능동 매트릭스 디스플레이 디바이스의 하나의 픽셀의 전체 영역을 도시하는데, 본 발명은 이것에 적용될 수 있다. 픽셀은 절연 기판(10) 상에 형성된 전극 패턴(9)을 포함한다. 상기 기판(10)은 예를 들어 유리판 또는 중합체 막인 디스플레이의 배면판(back plate)을 포함할 수 있다.
전극 패턴(9)은 매트릭스 어레이의 행 전도체를 규정하고, 또한 스위칭 트랜지스터 TFT의 게이트 전극(12)을 규정한다. 반도체 트랜지스터 본체(14)는 게이트 절연체에 의해 이격된(spaced) 게이트 전극 위에 놓인다(overlies). 상부 전극 층(16a, 16b)은 트랜지스터 TFT의 소스 및 드레인 전극을 규정하는데, 상기 소스 및 드레인 전극은 열 전극(18) 및 액정 물질용 커넥터 패드(connector pad)(20)에 각각 연결된다.
열 전도체(18)는 상부 전극 층의 부분(16a)에 의해 규정되고, 이러한 열 전도체(18)는 TFT의 소스 전극을 규정한다. 상부 전극 층의 부분(16b)은 TFT의 드레인 전극을 형성하고, 상부 전극 층의 벌크(bulk)를 또한 형성하고, 픽셀 전극(20)을 형성한다. 이러한 픽셀 전극(20)은 드레인 전극과 통합되고, 또한 이 예에서, 픽셀 저장-커패시터(storage-capacitor)의 상부 전극을 형성하는 부분(16c)과 통합되는데, 하부 전극은 이웃한 픽셀의 행 전도체(9)에 의해 규정된다.
각 셀의 스위칭 TFT는 실리콘 트랜지스터 본체(14)를 포함한다. 본 발명은, 이후에 추가로 설명되는 바와 같이 특히 트랜지스터 본체 및 게이트 절연체 층의 구조 및 처리에 관한 것이다.
액정 물질은 트랜지스터 기판 위에 제공되고, 상기 트랜지스터 기판의 성분은 도 1에 도시된다. 도 3을 참조하여 설명된 바와 같이, 접지면을 규정하는 추가 기판이 액정 물질 위에 제공된다.
도 2는 도 1에 도시된 픽셀을 구성하는 전기 성분을 도시한다. 도 1을 참조하여 설명된 바와 같이, 행 전도체(9)는 TFT(30)의 게이트에 연결되고, 열전극(18)은 소스 전극에 연결된다. 픽셀 위에 제공된 액정 물질은 액정 셀(32)을 효과적으로 규정하는데, 상기 액정 셀(32)은 트랜지스터(30)의 드레인과 공통 접지면(34) 사이에서 연장한다. 픽셀 저장 커패시터(36)는 트랜지스터(30)의 드레인과, 픽셀 다음 행과 연관된 행 전도체(9a) 사이에 연결된다.
디스플레이 디바이스가 동작할 동안, 신호는 픽셀의 행에 차례로 인가된다. 픽셀의 행에 어드레싱(address)하기 위해, 적절한 신호는 픽셀의 행의 트랜지스터(30)를 턴 온(turn on)하기 위해 연관된 행 전도체(9)에 인가된다. 이것은 열 전도체(18)에 인가된 디스플레이 신호로 하여금 액정 셀(32)에 공급되도록 하는데, 이것은 액정 셀을 원하는 전압으로 충전하게 되는 결과를 야기한다. 심지어 특정한 행의 어드레싱이 완료되고 트랜지스터(30)가 턴 오프된 이후에도 액정 셀(32) 상의 신호가 일정하게 유지되는 것을 보장하기 위해, 저장 커패시터(36)가 또한 충전되고 제공된다. 픽셀의 행의 어드레싱 동안, 후속적인 픽셀의 행의 행 전도체(9a)는 접지 전위로 유지되어, 저장 커패시터(36)는 액정 셀(32) 양단 간에 인가될 전압에 대응하는 전압으로 충전된다.
그 다음의 픽셀의 행이 어드레싱될 때, 행 전도체(9a)의 전압은 증가하게 될 것이고, 상기 전압은 용량성 커플링(capacitive coupling)에 의해 상기 커패시터(36)를 통해 액정 셀(32)에 공급될 것이다. 그러나, 그 다음 행 전도체(9a) 상의 이러한 증가된 전압만이 하나의 행 어드레스 기간 동안 지속되고, 그 이후에 상기 행 전도체(9a)는 접지로 되돌아간다. 액정 물질은 더 느린 반응 시간을 갖고, 이러한 순간 전압 변화에 반응하지 않는다.
도 3은 액정 디스플레이 내에서 사용하기 위한 트랜지스터 기판의 단면(도 1의 라인 Ⅲ-Ⅲ)을 도시한다.
게이트 전극 패턴(9)은 기판(10) 상에 제공되고, 또한 저장 커패시터(36)의 하부(lower) 단자(37)를 규정한다. 트랜지스터의 게이트는 각 행 전도체의 부분을 형성하고, 저장 커패시터(36)의 하부 단자(37)는 그 다음에 인접한 픽셀의 행에 대한 행 전도체의 부분을 형성한다.
패턴(9)을 규정하기 위해, 전도체 층은 유리 기판(10) 상에 증착될 수 있고, 습식 에칭(wet etching)은 전도 패턴을 규정하기 위해 수행될 수 있다.
그 다음에, 게이트 유전 층(22)이 증착된다. 이러한 층(22)은 트랜지스터의 본체의 범위를 넘어서 확장하고, 저장 커패시터(36)에 대한 유전층을 규정한다.
트랜지스터의 본체를 형성하는 실리콘 층(14)은 게이트 절연체 층 위에 증착된다. 본 발명은, 이후에 설명되는 바와 같이 특히 게이트 절연체 층의 처리, 및 실리콘 층(14)의 증착에 관한 것이다.
에칭 중단 플러그(etch stop plug)(24)는 게이트(9) 위에 놓이도록 패터닝(patterned)되고 게이트(9)와 정렬되며, n+ 접촉 층은 트랜지스터 본체 위에 놓이고, 그 다음에, 상기 트랜지스터 본체 위에 소스 및 드레인 전극(26, 28)이 증착된다. 소스 및 드레인 전극을 규정하는 층(16)은 저장 커패시터(36)의 상부 접점(38)을 또한 규정한다. 소스(26)는 각 열 전도체(18)의 부분을 형성하고, 드레인(28)은 액정 접촉 패드(20)뿐 아니라 저장 커패시터(36)의 상부 접점(38)과 통합된다. 물론, 설명된 층에 추가되는 층, 예를 들어 평탄(planarising) 층이 바람직할 수 있다.
이러한 층은 액정 디스플레이에 대한 트랜지스터 기판을 완성시킨다. 액정 물질 층(50)은 트랜지스터 기판에 걸쳐 제공되고, 추가 기판(52)은 액정 물질 층 위에 놓인다. 이러한 추가 기판(52)은, 공통 전극(34)을 규정하는 판 및 칼라 필터(54)의 배열을 갖는 하나의 표면상에 제공될 수 있다. 분극판(56)은 기판(52)의 마주보는 면상에 제공된다.
액정 디스플레이 구조는 위에서 설명된 정도만큼 알려져 있다. 게이트 절연체 층(22)에 대한 하나의 공통적으로 사용된 절연체는 실리콘 질화물인데, 이것은 또한 PECVD 공정에 의해 증착될 수 있다. 예를 들어, Appl. Phys. Lett. (72,1164,1998)에서의 더블류 엔싱거(W Ensinger)의 논문에서, 25nm 두께의 실리콘 질화물 층이, 전자 사이클로트론 공진(ECR: Electron Cyclotron Resonance) PECVD에 의해 생성된 중질소 플라즈마의 노광에 의해 결정 실리콘 웨이퍼상에서 생성될 수 있음이 나타나 있다. 그러한 깊이로 질소 원자를 주입(implant)시키기 위해, 높은 기판 바이어스가 사용되어야 한다.
본 발명은, 실리콘 층의 실리콘 질화물로의 이러한 변화가 특히 실리콘 층의 베이스에서 트랜지스터의 실리콘 본체의 향상된 결정화를 달성하는데 사용될 수 있다는 인식에 기초한다. 특히, 적층(layer-by-layer) 증착 기술은, 미결정질 실리콘 샘플의 하부 비결정질 층을 실리콘 질화물 층으로 변화시키고, 그 다음에, 상기 실리콘 질화물 층이 하단 게이트 TFT 내에서 게이트 절연체 층의 부분을 형성하는데 사용된다.
도 4는 본 발명에 의해 제공되고, 트랜지스터 제조 공정 전체의 부분을 형성하는 처리 단계를 도시한다.
도 4의 a는, 패터닝된 게이트 전극 층(9) 및 실리콘 질화물 게이트 절연체 층(22)이 이미 제공된 기판(10)을 도시한다. 처음에, 얇은 미결정질 실리콘 층(40)은 PECVD 공정에 의해 증착된다(도 4의 b). 이러한 층(40)은 0.5nm와 2nm 사이의 두께를 갖는 것이 바람직하다. 도 4의 c에 도시된 바와 같이, 이러한 층은, 예를 들어 ECR-PECVD, 매우 높은 주파수의 RF-PECVD 또는 임의의 다른 적절한 기술에 의해 생성된 것과 같은, 화살표(42)로 표시되어 있는 상당한 원자 질소 이온 집합(population)을 포함하는 중질소 플라즈마에 노광된다. 적합하게 낮은 이온 에너지를 통해, 미결정질 실리콘 층은 실리콘 질화물로 변화되는 반면, 상기 층의 임의의 결정 구조는 보존될 것이다. 이러한 이온 에너지는 0 내지 100eV의 범위 내에 있을 것 같고, ECR-PECVD의 경우에, rf 바이어스를 기판에 인가함으로써 규정될 수 있다.
미결정질 실리콘의 얇은 층이 추가로 증착되고, 중질소 플라즈마를 통해 처리되어, 적층 공정이 발생된다. 이러한 공정은 상부 표면이 주로 결정화될 될 때까지 반복된다. 조합된 층의 두께는 약 10nm일 것이다. 도 4의 d에 도시된 바와 같이, 그 결과로서 생기는 게이트 절연체 층은 적층 공정으로부터 유도되는 상부 부분(22b), 및 베이스 부분(22a)을 포함한다. 도 4의 d에서의 기호(44)는, PECVD에 의해 증착된 미결정질 실리콘의 원뿔형 입자 구조의 결과로서 결정화 상태가 게이트 절연체 층(22a, 22b)의 상부를 향해 어떻게 증가하는지를 개략적으로 표시하고자 한다.
그 다음에, 미결정질 실리콘의 추가 층은 트랜지스터의 본체(14)를 규정하도록 증착된다.
이러한 공정은, 특히 반도체-게이트 절연체 경계면에서 미결정질 트랜지스터 본체의 향상된 결정 구조를 제공한다. 이것은 향상된 운반자 이동도를 야기한다. 더욱이, 층(22 및 14) 사이의 기계적 경계면은 이들 층 사이에서 탁월한 구조적 매칭의 결과로서 개선될 것이다.
종래의 기술은, 도 4의 e에 도시된 절연된 게이트 구조 위의 소스 및 드레인 구조 뿐 아니라 액정 층 및 연관된 추가 기판(52)에 대해서 규정하는데 사용될 수 있다. 그러므로, 이러한 공정은 본 명세서에 구체적으로 설명되지 않을 것이다.
설명된 바람직한 예에서, 게이트 절연체 층(22)은 실리콘 질화물을 포함하므로, 질소 플라즈마로부터 야기되는 추가 게이트 절연체 층은 부분적으로 결정화된 형태일지라도 밑에 있는 절연체 층과 동일한 구조를 갖는다. 그러나, 하단 게이트 절연체 층(22a)은 반드시 실리콘 질화물일 필요는 없다.
본 발명의 트랜지스터는 액정 디스플레이의 활성판을 형성하는데 사용된 것으로 설명되었다. 그러나, 본 발명의 트랜지스터는, 다른 디바이스, 특히 비결정질 실리콘 트랜지스터를 사용하는 임의의 현존하는 집적 회로 디바이스에 동일하게 적용될 수 있다. 본 발명은, 하단 게이트 트랜지스터로 하여금 화학 기상 증착 공정을 사용하여 제조되도록 하는 한편, 실리콘 트랜지스터 채널 내에서 운반자 이동도를 증가시키게 하는 향상된 트랜지스터 성능을 제공하도록 한다.
TFT 기판의 제조에 사용되는 특정한 층에 대한 다양한 변형은 당업자에게 명백할 것이고, 이것은 그러한 트랜지스터 기판에서 본 발명의 사용을 금지하지 않는다.
상술한 바와 같이, 본 발명은, 예를 들어 액정 디스플레이의 제조에 사용되는 박막 트랜지스터 기판을 형성하기 위한 박막 트랜지스터 등에 이용된다.

Claims (11)

  1. 트랜지스터 제조 방법으로서,
    (ⅰ) 절연 기판 위에 게이트 전도체를 규정하는 단계와,
    (ⅱ) 상기 게이트 전도체 위에서 게이트 절연체 층을 형성하는 단계와,
    (ⅲ) 상기 게이트 절연체 층 위에 제 1 미결정질(microcrystalline) 실리콘 층을 증착하는 단계와,
    (ⅳ) 상기 미결정질 실리콘 층을 질소 플라즈마에 노광(exposing)하여, 실리콘 질화물(silicon nitride)을 형성하고, 상기 결정 구조를 실질적으로 유지시키는 단계와,
    (ⅴ) 복수의 미결정질 실리콘 층에 대해 단계(ⅲ 및 ⅳ)를 반복하는 단계와,
    (ⅵ) 상기 트랜지스터의 반도체 본체를 규정하는 추가 미결정질 실리콘 층을 상기 노광된 층 위에 형성하는 단계와,
    (ⅶ) 상기 트랜지스터 본체 위에 소스 및 드레인 구조를 규정하는 단계를
    포함하는, 트랜지스터 제조 방법.
  2. 제 1항에 있어서, 상기 단계(ⅲ 및 ⅳ)에서 증착된 상기 미결정질 실리콘 층은 PECVD 공정에 의해 형성되는, 트랜지스터 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 단계(ⅲ 및 ⅴ)에서 증착된 상기 복수의층은 5와 25nm 사이의 조합된 두께를 갖는, 트랜지스터 제조 방법.
  4. 제 3항에 있어서, 상기 단계(ⅲ 및 ⅴ)에서 증착된 상기 복수의 층은 각각 0.5와 2nm 사이의 두께를 갖는, 트랜지스터 제조 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 단계(ⅳ)에서의 노광은 전자 사이클로트론 공진(electron cyclotron resonance) PECVD에 의해 생성된 중질소 플라즈마(dense nitrogen plasma)에 노광되는, 트랜지스터 제조 방법.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서, 상기 단계(ⅱ)에서 증착된 상기 게이트 절연체 층은 실리콘 질화물을 포함하는, 트랜지스터 제조 방법.
  7. 하단(bottom) 게이트 박막 트랜지스터로서,
    절연 기판 위에 배치된 게이트 전도체와,
    상기 게이트 전도체 위에 있는 게이트 절연체 층과,
    상기 게이트 절연체 층 위에 있는 실리콘 질화물 층으로서, 상기 실리콘 질화물 층은 상기 층의 상부에 실질적으로 결정화된 구조를 갖고, 상기 층의 하부에 실질적으로 비결정질 구조를 갖는, 실리콘 질화물 층과,
    상기 트랜지스터의 반도체 본체를 규정하는 상기 실리콘 질화물 층 위에 미결정질 실리콘 층과,
    상기 트랜지스터 본체 위에 소스 및 드레인 구조를
    포함하는, 하단 게이트 박막 트랜지스터.
  8. 제 7항에 있어서, 상기 게이트 절연체 층은 실리콘 질화물을 포함하는, 하단 게이트 박막 트랜지스터.
  9. 제 7항 또는 제 8항에 있어서, 상기 게이트 절연체 층 위의 상기 실리콘 질화물 층은 5와 25nm 사이의 두께를 갖는, 하단 게이트 박막 트랜지스터.
  10. 제 7항, 제 8항 또는 제 9항에 기재된 트랜지스터를 포함하는, 능동 매트릭스 액정 디스플레이용 박막 트랜지스터 활성판.
  11. 제 7항에 기재된 박막 활성판, 및 상기 활성판 위에 제공된 액정 층을 포함하는, 액정 디스플레이.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792315B1 (ko) * 2006-08-01 2008-01-07 비오이 하이디스 테크놀로지 주식회사 미세결정 실리콘층의 형성방법 및 이를 이용한 박막트랜지스터의 제조방법
KR101455317B1 (ko) * 2008-04-18 2014-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 그 제작 방법

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4679146B2 (ja) * 2002-08-07 2011-04-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電界効果トランジスタ
US7094684B2 (en) * 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN100474084C (zh) * 2003-07-14 2009-04-01 株式会社半导体能源研究所 液晶显示器件
US7132298B2 (en) 2003-10-07 2006-11-07 Hewlett-Packard Development Company, L.P. Fabrication of nano-object array
US7547647B2 (en) * 2004-07-06 2009-06-16 Hewlett-Packard Development Company, L.P. Method of making a structure
CN1328768C (zh) * 2004-08-27 2007-07-25 友达光电股份有限公司 薄膜晶体管及其电路的制作方法
CN1317748C (zh) * 2004-12-13 2007-05-23 友达光电股份有限公司 薄膜晶体管的制造方法
US7646367B2 (en) 2005-01-21 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic apparatus
CN1822385B (zh) 2005-01-31 2013-02-06 株式会社半导体能源研究所 显示装置及含有其的电子设备
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
KR100645718B1 (ko) * 2005-04-28 2006-11-14 삼성에스디아이 주식회사 박막 트랜지스터 및 그 제조방법
CN100386690C (zh) * 2005-05-24 2008-05-07 友达光电股份有限公司 在液晶显示器中形成薄膜晶体管的方法
US7229863B2 (en) * 2005-10-25 2007-06-12 Chunghwa Picture Tubes, Ltd. Method for fabricating thin film transistors
US20100158875A1 (en) * 2006-12-18 2010-06-24 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Muscle derived cells for the treatment of gastro-esophageal pathologies and methods of making and using the same
CN101271923B (zh) * 2007-03-23 2010-12-08 中华映管股份有限公司 薄膜晶体管
JP2008258345A (ja) * 2007-04-04 2008-10-23 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
KR101576813B1 (ko) * 2007-08-17 2015-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US8591650B2 (en) * 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8187956B2 (en) * 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
WO2009128553A1 (en) * 2008-04-18 2009-10-22 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method for manufacturing the same
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
US8053294B2 (en) * 2008-04-21 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor by controlling generation of crystal nuclei of microcrystalline semiconductor film
US8049215B2 (en) * 2008-04-25 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5436017B2 (ja) * 2008-04-25 2014-03-05 株式会社半導体エネルギー研究所 半導体装置
CN102077354B (zh) * 2008-06-27 2014-08-20 株式会社半导体能源研究所 薄膜晶体管、半导体装置及电子设备
US8283667B2 (en) 2008-09-05 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JP5595004B2 (ja) * 2008-10-21 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5595003B2 (ja) * 2008-10-23 2014-09-24 株式会社半導体エネルギー研究所 表示装置
JP5490515B2 (ja) * 2009-01-21 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
CN103730515B (zh) * 2009-03-09 2016-08-17 株式会社半导体能源研究所 半导体器件
JP5495775B2 (ja) * 2009-03-27 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
JP5709579B2 (ja) * 2010-03-02 2015-04-30 株式会社半導体エネルギー研究所 微結晶半導体膜の作製方法
JP5525298B2 (ja) * 2010-03-18 2014-06-18 シャープ株式会社 導電性窒化シリコン膜の製造方法
US8440548B2 (en) * 2010-08-06 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of microcrystalline silicon film and manufacturing method of thin film transistor
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI538218B (zh) 2010-09-14 2016-06-11 半導體能源研究所股份有限公司 薄膜電晶體
US8338240B2 (en) 2010-10-01 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
TWI476931B (zh) * 2010-10-21 2015-03-11 Au Optronics Corp 薄膜電晶體與具有此薄膜電晶體的畫素結構
JP2014055111A (ja) * 2013-12-11 2014-03-27 Sharp Corp 導電性窒化シリコン膜、導電性窒化シリコン膜積層体、および光電変換装置
TWI658587B (zh) * 2018-01-25 2019-05-01 友達光電股份有限公司 顯示裝置之薄膜電晶體及其形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2118774B (en) * 1982-02-25 1985-11-27 Sharp Kk Insulated gate thin film transistor
US5210045A (en) * 1987-10-06 1993-05-11 General Electric Company Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays
JPH03263323A (ja) * 1990-02-08 1991-11-22 Oki Electric Ind Co Ltd プラズマｃｖｄ窒化珪素膜の形成方法
FR2662290B1 (fr) * 1990-05-15 1992-07-24 France Telecom Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede.
JPH0465168A (ja) * 1990-07-05 1992-03-02 Hitachi Ltd 薄膜トランジスタ
WO1992014268A1 (en) * 1991-01-30 1992-08-20 Minnesota Mining And Manufacturing Company Polysilicon thin film transistor
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
JP3019885B2 (ja) * 1991-11-25 2000-03-13 カシオ計算機株式会社 電界効果型薄膜トランジスタの製造方法
JP3173926B2 (ja) * 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
US6331717B1 (en) * 1993-08-12 2001-12-18 Semiconductor Energy Laboratory Co. Ltd. Insulated gate semiconductor device and process for fabricating the same
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100792315B1 (ko) * 2006-08-01 2008-01-07 비오이 하이디스 테크놀로지 주식회사 미세결정 실리콘층의 형성방법 및 이를 이용한 박막트랜지스터의 제조방법
KR101455317B1 (ko) * 2008-04-18 2014-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터 및 그 제작 방법

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DE60123624D1 (de) 2006-11-16
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