JPS60217669A - 非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置 - Google Patents
非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は非晶質シリコン電界効果トランジスタに関し、
特に薄膜トランジスタ、同トランジスタの製法および液
晶表示装置における前記装置の使用に関するものである
。
特に薄膜トランジスタ、同トランジスタの製法および液
晶表示装置における前記装置の使用に関するものである
。
電界効果トランジスタの製造における非晶質シリコンの
使用は既知であり、安価で製造が容易であるという両方
の理由で望ましい。非晶質シリコンの電気的特性は結晶
性シリコンと同様だが劣っている。以前提案されたタイ
プの非晶質シリコン電界効果トランジスタ(a−3iF
ET)は2つの主要な問題のため不利である。すなわち
、第1に真性a−3iチャンネルの厚さによって「オン
」電流が制限されること、第2にa−5iチヤンネルを
形成するプラズマグロー放電法によって屓の厚さが不均
一になり、これによって同様な装置が異なる電気的特性
を有することになるということである。薄膜a−3iF
ETは英国特許第2118365A号で提案された。し
かしながら、このa−8iFETの製法には、イオン・
インプランテーション等の高コストの処理段階および(
または)処理の際の高温(950℃以上)の使用が必要
であるという欠点があり、これによって高価な基板の使
用や製造中より多数の処理段階が必要となる。
使用は既知であり、安価で製造が容易であるという両方
の理由で望ましい。非晶質シリコンの電気的特性は結晶
性シリコンと同様だが劣っている。以前提案されたタイ
プの非晶質シリコン電界効果トランジスタ(a−3iF
ET)は2つの主要な問題のため不利である。すなわち
、第1に真性a−3iチャンネルの厚さによって「オン
」電流が制限されること、第2にa−5iチヤンネルを
形成するプラズマグロー放電法によって屓の厚さが不均
一になり、これによって同様な装置が異なる電気的特性
を有することになるということである。薄膜a−3iF
ETは英国特許第2118365A号で提案された。し
かしながら、このa−8iFETの製法には、イオン・
インプランテーション等の高コストの処理段階および(
または)処理の際の高温(950℃以上)の使用が必要
であるという欠点があり、これによって高価な基板の使
用や製造中より多数の処理段階が必要となる。
本発明の目的はこれらの問題および欠点を排除または緩
和し、製造が経済的で安価な低温の基板に通用すること
ができる良好な電気的特性を有する薄膜a−3iFET
を提供することである。
和し、製造が経済的で安価な低温の基板に通用すること
ができる良好な電気的特性を有する薄膜a−3iFET
を提供することである。
本発明の1つの特徴として、絶縁基板によって支持した
導電ソースおよびドレイン領域と、前記ソースおよびド
レイン領域間の中間部に別々に被着してソースおよびド
レイン領域に結合するようにした非晶質シリコン層と、
前記ソースおよびドレイン領域を夫々電気的に接続した
ソースおよびドレイン電極と、前記非晶質シリコンの層
に隣合って配設したゲート電極と、ゲート電極と非晶質
シリコン層とを隔離する絶縁層とを備えているa−3I
FETを提供し、その構成はFB、Tのオン状態で前
記中間部に配設した非晶質シリコン層中に直流路が設定
されるようになっている。
導電ソースおよびドレイン領域と、前記ソースおよびド
レイン領域間の中間部に別々に被着してソースおよびド
レイン領域に結合するようにした非晶質シリコン層と、
前記ソースおよびドレイン領域を夫々電気的に接続した
ソースおよびドレイン電極と、前記非晶質シリコンの層
に隣合って配設したゲート電極と、ゲート電極と非晶質
シリコン層とを隔離する絶縁層とを備えているa−3I
FETを提供し、その構成はFB、Tのオン状態で前
記中間部に配設した非晶質シリコン層中に直流路が設定
されるようになっている。
好ましくは前記ソース・ドレインおよびゲート電極は、
ソースおよびドレイン領域を各々前記電極上に配設して
、絶縁基板上に直接取付ける。前記絶縁層はゲート電極
上に配設することができる。
ソースおよびドレイン領域を各々前記電極上に配設して
、絶縁基板上に直接取付ける。前記絶縁層はゲート電極
上に配設することができる。
前記非晶質シリコン層は前記ソースおよびドレイン領域
間の中間部を完全に充填する。
間の中間部を完全に充填する。
別の方法としては、前記ソースおよびドレイン領域を絶
縁基板上に直接取付け、各電極を前記領域上に取付けて
もよい。
縁基板上に直接取付け、各電極を前記領域上に取付けて
もよい。
好ましくは基板はソーダガラスであり、ソース、ゲート
およびドレイン電極はアルミニウムまたは酸化錫等の金
属性導体で作り、絶縁層は窒化シリコンで作り、ソース
およびドレインは通常n型あるいはp型ドーピング剤(
好ましくはn型)を使用して高度に)ピングした非晶質
シリコンである。
およびドレイン電極はアルミニウムまたは酸化錫等の金
属性導体で作り、絶縁層は窒化シリコンで作り、ソース
およびドレインは通常n型あるいはp型ドーピング剤(
好ましくはn型)を使用して高度に)ピングした非晶質
シリコンである。
ソースおよびドレイン領域およびその間の中間部を形成
する好適な方法は、導電層を被着し次いで好ましくはエ
ツチングによって該導電層の一部を除去して前記中間部
およびソースおよびドレイン領域を画定することによっ
てである。非晶質シリコン層は次いで前記中間部に被着
することによって形成することができる。
する好適な方法は、導電層を被着し次いで好ましくはエ
ツチングによって該導電層の一部を除去して前記中間部
およびソースおよびドレイン領域を画定することによっ
てである。非晶質シリコン層は次いで前記中間部に被着
することによって形成することができる。
好ましくは前記導電層は非晶質シリコンであり、該非晶
質シリコンは被着中にドーピングするのが都合が良い。
質シリコンは被着中にドーピングするのが都合が良い。
好ましくは前記ドーピングはn型である。
液晶表示装置(LCD)におけるa−3iFETの使用
は、Journal of Applied Phys
icsの24号、357〜362頁(1981)および
英国特許第2118365A号で提案された。しかしな
がらこれらの装置は上述の以前に提案されたタイプのa
−3iFETに関連した量器を持つか、あるいは英国特
許第2118365A号に記載されているように適当な
薄膜a−3iFETを製造するのに高コストの処理が必
要なので製造コストが高くなる。
は、Journal of Applied Phys
icsの24号、357〜362頁(1981)および
英国特許第2118365A号で提案された。しかしな
がらこれらの装置は上述の以前に提案されたタイプのa
−3iFETに関連した量器を持つか、あるいは英国特
許第2118365A号に記載されているように適当な
薄膜a−3iFETを製造するのに高コストの処理が必
要なので製造コストが高くなる。
本発明のもう1つの特徴として、本発明の前記の1つの
特徴による1つ以上のFETを使用してアドレスされる
液晶表示装置(LCD)を提供する。好適な実施例にお
いては、FETはLCD装置の側板の1方に形成し、ド
レイン電極をピクセル電極の1つに接続する。
特徴による1つ以上のFETを使用してアドレスされる
液晶表示装置(LCD)を提供する。好適な実施例にお
いては、FETはLCD装置の側板の1方に形成し、ド
レイン電極をピクセル電極の1つに接続する。
第1(a)図において、従来のa−3tFETの構造は
基板11上に取付けさらに絶縁層12によって完全に被
覆したゲート電極10から成っている。
基板11上に取付けさらに絶縁層12によって完全に被
覆したゲート電極10から成っている。
真性a−3iチャンネル13はゲート電極10の上方に
位置し絶縁層12と接触している。真性a−St層13
の上には高度にドーピングしたシリコンで作った導電ソ
ースおよびドレイン領域14および14′が位置してい
る。これらは真性層13と密接に接触しており、真性層
13と接触している最も近い点がゲート電極10のほぼ
上方の領域にあるように位置している。ソース電極15
およびドレイン電極16は基板上に位置しており、領域
14および14′上に各々延長して電極15゜16およ
び領域14.14’間で良好に電気的接続するようにす
る。
位置し絶縁層12と接触している。真性a−St層13
の上には高度にドーピングしたシリコンで作った導電ソ
ースおよびドレイン領域14および14′が位置してい
る。これらは真性層13と密接に接触しており、真性層
13と接触している最も近い点がゲート電極10のほぼ
上方の領域にあるように位置している。ソース電極15
およびドレイン電極16は基板上に位置しており、領域
14および14′上に各々延長して電極15゜16およ
び領域14.14’間で良好に電気的接続するようにす
る。
動作時、ソース電極15およびドレイン電極16間で電
位差が保たれそれらの間に電流を流れさせ、電流路17
−17’は領域14.14’間の最小抵抗の経路である
。これはオフ状態であり抵抗が高いので小さな電流しか
流れない。ゲート電極10に正電圧を印加した際ゲート
電極10の隣りのa−3i層の領域18−18’に電子
の薄いチャンネルが形成される。従ってゲート電圧が増
加すると18−18’ に沿った抵抗はオフ状態になっ
ているときより4または5オーダー低くなるまで低下す
る。最小電気抵抗の経路は17−18.1B−18’お
よび1B’−17’であり、オフ状態より大きな電流が
流れる。これがオン状態である。このタイプのa−5i
FETに関する問題は、薄いa−3iチヤンネル領域を
有することば2つの点で望ましくないということである
。第1にオン状態の電流路を半導体面に近付けないこと
が好ましく、これは厚い膜を使用して達成された。
位差が保たれそれらの間に電流を流れさせ、電流路17
−17’は領域14.14’間の最小抵抗の経路である
。これはオフ状態であり抵抗が高いので小さな電流しか
流れない。ゲート電極10に正電圧を印加した際ゲート
電極10の隣りのa−3i層の領域18−18’に電子
の薄いチャンネルが形成される。従ってゲート電圧が増
加すると18−18’ に沿った抵抗はオフ状態になっ
ているときより4または5オーダー低くなるまで低下す
る。最小電気抵抗の経路は17−18.1B−18’お
よび1B’−17’であり、オフ状態より大きな電流が
流れる。これがオン状態である。このタイプのa−5i
FETに関する問題は、薄いa−3iチヤンネル領域を
有することば2つの点で望ましくないということである
。第1にオン状態の電流路を半導体面に近付けないこと
が好ましく、これは厚い膜を使用して達成された。
第2にプラズマグロー放電被着工程は均一性が乏しく従
って基板を介してa−3iiii厚さが変わり得るので
不利である。従って薄いa−3i層の被着を正確に制御
するのは困難である。これらの理由で0.5〜1.0マ
イクロメートルのチャンネル厚さにするのが好ましい。
って基板を介してa−3iiii厚さが変わり得るので
不利である。従って薄いa−3i層の被着を正確に制御
するのは困難である。これらの理由で0.5〜1.0マ
イクロメートルのチャンネル厚さにするのが好ましい。
しかしながら下記の問題が生じる。第1に17−18お
よび1B’−17’の抵抗は厚い膜によって全装置抵抗
に著しく寄与し従ってオン電流を制限し得る。第2にa
−3i層の被着均一性が乏しいため、17−18および
1B’−17’ の長さは同じタイプの種々のFETに
ついて異なる値になり得る。その結果オン状態における
電流は同タイプのFETによって異なる。
よび1B’−17’の抵抗は厚い膜によって全装置抵抗
に著しく寄与し従ってオン電流を制限し得る。第2にa
−3i層の被着均一性が乏しいため、17−18および
1B’−17’ の長さは同じタイプの種々のFETに
ついて異なる値になり得る。その結果オン状態における
電流は同タイプのFETによって異なる。
第1(b)図に示した薄膜FETは以前に提案されたタ
イプ(英国特許第2118365A号参照)のもので、
ソース領域41、ドレイン領域42および介在するチャ
ンネル43を定めているシリコン層を有する基板40を
備えていする。ソースおよびドレイン領域41.42は
、ホウ素、燐または散によりこれらの特定の領域中のシ
リコンの抵抗率を低減することによって形成する。ゲー
ト電極44は真性チャンネル43の上に位置しており絶
縁層45によって該チャンネルから隔離する。もう1つ
の絶1!!’1i46はソース41およびドレイン42
の一部の上に設ける。最後の絶縁N47は第1 (b1
図に示した位置に設け、ソースおよびドレイ 7 。
イプ(英国特許第2118365A号参照)のもので、
ソース領域41、ドレイン領域42および介在するチャ
ンネル43を定めているシリコン層を有する基板40を
備えていする。ソースおよびドレイン領域41.42は
、ホウ素、燐または散によりこれらの特定の領域中のシ
リコンの抵抗率を低減することによって形成する。ゲー
ト電極44は真性チャンネル43の上に位置しており絶
縁層45によって該チャンネルから隔離する。もう1つ
の絶1!!’1i46はソース41およびドレイン42
の一部の上に設ける。最後の絶縁N47は第1 (b1
図に示した位置に設け、ソースおよびドレイ 7 。
ン領域41,42の領域に接点ウィンドーを設ける。
接点ウィンドー中に延長してソースおよびドレイン領域
41.42に接触するアルミニウム電極48を設ける。
41.42に接触するアルミニウム電極48を設ける。
この装置設針は高コストの処理(イオン・インプランチ
ーシラン)および(vたは)処理において高温(950
℃)を使用する必要性が不可避であるという欠点があり
、従ってソーダガラス等の低コスト基板は容易に使用す
ることができない。まな最終構造に達するのに比較的多
数の処理段階が必要である。
ーシラン)および(vたは)処理において高温(950
℃)を使用する必要性が不可避であるという欠点があり
、従ってソーダガラス等の低コスト基板は容易に使用す
ることができない。まな最終構造に達するのに比較的多
数の処理段階が必要である。
しかしながら、これらの問題は本発明のa−3iFET
で克服することができる。第2図のように、ゲート電極
20を基板21上に設は絶縁層22で被覆する。ソース
電極23およびドレイン電極24も基板21上に設はゲ
ート電極20から隔離する。導電性のドーピングしたa
−3iOn+またはp+ソースおよびドレイン領域25
.25’は各々離隔し、各電極23および24の上方に
設けてそれらが各電極と密接に電気的接触しているよう
にする。領域25.25’ はゲート電極20の真上の
領域に延長し絶縁層22によって該電極から隔離する。
で克服することができる。第2図のように、ゲート電極
20を基板21上に設は絶縁層22で被覆する。ソース
電極23およびドレイン電極24も基板21上に設はゲ
ート電極20から隔離する。導電性のドーピングしたa
−3iOn+またはp+ソースおよびドレイン領域25
.25’は各々離隔し、各電極23および24の上方に
設けてそれらが各電極と密接に電気的接触しているよう
にする。領域25.25’ はゲート電極20の真上の
領域に延長し絶縁層22によって該電極から隔離する。
領域25.25’には選択的に絶縁層26を設けること
ができる。2つの領域25゜25′間に介在する中間部
には、領域25..25’の上方部へ延長しそれらの最
も近い点27および27′で該領域と密接に接触してい
るa−3t材料28を別々に被着する。
ができる。2つの領域25゜25′間に介在する中間部
には、領域25..25’の上方部へ延長しそれらの最
も近い点27および27′で該領域と密接に接触してい
るa−3t材料28を別々に被着する。
上述の本発明のa−3iFETの製法は下記の手順を含
んでいる。
んでいる。
1、前記基板上に金属性電極材料の層を被着する。
2、写真平版法により電極パターンをマスキングする。
3、電極パターンをエツチングしてマスクを除去する。
4、ゲート絶縁材料の層を被着する。
5、写真平版法により絶縁パターンをマスキングする。
6、ゲート絶縁パターンをエツチングしマスクを除去す
る。
る。
7、 ソースおよびドレイン領域を形成するようになっ
ているドーピングしたa−3iのn+またはp中層を被
着する。
ているドーピングしたa−3iのn+またはp中層を被
着する。
8、 写真平版法によりソースおよびドレイン領域パタ
ーンをマスキングする。
ーンをマスキングする。
9、 ソースおよびドレイン領域パターンをエツチング
しマスクを除去する。
しマスクを除去する。
10、真性a−3i層を被着する。
11、写真平版法によりa−3i層パターンをマスキン
グする。
グする。
12、a−Si層パターンをエツチングしマスクを除去
する。
する。
通常段階1で使用する金属はスパッタリング工程を使用
して1マイクロメートル厚さに被着したアルミニウムで
あり、段階3で使用する食刻液はリン酸73体積%、酢
酸3.5重量%、硝酸4体積%、および脱イオン水18
.5体積%である。フォトレジストは適当な有機溶剤で
除去する。段階4の絶縁層は好ましくは513N4であ
り、通常反応器において温度約350℃、圧力的2mB
(グロー放電を起こすのに約13.’56MHzの無
線周波数の場を使用する)、17.5%3iH4および
87.5%NH3の混合物を使用して全ガス流量10c
j分−1、被着速度1〜3オングストロ一ム/秒で被着
して、1000〜3000オングストロームの層厚さに
する。
して1マイクロメートル厚さに被着したアルミニウムで
あり、段階3で使用する食刻液はリン酸73体積%、酢
酸3.5重量%、硝酸4体積%、および脱イオン水18
.5体積%である。フォトレジストは適当な有機溶剤で
除去する。段階4の絶縁層は好ましくは513N4であ
り、通常反応器において温度約350℃、圧力的2mB
(グロー放電を起こすのに約13.’56MHzの無
線周波数の場を使用する)、17.5%3iH4および
87.5%NH3の混合物を使用して全ガス流量10c
j分−1、被着速度1〜3オングストロ一ム/秒で被着
して、1000〜3000オングストロームの層厚さに
する。
段階6のエツチングは通常バレルタイプのプラズマエツ
チング装置において、例えば1%02を含むSiF4ガ
スを使用して圧力的1mB、大気温度でガス流速20〜
100cJ/分エツチング速度1000オングストロー
ム/分で行なう。
チング装置において、例えば1%02を含むSiF4ガ
スを使用して圧力的1mB、大気温度でガス流速20〜
100cJ/分エツチング速度1000オングストロー
ム/分で行なう。
段階7の層材料は好ましくはn型a−3tであり、通常
反応器において温度約300℃、圧力的0.7mB(グ
ロー放電を起こすのに13.56MH2の無線周波数の
場を使用する)99%S i H4千1%PH3の混合
ガ、スを使用して全ガス流量101分−1、被着速度1
〜3オングストロ一ム/秒で被着し、眉厚さは好ましく
は0.5〜1.0マイクロメートルである。
反応器において温度約300℃、圧力的0.7mB(グ
ロー放電を起こすのに13.56MH2の無線周波数の
場を使用する)99%S i H4千1%PH3の混合
ガ、スを使用して全ガス流量101分−1、被着速度1
〜3オングストロ一ム/秒で被着し、眉厚さは好ましく
は0.5〜1.0マイクロメートルである。
絶縁層26は段階7の後段階4について上述した技術を
使用して被着することができ、段階12のエツチングに
対して端止めとして作用する。但しこれは必要不可欠な
事ではない。
使用して被着することができ、段階12のエツチングに
対して端止めとして作用する。但しこれは必要不可欠な
事ではない。
段階9のエツチング工程は通常段階6で使用した工程と
同様であり、約10マイクロメートルの距離だけ離隔し
たソースおよびドレイン領域を形成する。
同様であり、約10マイクロメートルの距離だけ離隔し
たソースおよびドレイン領域を形成する。
真性a−31層の被着では、使用するガスは好ましくは
100%SiH4であり層厚さは少なく−とも段階7の
層厚さに等しいことが好ましいこと以外は、段階7と同
様な条件を使用する。
100%SiH4であり層厚さは少なく−とも段階7の
層厚さに等しいことが好ましいこと以外は、段階7と同
様な条件を使用する。
段階12のエツチングは通常バレルタイプのプラズマエ
ツチング装置において、1%02を含むCF <ガスを
使用して通常段階6と同じ他の条件で行なう。材料28
はこのタイプの装置では層22にも結合、し、オンおよ
びオフ状態の両方に対して領域25.25’間に直流路
が存在する。オン状態では従来のa−31FETにおけ
る17−18および18’−17’等の高抵抗領域が無
く、電流路27−27’の全体がゲート電圧の影響を受
ける。17−18または1B’−17’等の垂直電流路
が無いので、チャンネル厚さは何ら効果を及ぼさない。
ツチング装置において、1%02を含むCF <ガスを
使用して通常段階6と同じ他の条件で行なう。材料28
はこのタイプの装置では層22にも結合、し、オンおよ
びオフ状態の両方に対して領域25.25’間に直流路
が存在する。オン状態では従来のa−31FETにおけ
る17−18および18’−17’等の高抵抗領域が無
く、電流路27−27’の全体がゲート電圧の影響を受
ける。17−18または1B’−17’等の垂直電流路
が無いので、チャンネル厚さは何ら効果を及ぼさない。
従来の構造の装置において通常厚いa−31層を使用す
る場合、装置の電気的性能に対する悪影響を何らもたら
さずに、電流路を半導体面に近付けないために厚いa−
3i層を被着することができる。チャンネル長さ27−
27’を画定する写真版印刷工程はチャンネル厚さを画
定する被着工程より制御し易く、従って再現可能なチャ
ンネル長さを得ることができ、同じ電気的特性を有する
同様のタイプのFETがもたらされる。チャンネルの長
さは約10マイクロメートルであり幅は数百マイクロメ
ートルである。
る場合、装置の電気的性能に対する悪影響を何らもたら
さずに、電流路を半導体面に近付けないために厚いa−
3i層を被着することができる。チャンネル長さ27−
27’を画定する写真版印刷工程はチャンネル厚さを画
定する被着工程より制御し易く、従って再現可能なチャ
ンネル長さを得ることができ、同じ電気的特性を有する
同様のタイプのFETがもたらされる。チャンネルの長
さは約10マイクロメートルであり幅は数百マイクロメ
ートルである。
第3図はLCD装置の断面図であり本発明のa−3IF
ETを備えた1つのピクセルを示す。この特定の実施例
においてはFET用の基板はLCDのガラス側板30の
1つである。ドレイン電極31はピクセル電極の一方で
あり、これと他方の電極32は透明なインジウムvB#
I化物で作る。別のガラス板33はLCDの他力の側板
を形成し、介在する中間部は液晶材料34で充填する。
ETを備えた1つのピクセルを示す。この特定の実施例
においてはFET用の基板はLCDのガラス側板30の
1つである。ドレイン電極31はピクセル電極の一方で
あり、これと他方の電極32は透明なインジウムvB#
I化物で作る。別のガラス板33はLCDの他力の側板
を形成し、介在する中間部は液晶材料34で充填する。
可視ピクセル領域35の光学的特性に影響を与えるのは
、本発明のFETによって制御される電極31の影響を
受ける液晶材料34である。
、本発明のFETによって制御される電極31の影響を
受ける液晶材料34である。
本発明の範囲は上述の実施例または製法に限定されるも
のではない。変更例においては、ソースおよびドレイン
電極は前述のようにゲート電極と共に基板上に付着−す
るのではなく、製造の最後の段階としてソースおよびド
レイン領域上に形成する。別の変更例においては、ゲー
ト電極は真性a−3lチャンネルの上に形成し絶縁層に
よって該チャンネルから隔離する。この実施例において
は、a−3i材料は完成したFETにおいてソースおよ
びドレイン領域間の中間部を完全に充填しない。
のではない。変更例においては、ソースおよびドレイン
電極は前述のようにゲート電極と共に基板上に付着−す
るのではなく、製造の最後の段階としてソースおよびド
レイン領域上に形成する。別の変更例においては、ゲー
ト電極は真性a−3lチャンネルの上に形成し絶縁層に
よって該チャンネルから隔離する。この実施例において
は、a−3i材料は完成したFETにおいてソースおよ
びドレイン領域間の中間部を完全に充填しない。
これらの変更例は共にソースおよびドレイン領域間の直
流路のa−3iFETにおいて可能であり、電流路の長
さはソースおよびドレイン領域間の距離によって定めら
れ上述の付随する利点の全てを備える。
流路のa−3iFETにおいて可能であり、電流路の長
さはソースおよびドレイン領域間の距離によって定めら
れ上述の付随する利点の全てを備える。
第1(a)図は従来のa−3iF’ETを示し、第1+
b1図はこれまでに提案された薄膜a−3LFF、Tの
概略図、第2図は本発明の好適な実施例のa−8iFE
Tを示し、第3図はLCD装置の断面図であり本発明の
1実施例によるa−3iFETを備えた1つのピクセル
を示す。 10.20.44・・・ゲート電極、11,21゜40
・・・基板、12,22,26,45,46,47・・
・絶縁層、13.43・・・チャンネル、14,25.
41・・・ソース領域、14’ 、25’ 、42・・
・ドレイン領域、15.23・・・ソース電極、16゜
24・・・ドレイン電極、28・・・a−3i材料、4
8・・・アルミニウム電極。 特許出願人 ルーカス インダストリーズパブリック
リミテッド ヵ ンバニイ
b1図はこれまでに提案された薄膜a−3LFF、Tの
概略図、第2図は本発明の好適な実施例のa−8iFE
Tを示し、第3図はLCD装置の断面図であり本発明の
1実施例によるa−3iFETを備えた1つのピクセル
を示す。 10.20.44・・・ゲート電極、11,21゜40
・・・基板、12,22,26,45,46,47・・
・絶縁層、13.43・・・チャンネル、14,25.
41・・・ソース領域、14’ 、25’ 、42・・
・ドレイン領域、15.23・・・ソース電極、16゜
24・・・ドレイン電極、28・・・a−3i材料、4
8・・・アルミニウム電極。 特許出願人 ルーカス インダストリーズパブリック
リミテッド ヵ ンバニイ
Claims (1)
- 【特許請求の範囲】 (11絶縁基板(21)によって支持した導電ソースお
よびドレイン領域(25,25’)と、上記ソースおよ
びドレイン領域(25,25’)間の中間部に別々に被
着して上記ソースおよびドレイン領域(25,25’)
に結合するようにした非晶質シリコン層(28)と、上
記ソースおよびドレイン領域(25,25’)に夫々電
気的に接続したソースおよびドレイン電極(23,24
)と、上記非晶質シリコン層(28)に隣合って配設し
たゲート電極(20)と、上記ゲート電極(20)と上
記非晶質シリコン層(28)とを隔離する絶縁1i(2
2)とを備えており、FETのオン状態で上記中間部に
配設した上記非晶質シリコン層(28)中に直流路が設
定されるような構成になっていることを特徴とする非晶
質シリコン電界効果トランジスタ。 (2)上記ソース、ドレインおよびゲート電極(23,
24,20)は、上記ソースおよびドレイン領域(25
,25’)を各々上記電極(23゜24)上に配設して
、上記絶縁基板(21)上に直接取付けであることを特
徴とする特許請求の範囲第1項に記載の非晶質シリコン
電界効果トランジスタ。 (3) 上記絶縁層(22)は上記ゲート電極(20)
上に配設しであることを特徴とする特許請求の範囲第1
項または第2項に記載の非晶質シリコン電界効果トラン
ジスタ。 (4)上記非晶質シリコン層(28)は上記ソースおよ
びドレイン領域(25,25’)間の中間部を完全に充
填していることを特徴とする特許請求の範囲第1項、第
2項または第3項に記載の非晶質シリコン電界効果トラ
ンジスタ。 (5)上記ソースおよびドレイン領域を上記絶縁基板上
に直接取付け、かつ各電極を上記領域上に取付けである
ことを特徴とする特許請求の範囲第1項に記載の非晶質
シリコン電界効果トランジスタ。 (6)上記基板(21)はソーダガラスであり、上記ソ
ース、ゲートおよびドレイン電極(23゜24.20)
は金属性導体で作り、上記絶縁層(22)は窒化シリコ
ンで作り、ソースおよびドレイン(25,25’)は高
度にドーピングした非晶質シリコンであることを特徴と
する特許 に記載の非品質シリコン電界効果トランジスタ。 (7)上記ソースおよびドレイン領域(25.25’)
およびその間の中間部は、導電層を付着し次いで上記導
電層の一部を除去して上記中間部および上記ソースおよ
びドレイン領域を画定することによって形成されること
を特徴とする前記特許請求の範囲第1項乃至第6項のい
ずれかに記載の非晶質シリコン電界効果トランジスタ。 《8》絶縁基板(30)によって支持した導電ソースお
よびドレイン領域(25,25’)と、上記ソースおよ
びドレイン領域(25.25’)間の中間部に別々に被
着して上記ソースおよびドレイン領域(25.25’)
に結合するようにした非晶質シリコン層(28)と、上
記ソースおよびドレイン領域(25.25’)に夫々電
気的に接続したソースおよびドレイン電極(23、24
)、!:、上記非晶質シ’) :1 7rfM (2
B)に隣合って配設したゲート電極(20)と、上記ゲ
ート電極(20)と上記非晶質シリコン層(2B)とを
隔離する絶縁層(22)とを備えており、FETのオン
状態で上記中間部に配設した上記非晶質シリコン層(2
8)中に直流路が設定されるような構成に各々なってい
る1つ以上の非晶質シリコン電界効果トランジスタを使
用してアドレスしてある液晶表示装置。 (9)絶縁基板(21)によって支持した導電ソースお
よびドレイン領域(25.25M と、上記ソースおよ
びドレイン領域(25,25’)間の中間部に別々に被
着して上記ソースおよびドレイン領域(25,25’)
に結合するようにした非品質シリコン層(28)と、上
記ソースおよびドレイン領域(25.25Mに夫々電気
的に接続したソースおよびドレイン電極(23、24)
と、上記非晶質シリコン層(28)に隣合って配設した
ゲート電極(20)と、上記ゲート電極(20)と上記
非品質シリコン層(28)とを隔離する絶縁層(22)
とを備えており、FETのオン状態で上記中間部に配設
した上記非晶質シリコン層(28)中に直流路が設定さ
れるような構成になっていることを特徴とする非晶質シ
リコン電界効果トランジスタの製造方法において、上記
絶縁基板(21)によって支持した上記ソースおよびド
レイン領域(25,25’)を形成するためのドーピン
グした層を被着する段階と、上記ドーピングした層の一
部を除去してその間に中間部を設けた上記ソースおよび
ドレイン領域(25.25’)を画定する段階と、上記
中間部に真性非品質シリコーン層(28)を被着して上
記ソースおよびドレイン領域(25.25’)に結合す
るようにする段階とを含んでいることを特徴する上記非
品質シリコン電界効果トランジスタの製造方法。 αノ1.基板(21)上に金属性電極材料の層を被着す
る段階と、2.写真平版法により電極パターンをマスキ
ングする段階と、3.電極パターンをエツチングしマス
クを除去する段階と、4.ゲート絶縁材料の層を被着す
る段階と、5.写真平版法により絶縁パターンをマスキ
ングする段階と、6、ゲート絶縁パターンをエツチング
しマスクを除去する段階と、7.ソースおよびドレイン
領域(25,25’)を形成するようになっているドー
ピングした層を被着する段階と、8.写真平版法により
ソースおよびドレイン領域パターンをマスキングする段
階と、9.ソースおよびドレイン領域パターンをエツチ
ングしマスクを除去する段階と、10.ソースおよびド
レイン領域間の中間部に真性非晶質シリコンFit(2
B)を被着する段階と、11.写真平版法により非晶質
シリコン層パターンをマスキングする段階と、12。 非晶質シリコン層パターンをエツチングしマスクを除去
する段階とを順次含んでいることを特徴とする特許請求
の範囲第9項に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB848406330A GB8406330D0 (en) | 1984-03-10 | 1984-03-10 | Amorphous silicon field effect transistors |
GB8406330 | 1984-03-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60217669A true JPS60217669A (ja) | 1985-10-31 |
Family
ID=10557893
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60044968A Pending JPS60217669A (ja) | 1984-03-10 | 1985-03-08 | 非晶質シリコン電界効果トランジスタ、その製法およびそれによつてアドレスされる液晶表示装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4797108A (ja) |
EP (1) | EP0157489A3 (ja) |
JP (1) | JPS60217669A (ja) |
GB (1) | GB8406330D0 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4878741A (en) * | 1986-09-10 | 1989-11-07 | Manchester R & D Partnership | Liquid crystal color display and method |
WO1986005282A1 (en) * | 1985-03-01 | 1986-09-12 | Manchester R & D Partnership | Liquid crystal color display and method |
US5208686A (en) * | 1985-03-01 | 1993-05-04 | Manchester R&D Partnership | Liquid crystal color display and method |
US5142389A (en) * | 1985-03-01 | 1992-08-25 | Manchester R & D Limited Partnership | Liquid crystal color display and method |
US4953953A (en) * | 1985-03-01 | 1990-09-04 | Manchester R & D Partnership | Complementary color liquid display |
US5345322A (en) * | 1985-03-01 | 1994-09-06 | Manchester R&D Limited Partnership | Complementary color liquid crystal display |
EP0197531B1 (en) * | 1985-04-08 | 1993-07-28 | Hitachi, Ltd. | Thin film transistor formed on insulating substrate |
US4882295A (en) * | 1985-07-26 | 1989-11-21 | Energy Conversion Devices, Inc. | Method of making a double injection field effect transistor |
ATE77177T1 (de) * | 1985-10-04 | 1992-06-15 | Hosiden Corp | Duennfilmtransistor und verfahren zu seiner herstellung. |
IL81849A0 (en) * | 1987-03-10 | 1987-10-20 | Zvi Orbach | Integrated circuits and a method for manufacture thereof |
GB2223353A (en) * | 1988-09-30 | 1990-04-04 | Philips Electronic Associated | Thin-film transistor |
FR2640809B1 (fr) * | 1988-12-19 | 1993-10-22 | Chouan Yannick | Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor |
US5075237A (en) * | 1990-07-26 | 1991-12-24 | Industrial Technology Research Institute | Process of making a high photosensitive depletion-gate thin film transistor |
US5196911A (en) * | 1990-07-26 | 1993-03-23 | Industrial Technology Research Institute | High photosensitive depletion-gate thin film transistor |
JPH053320A (ja) * | 1990-08-10 | 1993-01-08 | Fuji Xerox Co Ltd | 薄膜半導体装置 |
JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
KR940006273A (ko) * | 1992-06-20 | 1994-03-23 | 오가 노리오 | 스태틱램(sram) 장치 및 그 제조방법 |
US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
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