JP4679146B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタ Download PDFInfo
- Publication number
- JP4679146B2 JP4679146B2 JP2004527180A JP2004527180A JP4679146B2 JP 4679146 B2 JP4679146 B2 JP 4679146B2 JP 2004527180 A JP2004527180 A JP 2004527180A JP 2004527180 A JP2004527180 A JP 2004527180A JP 4679146 B2 JP4679146 B2 JP 4679146B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- semiconductor body
- region
- body layer
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title description 3
- 239000004065 semiconductor Substances 0.000 claims description 141
- 230000004888 barrier function Effects 0.000 claims description 90
- 239000012212 insulator Substances 0.000 claims description 33
- 239000007943 implant Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 19
- 239000010409 thin film Substances 0.000 claims description 14
- 239000000969 carrier Substances 0.000 claims description 13
- 239000002800 charge carrier Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 238000005036 potential barrier Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 163
- 230000005684 electric field Effects 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000000116 mitigating effect Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052691 Erbium Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 150000002739 metals Chemical group 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本発明は、トランジスタ、特に絶縁ゲートトランジスタ構造、トランジスタを製造する方法、及びトランジスタの使用に関する。
薄膜トランジスタ（ＴＦＴ）は、半導体の薄膜中にアクティブチャンネルを有している。半導体の薄膜は、一般的にアモルファスシリコンから成るが、ポリシリコンや有機半導体等の別の材料が使用されてもよい。接点が薄膜半導体チャンネルの両端に形成され、ゲートが薄い絶縁層により、チャンネルの中間領域から離間して設けられる。ゲートに印加される電圧は、チャンネル内の電気伝導を制御し、また、チャンネルがドレインでピンチオフすると、チャンネルの飽和が生じる。
ＴＦＴとしては、チャンネルの下にゲートが位置するボトムゲート型ＴＦＴ、又はチャンネルの上にゲートが位置するトップゲート型ＴＦＴが知られている。
ＴＦＴの特定の用途は、これらを液晶ディスプレイのアクティブプレートや有機発光ダイオードアレイを含むアクティブマトリクスディスプレイで使用することである。複数のピクセルコンポーネントから成るアレイがガラス等の基板上に形成されることにより、ディスプレイ、又はディスプレイのアクティブプレート、ディスプレイの各ピクセルに設けられる、一つ又は複数の薄膜トランジスタが形成されてもよい。
しかし、薄膜トランジスタの特性は、全ての用途において理想的というわけではない。
また、従来のＦＥＴは半導体本体を使用するものとして知られているが、そのようなＦＥＴの特性も、全ての場合において理想的というわけではない。
したがって、代替的なトランジスタ構造が依然として必要とされている。
本発明は、構造及び動作がＴＦＴと異なる絶縁ゲートトランジスタを提供する。本発明による新規なトランジスタにおける重要な構造的及び動作的な特徴は、添付の請求項に記載する。
第１の態様においては、所定の伝導型の荷電キャリアを使用する電気伝導用の絶縁ゲートトランジスタであって、
半導体本体層と、
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間でショットキー電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
半導体本体層と、
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間でショットキー電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
別の態様においては、所定の伝導型の荷電キャリアを使用する電気伝導用の絶縁ゲートトランジスタにおいて、
少なくとも１０ｎｍの厚みを有する半導体本体層と、
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間で電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
少なくとも１０ｎｍの厚みを有する半導体本体層と、
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間で電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
本発明に係るトランジスタは、ソース電極をゲート電極と対向して配置するとともに、これら２つの電極間にソースバリアと半導体本体層とゲート絶縁層とを配置し、これにより、バリアを横切ってキャリアを移動させ、ソースから本体への電流を制御するという原理に基づいている。したがって、電流は、主に、ソース−ゲート電圧によって決定され、ドレイン電圧に殆ど依存しない。そのため、以下では、本発明に係るトランジスタを“ソースゲート型トランジスタ（ＳＧＴ）”と称する。
ＳＧＴは、標準的な薄膜トランジスタ（ＴＦＴ）と比較して出力インピーダンスが高く、ピンチオフ電圧が低い。ピンチオフ電圧が低いため、低いドレイン電圧と、それに伴う低いワット損で動作することができる。
更なる相違は、ＳＧＴが一般にＦＥＴよりも小さな寸法でその特性を保つという点である。このことは、ＳＧＴが別の多くの用途の中で、高速アナログ回路又は小型アナログ回路のために役立つことを意味している。
ＳＧＴとＴＦＴとの間の主な相違点は、ＴＦＴではドレインでピンチオフが生じる際に電流が飽和し、その大きさがチャンネルにおける電界及び電流の分布によって決まるのに対し、ＳＧＴではソースでピンチオフが生じる際にチャンネルが飽和し、その大きさがソースバリアにおける電界の大きさによって決まるという点である。ピンチオフ電圧が低いため、トランジスタは、小さなドレイン電圧で動作することができ、一方、出力インピーダンスが高いため、例えば電流源、電流ミラー、タイミングデバイス、小型信号増幅器、補正回路を含む多くのタイプの回路において良好な結果が得られる。
ソース本体領域は、ソース領域が従来の空乏化可能な領域としての機能を果たすように十分な厚みを有していることが好ましい。ソース領域が非常に薄い場合には、例えば電子の閉じ込めによって生じる応答のピークのような、望ましくない効果を引き起こしかねない強いエネルギーレベル等の量子効果が作用し始める場合がある。当業者であれば分かるように、最小厚みは使用される材料によって決まるが、好ましくは少なくとも１０ｎｍ、実施形態では少なくとも１５ｎｍ、２０ｎｍであっても一般的には十分である。
好ましい実施形態において、半導体本体層は、異なるソース及びドレイン領域を形成するようにドーピングされたデバイス中唯一の半導体層である。この場合、従来のデバイスにおいて必要とされた複数の半導体層に比べて、デバイスの製造が簡単になる。
また、ＳＧＴの構造は、アモルファスシリコン、ポリシリコン、高分子半導体をはじめとする有機半導体の使用を含む薄膜技術での製造に非常に適している。したがって、トランジスタは、ディスプレイにおける使用に適しているとともに、従来の薄膜トランジスタ（ＴＦＴ）を現在使用している他の技術における使用にも適している。関連する性能指数は、電圧ゲイン・性能指数ｇｍ／ｇｄである。ここで、ｇｍは相互コンダクタンスであり、ｇｄは出力コンダクタンスである。想定される電圧ゲイン・性能指数ｇｍ／ｇｄは、従来のアモルファスシリコン又はポリシリコンＴＦＴよりもかなり大きい可能性がある。
トランジスタ構造は、ゲートによって制御される明確なバリアを横切ってソース領域から半導体本体層内へと所定のキャリアを移動させるようになっていなければならない。これは、ゲートによって制御される本体層の領域で、ソース電極及びゲート電極を、バリア層と半導体本体層とゲート絶縁層とによって互いに離間させることにより達成される。
バリアとゲートとの間で分離を行なうため、実施形態においては、ソース電極が半導体本体層と共にバリアを形成し、バリアのゲート制御領域において、バリアはゲート電極に対して半導体本体層の反対側の横方向表面上で単に延出している。
従来、電界効果トランジスタに対するソース接点及びドレイン接点においては、ショットキーバリアが使用されてきた（Ｓｚｅ 半導体デバイス物理学、第２版、４９１頁〜４９２頁参照）。別の例は、ウチダらによる「Applied Physics Letters」、第７６巻、３３９２頁〜３９９４頁（２０００年）、及びLinらに対する米国特許ＵＳ2002/0009833において提供されている。それらのデバイスにおいて、ゲートは従来のＦＥＴの場合と同様に、チャンネルを制御する。一方、本発明に係るデバイスにおいては、ゲートがソースと対向して配置されているため、ゲート電圧がソース、すなわち本体のバリア高さを制御するようになっている。一般に、従来のデバイスにおいて、ゲートはソースとドレインとの間のチャンネルを制御するように設けられている。ショットキーバリアを使用するそのようなＦＥＴにおいては、トランジスタがＯＮに切換えられる時に電流を妨げないように電流移動に対して低いバリアを与える金属が使用される。例えばｐチャンネルデバイスは、正孔のための僅かなバリア電位を必要とするが、電子に対する高いバリアをも必要とし、それにより、マイナス電位がゲートに対して印加され且つデバイスがＯＮに切換えられる際には、電流が接点によって制限されないようにする一方、ゲートにプラスの電圧が印加され且つデバイスがＯＦＦに切換えられる際には、これらが電子に対して大きなバリアとなり、漏れ電流が少なくなるようにしている。
別の従来例である米国特許US5,801,398は、半導体本体層の端部（横方向縁部）と接触するショットキーソース電極を有するトランジスタ構造を開示している。米国特許US5,801,398において、ソース電極からのキャリアは、良好に形成されたバリアを通過する必要はないが、その代わり半導体本体層の端部へと流れ込み、実際にはソース電極を半導体本体層に対して短絡させる。米国特許US5,801,398のデバイスにおいて、そのことは意識的に実施される。すなわち、ソースは従来のソース接点を形成するためのものであり、ゲートはオーム接触を使用する従来のＦＥＴの場合と同様に、半導体デバイスのチャンネルを制御して、キャリアの移動を制御する。
本発明による便利な実施方法では、ソース層として金属が使用される。金属は、半導体本体層と共にショットキーバリアを形成する。この場合、バリア電位はショットキーバリア電位である。
本発明の別の利点としては、電圧ゲイン及び出力ゲインが潜在的に高く、高速で高電圧動作である点を挙げることができる。
ソース電流がドレイン電圧によって影響を受けないため、ソース領域とドレイン領域との間の離間距離を短くしてデバイスを形成することができる。したがって、ドレイン領域とソース領域との間の横方向の広がりは、４μｍ未満であることが好ましい。そのような短いデバイスによれば、デバイスを横切るキャリアの通過時間が短くなるとともに、動作速度が速くなる。ドレイン電圧が短チャンネルデバイスの出力特性を悪化させる従来のＴＦＴの場合とは異なり、ＳＧＴ電流はチャンネルによってではなく、ソースによって決定する。
好ましい実施形態は、ソースの周囲に電界軽減を提供する。様々な形態に適した電界軽減が知られている（例えば、Ｓｚｅ 半導体デバイスの物理学、第２版、２９９頁参照）。
したがって、代替的な態様において、半導体本体層と、半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間の界面にバリアを形成するソース電極と、半導体本体層のドレイン領域にわたって延出し、且つ当該ドレイン領域に接続されたドレイン電極とを備え、半導体本体層のドレイン領域は、ソース領域から離間されることにより、ソース領域とドレイン領域との間に半導体本体層の中間領域を形成し、また、ソース電極に対して半導体本体層の反対側で延出することによりソース領域の少なくとも一部を含む半導体本体層のゲート制御領域を形成するゲート電極と、ゲート電極と半導体本体層との間に設けられたゲート絶縁体層と、ドレイン領域と対向するソース領域の縁部に設けられた電界軽減構造とを備える絶縁ゲートトランジスタが提供される。
電界軽減における１つの手法は、中間領域の少なくとも一部にわたってソース電極を横方向に延ばすとともに、絶縁層により中間領域から離間させることである。これにより、ソース領域の縁部で半導体本体層における急激な電界変化を回避することができ、したがって、デバイスの品質及び信頼性を高めることができる。
ソースにおけるショットキーバリアの高さは、ドーズ量が低い注入イオンによって制御されてもよい。この技術によれば、バリアの高さを変えることにより、動作電流が異なるトランジスタを形成することができる。低エネルギードナー注入物は電子に対するバリアを低下させ、アクセプタ注入物は電子に対するバリアを高める。
ドナー注入物を更に使用すると、ドナーが中間領域中へ導入される。特に、水素化アモルファスシリコンを半導体本体層として使用するデバイスでは、補償によってソースの縁部において効果的な電界軽減を得ることができる。例えば、半導体本体層が軽くｎ型ドーピングされている場合には、中間領域を絶縁して、ソースの縁部に電界軽減を提供するために、中間領域にｐ型ドーピングが行なわれてもよい。
ドレイン電極は、半導体本体層に対するオーム接触を形成してもよい。代替的な手法として、ドレイン電極自体は、半導体本体層に対するオーム接触を形成しなくてもよい。後者の手法によれば、ソース電極と同じ工程でドレイン電極を形成することができる。
実施形態において、トランジスタは、一対のドレイン電極と、ソース領域の横方向両側にある対応するドレイン領域とを有している。これにより、ソース電流はソース領域からソース領域の両側へと流れ、一対のドレイン電極のそれぞれに流れることができるため、電流処理能力が高まる。
本発明に係るトランジスタはトップゲート型であっても、あるいはボトムゲート型であってもよい。したがって、半導体本体層がソース電極上に位置しても良く、また、ゲート電極が半導体本体層上に位置してもよい。代替的には、半導体本体層がゲート電極上に位置しても良く、ソース電極が半導体本体層上に位置してもよい。
また本発明は、基板と、前述した複数のトランジスタとを有するトランジスタ回路に関する。トランジスタは、アレイとして配置されていても良く、また、ｎ型及びｐ型の両方のトランジスタを含んでいてもよい。
好ましい実施形態において、ｐ型及びｎ型のトランジスタのバリアの下には、ｐ型トランジスタの正孔に対して有効バリア高さを引き上げ、且つｎ型トランジスタの電子に対して有効バリア高さを下げるドナー不純物から成る浅い注入物が設けられる。ｐ型及びｎ型の両方のトランジスタにおいて同じ型のドナー注入物を使用するとよい。
別の態様においては、所定の伝導型の荷電キャリアを使用する電気伝導用の絶縁ゲートトランジスタであって、
アモルファスシリコン、ポリシリコン、又は、有機半導体、又は、高分子半導体の膜から成る半導体本体層と、
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間で電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
半導体本体層のソース領域にわたって延出するとともに、半導体本体層のソース領域との間で電位バリアを形成するソース電極と、
半導体本体層に接続されたドレイン電極と、
ソース領域が空乏化される際に、バリアを横切ってソース電極から半導体本体層のソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
ゲート電極は、ソース電極に対して半導体本体層の反対側にソース電極と重なり合う状態で配置されるとともに、ゲート電極と半導体本体層との間にはゲート絶縁層が設けられ、
ゲート電極は、ショットキーバリアのゲート制御領域の全体にわたって、少なくとも半導体本体層とゲート絶縁体とを組み合わせた厚み分だけソース電極から離間される絶縁ゲートトランジスタが提供される。
また、本発明は、前述したトランジスタの製造方法、及びそれらのトランジスタの使用に関する。
別の態様において、本発明はソース電極と、ドレイン電極と、ソース電極と接触するソース領域及びドレイン電極と接触するドレイン領域を有する半導体本体層と、ソース電極と対向する絶縁されたゲートとを有するトランジスタを動作させる方法であって、ソース、ゲート、ドレイン電極間に電圧を印加することにより、半導体本体層のソース領域の全体をほぼ空乏化するとともに、キャリアを、ソース電極によりバリア及び空乏化されたソース領域を横切ってドレイン領域へと放出させた後、ドレイン電極へと移動させることを含む方法に関する。
更なる態様において、本発明は半導体本体層と、半導体本体層の両側に対向した状態で配置されたソース電極及びゲート電極とを有し、ソース電極と半導体本体層との間にバリアが設けられ、半導体本体層とゲートとの間にゲート絶縁体が設けられ、半導体本体層に対してドレイン電極が接続された絶縁ゲート電界効果トランジスタと、ソース、ゲート、ドレイン電極に対して電圧を印加することにより、ソース電極の領域で半導体本体層を空乏化するとともに、ソース−ゲート電圧によってバリアの高さを制御して、ソース電極から半導体本体層へのキャリアの放出を制御することによって、ソース−ゲート電圧によりソース−ドレイン電流を制御するように設けられた回路を有するトランジスタ回路に関する。
本発明を更に良く理解するため、単なる例示として、以下に添付図面を参照しつつ、実施形態について説明する。
図面は単なる概略図であり、一定の比率で描かれていない。異なる図面において、同様又は類似の構成要素には、同じ参照符号が付与される。
以下に、図１ないし図３を参照しつつ、本発明の第１の実施形態、本発明の製造、及び本発明の特性について説明する。
図３は、ｎ型伝導ＳＧＴの第１の実施形態を示す。すなわち、トランジスタ伝導は電子を使用している。トランジスタは基板２上に形成されている。半導体本体層１０はソース電極２２を有するとともに、ソース電極２２は半導体本体層１０の空乏化可能なソース領域３２にわたって横方向に延出しており、これにより、半導体本体層のソース領域３２とソース電極２２との間の界面にバリア４８が形成されている。一対のドレイン電極２４が設けられており、各ドレイン電極は、横方向に延出するとともに、半導体本体層１０のドレイン領域３６に接続されている。半導体本体層のドレイン領域３６は、ソース領域３２から横方向に離間されており、そのためソース領域とドレイン領域との間には、半導体本体層の中間領域３４が形成されている。
本発明において、バリアはショットキーバリアであり、また、このバリアの高さを制御するために半導体本体層１０中に注入物６が設けられている。
ソース電極に対して半導体本体層の反対側には、ソース電極２２と重なり合う状態でゲート電極４が存在しており、このゲート電極４と半導体本体層１０との間にはゲート絶縁体層８が設けられている。このように重なり合う状態で絶縁されたゲート電極４は、半導体本体層１０及びゲート絶縁体８の厚みを介してのみソースバリア４８と結合されている。これにより、ソース領域３２が空乏化されると、ゲート電極４に印加された電圧は、バリア４８を横切ってソース電極２２から半導体本体層１０のソース領域３２へと向かう所定のキャリア型のキャリアの移動を制御するようになる。上面には、これを覆って保護層２０が設けられている。
別の視点から見ると、図３のＳＧＴは、電子（すなわち、トランジスタの所定の伝導型の伝導キャリア）のソース２２とこの電荷キャリアのドレイン２４，３４との間に、トランジスタの本体部３２，３４を提供する半導体層１０を備えている。ＳＧＴの絶縁されたゲートは、中間ゲート誘電体層８を介して本体部３２，３４の領域３２に結合されたゲート電極４を備えている。ソースは、ソース電極２２と半導体層１０との間に、前記キャリアに対するバリア４８を備えている。このバリア４８は、絶縁されたゲート４，８によって制御される時を除き、ソース２２から本体部３２，３４へとキャリアが流れることを防止する。ソース２２及び絶縁されたゲート４，８は、対向して横方向に重なり合う関係を成して、半導体層１０の両側の各対向主面に位置されており、前記関係により、ソース２２は、半導体層１０の対向主面同士の間の本体部３２，３４の少なくとも中間厚み分だけ、絶縁されたゲート４，８から離間される。横方向に重なり合う絶縁されたゲート４，８は、半導体層１０のこの中間厚みによって、ソースバリア４８に結合されている。絶縁されたゲート４，８から半導体層１０の中間厚みにわたって領域３２が空乏化すると、前記結合によって、ゲート電極４とソース電極２２との間に印加された電圧は、ソースバリア４８を横切る前記キャリアの制御された放出により（例えば、熱電子電界放出により）、トランジスタの伝導性を制御することができる。
バリア４８の主要部を横切っての導電（むしろ、バリアの端部における導電ではなく）を促進させるため、ソースバリア４８には、少なくともドレイン２４，３４に面するソースバリア４８の側縁部に、電界軽減を提供することが有意である。そのような電界軽減手段（補償ドーピングを使用する）の１つが図３の実施形態に組み込まれている。すなわち、補償ドープ領域３８が電界軽減を提供している。
図３のトランジスタを製造するために、以下のプロセス（図１ないし図３に示す）が使用された。
第１のマスクを使用することにより、ガラス基板２上にボトムゲート４が堆積されてパターン化された。その後、周知の技術を使用して、３００ｎｍのシリコンナイトライドゲート絶縁層８と、半導体本体としての機能を果たす１５０ｎｍの非ドープ水素化アモルファスシリコン層１０とが堆積された。第２のマスクを使用することにより、ゲート電極の上にシリコンの島を形成した。ソースバリアの高さを制御するため、ドーズ量が１×１０１４ｃｍ−２のリン６が１０ＫｅＶで表面中に注入された。この技術は、Shannonらに対して付与された米国特許US3,943,552でさらに詳細に説明されている。
この構造体上に、クロム金属層１８を堆積させた。このクロム金属層１８は、第３のマスクを使用して形成され、それにより、ソース電極２２と、ソース電極２２の両側でソース電極２２から離間された一対のドレイン電極２４とが形成された。自動的な位置合わせのため、ソース電極２２及びドレイン電極２４を使用して１２Ｋｅｖで１×１０１４ｃｍ−２のボロンジフルオライド注入物３８が形成された。このボロン注入物３８はリンを補償する。ボロンの注入は、ソース２２に接触するソース領域３２とドレインに接触するドレイン領域３６との間にあるアモルファスシリコン層１０の中間領域３４中に対して行なわれる。この構造体上にわたって、保護層２０が堆積された。注入されたリン及びボロンを活性化させるため、前記構造体が２５０℃で３０分間アニール処理された。
使用された補償技術の更なる詳細は、米国フィリップス社に譲渡され、Nicholasに対して付与された米国特許US5,047,360に記載されている。
上記処理の後、別の構成要素に必要な任意の処理が実行され、デバイスがパッケージ化される。当業者であれば、トランジスタを必要とし得る多くの様々なタイプのデバイスを認識できよう。そのようなデバイスとしては、例えば液晶ディスプレイ、又は発光ダイオードディスプレイのアクティブプレートを挙げることができる。そのようなディスプレイにおいて、トランジスタは、各ピクセルの補正回路の一部として使用されてもよい。また、トランジスタは、イメージングアレイの低電流増幅器として使用されてもよい。
ソース２２及びドレイン２４の電極のクロムは、アモルファスシリコン本体に対するショットキーバリアを形成する。リンのドーピングは、低いゲート電圧で電子が高電流作用を引き起こすことができるように、適度に低いショットキーバリア高さを得るために使用される。当業者であれば分かるように、リンのドーピングを変化させることにより、ショットキーバリアの高さ、すなわち必要なゲート電圧を微調整してもよい。
図４，５，６は、ＳＧＴのメカニズムを示す。
図４は、２つの異なるドレインソース電圧における、ソースに隣接するソース領域３２の空乏領域を示している。第１の空乏領域３７（垂直な影線で示す）は、ソース領域３２の厚み全体を空乏化させるためには不十分な低い大きさのドレイン−ソース電圧における空乏領域である。第２の空乏領域３９（水平な影線で示す）は、ソース領域３２の厚み全体を完全に空乏化させるのに十分な大きさのドレイン−ソース電圧における空乏領域であり、ドレイン領域３６に向かって中間領域３４中に僅かに入り込んで延出している。
また、図４は、ソース−ドレイン電圧を維持するための電源３３と、ソース−ゲート電圧を維持するための電源３５とを概略的に示している。電源３３は、ソース領域を完全に空乏化できる十分な電圧を供給し、また電源３５は、ソース−ドレイン電流を制御するために可変電圧を印加する。
図５は、部分的に空乏化された場合におけるバンドダイアグラムであり、図６は、飽和されて完全に空乏化されたケースにおける対応するバンドダイアグラムである。それぞれの場合において、バンドダイアグラムは、ソースとゲートとの間の帯域、すなわち、ソース電極２２、半導体本体層１０、ゲート絶縁体８、ゲート４における帯域を示している。また、ドレイン電圧も示されている。当業者であれば分かるように、ピンチオフのための十分なドレイン電圧がソース領域全体を空乏化し（図６）、この状態でゲート電圧の増大効果は、金属と半導体との間の界面で電界を増大させることにより、ショットキーソースにおけるバリア４８の有効高さを減らす。これにより、バリアを横切る電流が増大する。
ＳＧＴにおいては、ドレインとゲートとの間に十分なキャパシタンスＣＧＤが存在している場合がある。そのため、実際のデバイスにおいては、ソースとドレインとの間の隙間を減らすことが好ましい。動作状態では空乏化された領域とドレイン領域との間の距離が重要ではないため、この領域を、性能に著しく影響を与えることなくＳＧＴ内において短くすることができる。例えば、ソースとドレインとの間の中間領域は、５μｍ未満の範囲、好ましくは０．５μｍ〜２．５μｍの範囲で横方向に延出してもよい。
ソースの幅（ソース−ドレイン方向に対して垂直な幅）が６００μｍのＳＧＴの特性を測定した。また、その特性を図７及び図８に示す。半導体本体層の厚みは１００ｎｍであり、ゲートは３００ｎｍ厚のＳｉＮであり、また、ソースドーピングは図１ないし図３の実施例の場合と同様であった。特性はソースに対応しているとともに、２μｍの分離に至るまでソース−ドレイン分離による影響が最小限に抑えられた。このことは、ソースバリアがドレイン領域から良好に遮蔽されていることを示している。比較のため、同じ堆積層を用いて、同様の電流レベルで動作するＴＦＴが形成された。このＴＦＴの特性を図９に示す。
ＴＦＴにおいては、ＳＧＴにおける場合よりもピンチオフ電圧が非常に高いことが分かる。例えば、ゲートにおいて１２Ｖである場合、ＳＧＴは２Ｖのドレイン電圧に至るまで増幅器として動作することができる。これに対し、ＴＦＴは８Ｖを必要とする。
なお、ピンチオフ後、電流はドレイン−ソース電圧と殆ど無関係になる。ドレイン電圧の変化は伝導に殆ど影響を与えないが、それはその変化によって、バリアを超えたキャリアの注入が殆ど生じないためである。このことから、図７に見られるような非常に平坦な曲線が生じる。すなわち、１０１９Ω程度の非常に高い出力インピーダンスが生じる。また、ピンチオフ電圧が小さいことがわかる。検査されたデバイスにおいては、ピンチオフ電圧が０．５Ｖ〜２．５Ｖの範囲である。その値は、図９から分かるように、検査された従来のＴＦＴの場合よりも十分に低い。
当業者であれば分かるように、本発明は前述した構造に限定されない。以下に、本発明に係る幾つかの別の構造について説明する。
図１０に示す本発明の第２の実施形態においては、基板２上にゲート４を有する更なるボトムゲート型構造が示されている。この構造は、重要な点が図１のそれと異なる。ドレイン領域３６は十分にドーピングされたｎ型であるため、ドレイン接点２４は、図１の実施形態の場合のようなショットキー接触の代わりに、ドレイン領域に対するオーム接触を形成する。また、アモルファスシリコン本体層１０の中間領域３４の一部の上にわたって、電界絶縁体４２が設けられており、また、この電界絶縁体４２上には、メタライゼーション１８がソース電極２２を越えて延出しており、これにより、電界プレート４４が形成されている。電界プレート４４の目的は、ドレインを使用してソースの縁部に電界軽減を提供し、それにより、ソース周囲の電界がドレイン電極２４の電圧に影響されないようにすることである。
なお、本実施形態において、ゲート４の全ての横方向延在部は、ソース電極２２の下に位置されている。したがって、この配置はゲートの真上であろうとも、事実上、チャンネル領域を全く有しない。すなわち、中間領域３４は、ゲートから横方向に離間している。言うまでも無く、このことは、チャンネル上におけるゲートの作用が電流変調の大部分をもたらす従来のＴＦＴとは完全に異なる。
また、図１１は、ボトムゲート型の更なる実施形態を示す。この実施形態においては、図１０の実施形態の場合のような電界プレートの代わりに、図３の実施形態の場合と同様の補償ドーピング３８が使用されている。また、この実施形態においてゲート４は、半導体本体１０の補償された注入物３８を有する中間領域３４の下で、ショットキーソース２２を越えて横方向に延出している。補償されていないドナー注入物６は、ソ−ス領域３２及びドレイン領域３６のソース電極２２及びドレイン電極２４の下に位置している。この場合、補償されていないドナー注入物６は、ショットキーバリアの高さ及び電流の大きさを制御する。この実施形態は、少数のマスクを使用して行なうことができる。
図１２を参照すると、本発明はトップゲート型構造にも適用することができる。図１２の構造においては、ガラス基板２上に直接にソース金属２２が堆積された後、絶縁体５２が堆積される。その後、絶縁体５２がパターン化されることにより、ソースコンタクトホール５０が形成される。その後、ソースコンタクトホール５０を通じてソースメタライゼーション２２と接触するように、基板上にアモルファスシリコン層１０が堆積される。その後、薄いシリコンナイトライド層８が堆積されてパターン化されるとともに、ソースコンタクトホール５０上にわたってゲート４が設けられる。更に、アモルファスシリコン層１０のドレイン領域３６が十分にｎ型ドーピングされるとともに、ドレイン領域と接触する状態でオームドレイン接点５４が堆積される。
なお、このデバイスにおいて、ゲート４はソース領域３２とドレイン領域３６との間にある中間領域３４を超えて延出してはいない。
図１３に示す代替的な実施形態において、ゲート４は、絶縁体８上にわたって横方向に延出しており、それによって更に幅広いソース領域３２が形成されている。また、この実施形態において、図１２の実施形態のオームドレイン接点５４は、ショットキードレイン接点２４に置き換えられる。
図１２及び図１３の両方の実施形態においては、ソースコンタクトホール５０の縁部にある絶縁層５２の一部が電界絶縁体４２としての機能を果たすため、ソース電極２２の一部が、アモルファスシリコン層１０の中間領域３４の下で、電界プレート４４としての機能を果たすようになる。そのため、ソース電界はドレインで印加される電圧に殆ど依存しなくなる。
なお、図１０ないし図１３では、１つの中間領域３４を用いてソースの側方に１つのドレイン電極２２，５４が配置されていることから、基本的に片側配置である。これに対し、図３の配置は、ショットキーソース及びゲートの各側に１つずつ配置された一対のショットキードレイン電極２４を有しており、それにより、２つの補償された中間領域３８が存在している。図１４に示すように、そのような配置は図３のボトムゲート型配置には限定されない。
図１４は、トップゲート４の両側に配置された一対のオームドレイン接点５４を有するトップゲート型構造を示す。ゲート４はゲート絶縁体８上に配置されており、ゲート絶縁層８の下には、絶縁体５２のコンタクトホール５０を通じて、半導体本体層１０とソース電極２２とが順に配置されている。このような配置によって、オームドレイン接点がオン抵抗を可能な限り減少させるため、優れたデバイスを提供できる。この場合も同様に、電界プレートによって、ソースの縁部に電界軽減が提供される。
図１５は、別の実施形態を示す。この配置において、下ソース及びドレインショットキー接点２２，２４は、ソースコンタクトホール５０及びドレインコンタクトホール５６を形成する絶縁層５２の下に配置されている。それらに引き続いて、アモルファスシリコン本体層１０と、シリコンナイトライドゲート絶縁層８と、ゲート接点４とが設けられる。電界軽減は、ソース及びドレインにある電界プレート４４によって提供される。この手法による製造は非常に簡単である。
更なる手法を、図１６に示す。この手法によると、ゲートはケイ素化合物層６２が上端に形成された水素化アモルファスシリコン層６０によって形成される。ゲート絶縁体８及び半導体本体層１０は、段階的に積層することにより形成される。この垂直な段付き構造により、ソース２２とドレイン２４との間の隙間が短くなる。また、この隙間は層６０の厚みに依存する。
先の実施形態では、アモルファスシリコンを半導体本体として使用する場合について説明した。しかし、本発明は、図１７に示すようにポリシリコンを使用しても有益である。図１７は、基板２上に形成されるデバイスを示す。ゲート電極４及び二酸化ケイ素ゲート絶縁層８が形成された後、ポリシリコン層７０が堆積される。ソースの縁部において段差７１を有するようにポリシリコン層７０がエッチングされ、それにより、ソース電極の縁部に電界軽減が提供される。先と同様に、ショットキーソース電極２２及びドレイン電極２４には、ショットキーバリアの高さを制御するために使用される浅い注入物６が設けられる。
前述した実施形態においては、電子が支配的な電荷キャリアであった。しかし、デバイスは、主要な電荷キャリアとして正孔を使用してもよい。図１８に示すように、ボトムゲート４はゲート絶縁体８によって覆われており、ゲート絶縁体８はポリシリコン層７０によって覆われている。ポリシリコン層７０は、オームドレイン電極５４の下にあるｐ＋ドーピングされたドレイン領域３６と、ショットキーソース電極２２の電界プレート４４の延在部の下にある狭い中間領域３４によって分離されたｎソース領域３２とを有している。電界プレート４４は、電界絶縁体４２によって中間領域３４から分離されている。したがって、ｐ−ｎ接合７２は、ポリシリコン層７０中に設けられている − ゲート４がこのｐ−ｎ接合７２の下に位置され、それにより、この領域内に１つの経路を形成するとともに、トランジスタがＯＮされる際に、正孔がｐ−ｎ接合を横切ることが可能となる。
ショットキーソース電極２２の材料は、バンドギャップの０．２５〜０．７５倍の正孔のためのバリアを与えるように選択される。ｐ型トランジスタにおいて、バリアが高い場合、異なるソース電極材料が選択される。マグネシウム、エルビウム、又はインジウムスズ酸化物が使用されてもよい。そのような材料は、ｎ型キャリア輸送のために使用される仕事関数よりも小さい仕事関数を有していてもよい。
なお、この実施形態において、ソース領域３２は軽くｎ型ドーピングされるが、ドーピングされなくても良く、あるいは軽くｐ型ドーピングされても構わない。
図１９は、ポリシリコン中で実施される相補型トランジスタ対を示す。ｎ型ソースゲート型トランジスタ１４０とｐ型ソースゲート型トランジスタ１４２とが共通の基板２上に形成されている。ゲート４が基板上に形成された後、絶縁層８及び半導体本体層１０が形成される。半導体本体層は、ｎ型ＳＧＴ１４０の第１のソース領域１４４でｐ型ドーピングされるとともに、ｐ型ＳＧＴ１４２のソース領域を形成するための第２のソース領域１４６でｎ型ドーピングされる。トレンチ１４８は、ｎ型ＳＧＴ１４０とｐ型ＳＧＴ１４２とを分離する。ｎ＋ドレイン領域１５２が埋め込まれることにより、ｎ型ＳＧＴ１４０のドレインが形成されるとともに、ｐ＋ドレイン領域１５４が埋め込まれることにより、ｐ型ＳＧＴ１４２のドレインが形成される。
各ＳＧＴ１４０，１４２は、各ソース１４４，１４６にバリアを形成するソース接点１５６，１５８を有する。
各トランジスタのバリアで、注入物１５０が注入される。殆どの金属は、電子に対して高いバリアを形成するとともに、正孔に対して低いバリアを形成するため、ｎ型ＳＧＴ１４０のソース電極バリアを低くし、且つｐ型ＳＧＴ１４２のソース電極バリアを高めるように注入物１５０が使用される。
好ましい実施形態においては、両方の注入物１５０が同じであり、両方ともドナーの注入を必要とする。例えば、リンの１０ｋｅＶ注入が使用されてもよい。
この実施形態により、幾つかの用途で必要とされ得る相補型ＳＧＴを１つの基板上で簡単に製造することができる。
ソースと半導体との間のバリアがショットキーバリアである必要はなく、ヘテロ接合バリア層が使用されてもよい。図２０は、上端にアモルファスシリコン層７８が堆積されたポリシリコン層７０を有するデバイスを示す。ソース電極２２は、金属接点である。ボトムゲート４は、先と同様に、ゲート絶縁体８によってポリシリコン層７０から分離されている。アモルファスシリコンは、ポリシリコンよりも幅広いバンドギャップを有しているため、アモルファスシリコン層７８は、金属ソース電極２２とポリシリコン層７０との間にバリアを形成する。このバリアは、前述した実施形態におけるショットキーバリアと同様に機能する。なお、電界プレート４４を形成するために、アモルファス層７８とポリシリコン層７０との間のソースの縁部には、電界絶縁体４２が設けられている。
図２１は、トップゲート型ヘテロ接合配置を示す。この場合、ソース電極２２の上端に１つのアモルファスシリコン層８０が堆積され、その後ソース電極２２は、レーザを使用してアモルファスシリコン層８０の上端部を結晶化する。これにより、アモルファスシリコン層８２上にわたってポリシリコン層８４が形成された状態となる。その後、先と同様に、ドレイン電極２４と、二酸化ケイ素８と、ゲート４とが形成される。以上から分かるように、１つの半導体層を使用するだけで済むため、このデバイスの製造が更に容易になる。
図２２は、更に別の配置構成を示す。この配置構成において、ゲート絶縁体８上のトップゲート４はソース電極２２を越えて延出するとともに、ドレイン電極２４に接近している。この場合、ドレインは、ドレイン電極２４の下に位置するｎ＋ポリシリコン層８５と接触している。ポリシリコン本体層７０の残りの部分は、軽くｐ型ドーピングされるか或いはドーピングされるため、ドレイン領域とポリシリコン層の残りの部分との間に、ｐ−ｎ接合７２が形成される。
同様の配置構成が、図２３に示されている。図２３は、ボトムゲート４の両側に一対のドレイン電極２４を有する両側配置を示している。これら一対のドレイン電極２４は、ソース電極２２の両側に位置しており、ソース電極２２から横方向に離間されている。ソース領域の電界軽減は、電界プレート４４と電界絶縁体４２とによって提供される。なお、この場合ｎ＋ポリシリコン層８５は両方のドレイン電極の下に設けられており、ポリシリコン層７０の残りの部分はドーピングされていない状態のまま保持されている。
前述した実施形態はシリコン薄膜を使用しているが、当業者であれば分かるように、別の薄膜材料を使用することもできる。特に有機半導体（高分子半導体を含む）が有用であるが、それは、それらを薄膜として堆積させることができるためである。有機半導体の適当な例として、ポリアルキルチオフェンを挙げることができる。ポリアルキルチオフェンに対しては、良好なショットキーバリアが実証されている。
本発明は薄膜に限定されず、また本発明に係るデバイスは、結晶半導体基板上に形成されてもよい。図２４は、ｎ＋ドーピングされたゲート領域９２を有する単結晶ｐ−基板９０を示す。ＳＩＭＯＸプロセスを使用して、二酸化ケイ素層９４及びｐドーピングされたシリコン層９６が形成されている。このプロセスは、酸素イオンを基板９０中に所定の深さまで注入して、酸化物層９４を形成することを含んでいる。ｐ＋注入物９８は、ドレイン電極２４のためのオーム接触を形成している。酸化物層１００は、ｐドーピングされたシリコン層９６にわたって延在しており、ソースコンタクトホール５０を形成している。また、このコンタクトホール５０を通じて、ショットキーソース電極２２がｐドーピングされたシリコン層９６と接触している。ショットキーソース電極２２は、ショットキーバリアの高さを制御するための浅い注入物６を含む半導体本体９６の領域上に延在している。
図２５は、シリコンソース１１０が基板９０上に形成された更なる実施形態を示す。ソースコンタクトホール５０を形成するソース絶縁体５２が堆積された後、固相エピタキシーを使用して、ドーピングされていないシリコン層１１２が形成される。ｎ＋注入物１１４は、ドレイン電極２４とのオーム接触を形成するとともに、半導体本体領域との接合部を形成する。ゲート絶縁体８がシリコン層１１２上にわたって配置されるとともに、シリコン層１１２上にゲート４が設けられる。なお、ゲート絶縁体及びゲートを使用して、ドレイン接点を形成するｎ＋注入物１１４を自動的に位置合わせすることができる。
以下に、ソースゲート型トランジスタの利点の幾つかを使用した、更なる実施形態について説明する。
図２６は、ソースバリアがバルク単極ダイオードとして設けられる実施形態を示す。図１ないし図３の実施形態の場合と同様、基板２、ゲート４、ゲート絶縁体８、半導体本体層１０が設けられている。ソースを形成するために、ゲート４の上には単極ダイオード構造体１２０が配置されている。単極ダイオード構造体１２０は、ｎ＋＋ドナー注入物１２４の下にｐ＋アクセプタ注入物１２２を有する二重拡散注入物を有している。ソース接点１２６は、ｎ＋＋ドナー注入物１２４と接触するとともに、絶縁体１２８により本体１０から絶縁されている。ドレイン接点２４は、ソース単極ダイオード構造体１２０から横方向に離間されている。
基板２上にゲート電極４が形成され、且つゲート電極上にわたって絶縁体８が形成された更なる実施形態が、図２７に示されている。この配置構成において、本体層１０は横方向領域、すなわち、具体的にはソース電極２２に接続され且つｎ−ドーピングされたソース本体領域３２と、ドレイン電極２４に接触され且つｎ＋ドーピングされたドレイン領域３６と、ｐ型ドーピングされることにより中間領域３４を形成する本体１０の残りの部分とを有している。このようにして、ゲートがＯＦＦされる時に電流を遮断するドレインにｐ−ｎ接合が提供される。このことは、低ソースバリアを用いた場合でもＯＦＦ電流を非常に低くできることを意味している。したがって、この構造体は、低バリアを必要とする可能性が高い、高電流デバイスに特に適している。
図２８は、互いに対向する第１及び第２の主面を有するデバイスにおける単結晶シリコンの更なる実施形態を示す。第２の（後側）主面上のドレイン接点は、ｎ＋又はｐ−層２及びバルク層１３４に接続されている。バルク層の上（第１の）面には、絶縁体８を有する埋込ゲート４が設けられている。そして、この層の上にｎ−本体層１０が形成されている。第１の主面上には、絶縁層１３２の穴内に、複数のショットキーソース接点２２が形成されている。絶縁層１３２は、ソース接点２２の縁部に電界プレート４２を形成している。ソース接点２２は、埋込ゲート４上にわたって横方向に位置合わせされている。ゲートは、ソース接点２２と本体１０との間にあるショットキーバリアにわたる電子の流れに影響を与えるように、したがって、デバイスの電流を制御するように配置されている。
理解されるように、この場合のドレイン電極は、半導体本体のドレイン領域に対して直接には接続されていないが、バルク層１３４を介して半導体本体１０に接続されている。
この配置構成は、パワー半導体デバイスとしての機能を果たすことができる。ＯＮ状態においては、デバイスによる電力損失を、ＤＭＯＳ等のＦＥＴよりも十分に小さくできる。これは、デバイスが低いドレイン電圧で動作できるためである。
本開示内容を読めば、本発明の変形及び改良は当業者にとっては明らかである。それらの変形及び改良は、トランジスタの設計、製造、使用において周知である等価物及び特徴を含んでもよく、また、本明細書に記載された特徴に追加的、ないし代替的に使用できる等価物及び特徴を含んでもよい。
４ ゲート電極
８ ゲート絶縁体
１０ 半導体本体層
２２ ソース電極
２４，５４ ドレイン電極
８ ゲート絶縁体
１０ 半導体本体層
２２ ソース電極
２４，５４ ドレイン電極
Claims (18)
- 所定の伝導型の荷電キャリアを使用する電気伝導用の絶縁ゲートトランジスタにおいて、
半導体本体層と、
前記半導体本体層の一主面に沿ってソース領域にわたって横方向に延出するとともに、前記半導体本体層の前記ソース領域との間でショットキー電位バリアを形成するソース電極と、
前記半導体本体層に接続されたドレイン電極であり、前記半導体本体層の前記一主面に沿って前記ソース電極から横方向に離間されたドレイン電極と、
前記ソース領域が空乏化される際に、前記バリアを横切って前記ソース電極から前記半導体本体層の前記ソース領域へと向かう所定のキャリア型のキャリアの移動を制御するためのゲート電極と、を備え、
前記ゲート電極及び前記ソース電極は、互いに対向して重なり合う状態で配置され、
前記ゲート電極は、前記ソース電極に対して前記半導体本体層の反対側に配置されるとともに、前記ゲート電極と前記半導体本体層との間にはゲート絶縁体層が設けられ、
前記ゲート電極は、前記ショットキーバリアのゲート制御領域の全体にわたって、少なくとも前記半導体本体層と前記ゲート絶縁体層とを組み合わせた厚み分だけ前記ソース電極から離間される、
絶縁ゲートトランジスタ。 - 有効バリア高さを制御するため、前記ソース電極の下の前記半導体本体層中にドーパント不純物を含む、請求項１に記載の絶縁ゲートトランジスタ。
- 前記ドーパントは、正孔に対して有効バリア高さを引き上げ、且つ電子に対して有効バリア高さを下げるドナー不純物から成る浅い注入物である、請求項２に記載の絶縁ゲートトランジスタ。
- 前記ドレイン電極と対向する前記ソース電極の側縁部に電界軽減構造を備える、請求項１乃至３のいずれかに記載の絶縁ゲートトランジスタ。
- 前記ドレイン電極は前記半導体本体層のドレイン領域に接続され、前記ドレイン領域は、前記半導体本体層の中間領域により前記ソース領域から離間され、
前記電界軽減構造は、前記ソース領域と前記ドレイン領域との間にある前記半導体本体層の前記中間領域であり、前記中間領域が補償される、請求項４に記載の絶縁ゲートトラジスタ。 - 前記ドレイン電極は前記半導体本体層のドレイン領域に接続され、前記ドレイン領域は、前記半導体本体層の中間領域により前記ソース領域から離間され、
前記電界軽減構造は、前記中間領域の少なくとも一部にわたって横方向に延出する前記ソース電極の延在部を有し、電界軽減絶縁層によって前記中間領域の前記一部から離間される、請求項４に記載の絶縁ゲートトラジスタ。 - 前記ドレイン電極は前記半導体本体層のドレイン領域に接続され、前記ドレイン領域は、前記半導体本体層の中間領域により前記ソース領域から離間され、
前記ドレイン領域と前記ソース領域との間にある前記中間領域の横方向延在範囲が５マイクロメートル未満である、請求項１乃至６のいずれかに記載の絶縁ゲートトランジスタ。 - 前記ドレインへと向かう前記ゲート電極の横方向延在部は、その全体が前記ソース電極と重なり合っている、請求項１乃至７のいずれかに記載の絶縁ゲートトランジスタ。
- 一対のドレイン電極と、前記ソース領域の横方向両側にある前記半導体本体層の対応するドレイン領域とを備える、請求項１乃至８のいずれかに記載の絶縁ゲートトランジスタ。
- 前記電位バリアは、所定の電荷キャリア型に対して前記半導体本体層の半導体のバンドギャップの０．２５〜０．７５倍となるバリア電位を有する、請求項１乃至９のいずれかに記載の絶縁ゲートトランジスタ。
- 前記半導体本体層は、堆積された半導体材料から成る薄膜である、請求項１乃至１０のいずれかに記載の絶縁ゲートトランジスタ。
- 前記半導体本体層がアモルファスシリコンから成る、請求項１乃至１１のいずれかに記載の絶縁ゲートトランジスタ。
- 前記半導体本体層がポリシリコンから成る、請求項１乃至１１のいずれかに記載の絶縁ゲートトランジスタ。
- 前記半導体本体層が有機半導体から成る、請求項１乃至１１のいずれかに記載の絶縁ゲートトランジスタ。
- 基板と、
前記基板上に配設された複数個の、請求項１乃至１４のいずれかに記載の絶縁ゲートトランジスタと、
を備えるトランジスタ構造。 - ｎ型及びｐ型の両方の、請求項１乃至１４のいずれかに記載の絶縁ゲートトランジスタを有する、請求項１５に記載のトランジスタ構造。
- ｐ型及びｎ型のトランジスタのバリアの下には、ｐ型トランジスタの正孔に対して有効バリア高さを引き上げ、且つｎ型トランジスタの電子に対して有効バリア高さを下げるドナー不純物から成る浅い注入物が存在する、請求項１６に記載のトランジスタ構造。
- 請求項１に記載の絶縁ゲートトランジスタを使用する方法であって、
前記ソース、ゲート及びドレイン電極間に電圧を印加することにより、前記ゲート電極の領域で前記半導体本体層の前記ソース領域の全体をほぼ空乏化するとともに、前記所定のキャリア型のキャリアを、前記ソース電極により前記バリア及び空乏化された前記ソース領域を横切って前記ドレイン領域へと放出させた後、前記ドレイン電極へと移動させることを含む方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0218302A GB0218302D0 (en) | 2002-08-07 | 2002-08-07 | Transistor |
| GB0315819A GB0315819D0 (en) | 2002-08-07 | 2003-07-07 | Transistor |
| PCT/IB2003/003352 WO2004015780A1 (en) | 2002-08-07 | 2003-07-29 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005535139A JP2005535139A (ja) | 2005-11-17 |
| JP4679146B2 true JP4679146B2 (ja) | 2011-04-27 |
Family
ID=31716918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004527180A Expired - Fee Related JP4679146B2 (ja) | 2002-08-07 | 2003-07-29 | 電界効果トランジスタ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7763938B2 (ja) |
| EP (1) | EP1532687B1 (ja) |
| JP (1) | JP4679146B2 (ja) |
| KR (1) | KR20050061446A (ja) |
| CN (1) | CN100385677C (ja) |
| AU (1) | AU2003249439A1 (ja) |
| WO (1) | WO2004015780A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI328805B (en) | 2003-03-13 | 2010-08-11 | Lg Electronics Inc | Write-once recording medium and defective area management method and apparatus for write-once recording medium |
| JP2007505432A (ja) | 2003-09-08 | 2007-03-08 | エルジー エレクトロニクス インコーポレーテッド | 追記型光ディスク、並びにその上に管理情報を記録するための方法及び装置 |
| DE102005042827A1 (de) * | 2005-09-09 | 2007-03-22 | Atmel Germany Gmbh | Hochvolt-Feldeffekttransistor und Verfahren zur Herstellung eines Hochvolt-Feldeffekttransistors |
| WO2007042957A2 (en) | 2005-10-12 | 2007-04-19 | Koninklijke Philips Electronics N.V. | Transistor control circuits and control methods, and active matrix display devices using the same |
| CN101490849B (zh) | 2006-07-13 | 2012-08-08 | 国立大学法人东北大学 | 晶体管及半导体器件 |
| JP5477750B2 (ja) | 2008-06-24 | 2014-04-23 | 国立大学法人九州工業大学 | 有機電界効果型トランジスタ |
| BR112012022290A2 (pt) * | 2010-03-04 | 2018-05-15 | Univ Florida | dispositivo semicondutores incluindo uma camada de fonte de percolação eletricamente e métodos de fabricação dos mesmos. |
| CN102723367B (zh) * | 2012-06-29 | 2015-02-11 | 昆山工研院新型平板显示技术中心有限公司 | 一种氧化物半导体薄膜晶体管 |
| CN104769661B (zh) | 2012-11-05 | 2017-07-18 | 佛罗里达大学研究基金会有限公司 | 显示器中的亮度补偿 |
| EP2811525B1 (en) * | 2013-03-14 | 2019-02-13 | Karlsruher Institut für Technologie | Electrochemically-gated field-effect transistor, method for its manufacture, its use, and electronics comprising said field- effect transistor |
| US9543290B2 (en) | 2014-01-23 | 2017-01-10 | International Business Machines Corporation | Normally-off junction field-effect transistors and application to complementary circuits |
| DE102015102055A1 (de) * | 2015-01-16 | 2016-07-21 | Infineon Technologies Ag | Verfahren zum Bearbeiten einer Halbleiteroberfläche |
| CN108630677B (zh) * | 2017-03-17 | 2022-03-08 | 智瑞佳（苏州）半导体科技有限公司 | 一种功率器件版图结构及制作方法 |
| GB2571351A (en) * | 2018-02-27 | 2019-08-28 | Univ Manchester | Device and method |
| GB201819570D0 (en) | 2018-11-30 | 2019-01-16 | Univ Surrey | Multiple-gate transistor |
| US11088078B2 (en) * | 2019-05-22 | 2021-08-10 | Nanya Technology Corporation | Semiconductor device and method for manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| JPH08116060A (ja) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | 電界効果トランジスタ |
| JP2002050770A (ja) * | 2000-06-15 | 2002-02-15 | Se Bin | サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249190A (en) * | 1979-07-05 | 1981-02-03 | Bell Telephone Laboratories, Incorporated | Floating gate vertical FET |
| US4546375A (en) * | 1982-06-24 | 1985-10-08 | Rca Corporation | Vertical IGFET with internal gate and method for making same |
| CA1267965A (en) * | 1985-07-26 | 1990-04-17 | Wolodymyr Czubatyj | Double injection field effect transistors |
| DE69121629T2 (de) * | 1990-04-27 | 1997-02-13 | Nec Corp | Dünnfilmtransistor mit Schottky-Sperrschicht |
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5497019A (en) * | 1994-09-22 | 1996-03-05 | The Aerospace Corporation | Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods |
| WO2000014809A1 (fr) * | 1998-09-09 | 2000-03-16 | Hitachi, Ltd. | Transistor d'induction statique, procede de fabrication correspondant, et onduleur |
| US7023030B2 (en) * | 1999-02-24 | 2006-04-04 | Quantum Semiconductor, Llc | Misfet |
| GB0017471D0 (en) * | 2000-07-18 | 2000-08-30 | Koninkl Philips Electronics Nv | Thin film transistors and their manufacture |
| KR100948139B1 (ko) * | 2003-04-09 | 2010-03-18 | 페어차일드코리아반도체 주식회사 | 높은 브레이크다운 전압 및 낮은 온 저항을 위한 다중전류 이동 경로를 갖는 수평형 이중-확산 모스 트랜지스터 |
| US7242041B2 (en) * | 2003-09-22 | 2007-07-10 | Lucent Technologies Inc. | Field-effect transistors with weakly coupled layered inorganic semiconductors |
| US7420247B2 (en) * | 2005-08-12 | 2008-09-02 | Cicion Semiconductor Device Corp. | Power LDMOS transistor |
-
2003
- 2003-07-29 US US10/523,727 patent/US7763938B2/en active Active
- 2003-07-29 EP EP03784368A patent/EP1532687B1/en not_active Expired - Lifetime
- 2003-07-29 WO PCT/IB2003/003352 patent/WO2004015780A1/en active Application Filing
- 2003-07-29 JP JP2004527180A patent/JP4679146B2/ja not_active Expired - Fee Related
- 2003-07-29 KR KR1020057002054A patent/KR20050061446A/ko not_active Application Discontinuation
- 2003-07-29 AU AU2003249439A patent/AU2003249439A1/en not_active Abandoned
- 2003-07-29 CN CNB038189860A patent/CN100385677C/zh not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04226081A (ja) * | 1990-04-27 | 1992-08-14 | Nec Corp | 半導体装置 |
| JPH08116060A (ja) * | 1994-10-18 | 1996-05-07 | Furontetsuku:Kk | 電界効果トランジスタ |
| JP2002050770A (ja) * | 2000-06-15 | 2002-02-15 | Se Bin | サブゲート及びショットキーソース／ドレインを備えた薄膜トランジスタ並びにその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1532687A1 (en) | 2005-05-25 |
| WO2004015780A1 (en) | 2004-02-19 |
| KR20050061446A (ko) | 2005-06-22 |
| EP1532687B1 (en) | 2012-02-01 |
| AU2003249439A8 (en) | 2004-02-25 |
| CN100385677C (zh) | 2008-04-30 |
| AU2003249439A1 (en) | 2004-02-25 |
| US20070131975A1 (en) | 2007-06-14 |
| JP2005535139A (ja) | 2005-11-17 |
| US7763938B2 (en) | 2010-07-27 |
| CN1675772A (zh) | 2005-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI383497B (zh) | 具有雙閘極之絕緣閘雙極性電晶體 | |
| JP4679146B2 (ja) | 電界効果トランジスタ | |
| US7839209B2 (en) | Tunnel field effect transistor | |
| US20110012125A1 (en) | Thin film transistor and active matrix display | |
| EP2362422A2 (en) | Vertical power semiconductor device and method of making the same | |
| KR101465256B1 (ko) | 반도체 장치, 반도체 장치의 제조 방법, 및 전기 광학 장치 | |
| CN106449763B (zh) | 一种薄膜晶体管及制造方法和显示器面板 | |
| EP0854519B1 (en) | SOI MOS field effect transistor | |
| Sporea et al. | Field plate optimization in low-power high-gain source-gated transistors | |
| JP2008141091A (ja) | 半導体装置および電気光学装置 | |
| US5886384A (en) | Semiconductor component with linear current to voltage characteristics | |
| KR100542963B1 (ko) | 전계 효과 트랜지스터 | |
| Shannon et al. | Source-gated transistors in hydrogenated amorphous silicon | |
| US7732282B2 (en) | Transistor of the I-MOS type comprising two independent gates and method of using such a transistor | |
| JPH07120799B2 (ja) | 半導体装置 | |
| JP3643025B2 (ja) | アクティブマトリクス型表示装置およびその製造方法 | |
| GB2460395A (en) | Thin film transistor and active matrix display | |
| US7625787B2 (en) | Thin silicon-on-insulator high voltage transistor with body ground | |
| EP0283878A1 (en) | Field effect transistor | |
| US6780722B2 (en) | Field effect transistor on insulating layer and manufacturing method | |
| KR102583088B1 (ko) | 터널링 전계 효과 트랜지스터 | |
| GB2459666A (en) | Thin film transistor with low leakage current | |
| CN101286530B (zh) | 多晶硅薄膜晶体管 | |
| JPH0851198A (ja) | 半導体装置 | |
| TW200408127A (en) | Transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060727 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070424 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100824 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110104 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110201 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4679146 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |