KR20000042390A - 씨모스 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 서로 다른 전도형의 게이트 전극을 갖으며 두 게이트 전극이 접하는 PMOS 및 NMOS 트랜지스터로 이루어지는 CMOS 트랜지스터에서, 두 게이트 전극의 접함으로 인하여 발생하는 PN 접합 문제와 게이트 전극 내에 도핑된 불순물의 확산을 효과적으로 방지할 수 있는 CMOS 트랜지스터 제조 방법에 관한 것으로, 본 발명은 NMOS의 n+게이트 전극과 PMOS의 p+게이트 전극의 패턴 형성시 두 게이트 전극을 완전히 분리시킨 후 열처리 공정을 진행하고, 이후 금속 콘택 형성시 콘택을 통해 n+게이트 전극과 p+게이트 전극을 연결하는데 그 특징이 있다. n+게이트 전극과 p+게이트 전극이 완전히 분리된 상태에서 열처리 공정을 실시하므로 도펀트(dopant)가 반대 도전형의 게이트 전극으로 확산되는 것을 효과적으로 방지할 수 있을 뿐만 아니라 금속 콘택을 이용하여 n+게이트 전극과 p+게이트 전극을 연결하므로 PN 접합에 따른 문제를 근본적으로 해결할 수 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 이중 폴리 게이트(dual poly gate) 구조를 갖는 CMOS 트랜지스터의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자에서 NMOS 트랜지스터와 PMOS 트랜지스터를 형성 할 때 게이트 전극에 도핑된 불순물의 전도형에 따라 트랜지스터의 특성이 큰 차이를 보이게 된다. NMOS, PMOS 모두 N+게이트 전극을 사용할 경우 NMOS는 게이트 전극 바로 밑에 채널(channel) 즉 표면 채널(surface channel)이 형성되는데, 비해 PMOS는 게이트 전극에서 조금 떨어진 곳에 매몰 채널(buried channel)이 형성되어 게이트 전극에 의한 채널의 조절 능력이 떨어지게 된다. 따라서, 매몰 채널이 형성된 PMOS에서는 누설전류가 커지는 문제가 있고 이를 위해서는 NMOS에 비해 PMOS의 게이트 전극을 길게 형성하여야 한다. NMOS, PMOS의 채널을 모두 표면(surface)에 형성하기 위해서는 NMOS 게이트 전극은 N+전도형으로, PMOS 게이트 전극은 P+전도형으로 형성하여야 한다. 이럴 때, PMOS도 NMOS와 마찬가지로 표면에 채널이 형성되어 게이트 전극의 길이를 증가시키지 않을 수 있어 작은 크기의 소자를 형성할 수 있다.
한편, 도1에 도시한 바와 같이 NMOS와 PMOS의 게이트 전극을 각각 서로 다른 도전형으로 형성하였을 때 발생하는 문제로는 p+게이트 전극(15A)과 n+게이트 전극(15B) 사이에 생기는 PN 접합(junction)이 있다. 이는 p+에서 n+로 전하가 이동할 때 전압 강하를 일으켜 소자의 동작에 바람직하지 못한 결과를 가져온다.
이 경우, 도2에 도시한 바와 같이 폴리실리콘막으로 형성된 NMOS 및 PMOS 트랜지스터의 게이트 전극 상에 WSi2등과 같은 실리사이드층(silicide layer)(16)을 형성하면 PN 접합을 통하지 않고 실리사이드층(16)을 통해 전류가 흐름에 따라 PN 접합 문제를 해결할 수 있다.
그러나, 전술한 바와 같이 실리사이드층을 사용할 때는 p+게이트 전극(15A) 내에 주입된 붕소(B)이온이 후속 열처리(thermal process)에 의해 n+게이트 전극(15B)에까지 확산되어 n+게이트 전극(15B)의 특성을 변화시키고 결국은 NMOS 트랜지스터의 특성변화를 유발하는 것이다.
또한, 텅스텐 실리사이드층을 형성할 경우에는 다음의 반응식1과 같은 과정에서 발생한 불소(F) 이온이 게이트 산화막(14)까지 확산되어 트랜지스터의 특성을 변화시킨다.
도1 및 도2에서 미설명 도면부호 '10'은 반도체 기판, '11'은 n-웰, '12'는 p-웰, '13'은 소자분리막을 각각 나타낸다.
[반응식]
WF6+ 2SiH4→ WSi2+ 6HF + H2
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 서로 다른 전도형의 게이트 전극을 갖으며 두 게이트 전극이 접하는 PMOS 및 NMOS 트랜지스터로 이루어지는 CMOS 트랜지스터에서, 두 게이트 전극의 접함으로 인하여 발생하는 PN 접합 문제와 게이트 전극 내에 도핑된 불순물의 확산을 효과적으로 방지할 수 있는 CMOS 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
도1 및 도2는 종래 기술에 따라 형성된 CMOS 트랜지스터의 단면도,
도3a 내지 도3j는 본 발명의 일실시예에 따른 CMOS 트랜지스터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
24: 게이트 산화막 25: 폴리실리콘막
25A: n+게이트 전극 25B: p+게이트 전극
26: 질화막 스페이서 27: 질화막
28: 산화막 29: 금속막
29A: 금속배선 29B: 금속콘택
상기와 같은 목적을 달성하기 위한 본 발명은 웰(well) 형성 공정 및 소자분리막 형성 공정이 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 제1 단계; 제1 도전형 모스 트랜지스터(MOS transistor)의 제1 도전형 게이트 전극을 형성하기 위하여, 제1 도전형 모스 트랜지스터 영역의 상기 폴리실리콘막 내에 제1 도전형 불순물을 이온주입하는 제2 단계; 제2 도전형 모스 트랜지스터의 제2 도전형 게이트 전극을 형성하기 위하여 제2 도전형 모스 트랜지스터 영역의 상기 폴리실리콘막 내에 제2 도전형 불순물을 이온주입하는 제3 단계; 상기 폴리실리콘막을 선택적으로 식각하여 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극을 분리시키는 제4 단계; 이온주입을 실시하여 제1 도전형 모스 트랜지스터 및 제2 도전형 모스 트랜지스터 각각의 소오스 및 드레인을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 절연막을 형성하는 제6 단계; 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극 사이에 형성된 절연막을 선택적으로 식각하여 이웃하는 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극 각각의 측벽을 노출시키는 제7 단계; 및 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극을 연결하는 전도막 콘택(contact)을 형성하는 제8 단계를 포함하는 CMOS 트랜지스터 제조 방법을 제공한다.
본 발명은 NMOS의 n+게이트 전극과 PMOS의 p+게이트 전극의 패턴 형성시 두 게이트 전극을 완전히 분리시킨 후 열처리 공정을 진행하고, 이후 금속 콘택 형성시 콘택을 통해 n+게이트 전극과 p+게이트 전극을 연결하는데 그 특징이 있다.
n+게이트 전극과 p+게이트 전극이 완전히 분리된 상태에서 열처리 공정을 실시하므로 도펀트(dopant)가 반대 도전형의 게이트 전극으로 확산되는 것을 효과적으로 방지할 수 있을 뿐만 아니라 금속 콘택을 이용하여 n+게이트 전극과 p+게이트 전극을 연결하므로 PN 접합에 따른 문제를 근본적으로 해결할 수 있다.
이하, 첨부된 도면 도3a 내지 도3j를 참조하여 본 발명의 일실시예에 따른 CMOS 트랜지스터 제조 방법을 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 n-웰(21) 및 p-웰(22) 그리고, 소자분리막(23) 형성 공정이 완료된 실리콘 기판(20) 상에 게이트 산화막(24) 및 폴리실리콘막(25)을 형성한다.
다음으로, 도3b에 도시한 바와 같이 PMOS 트랜지스터 영역 상에 제1 이온주입마스크(PR1)를 형성하고 n+이온주입공정을 실시한 다음, 도3c에 도시한 바와 같이 제1 이온주입마스크(PR1)를 제거하고, NMOS 트랜지스터 영역 상에 제2 이온주입마스크(PR2)를 형성하고 p+이온주입공정을 실시한다.
다음으로, 도3d에 도시한 바와 같이 제2 이온주입마스크(PR1)를 제거하고, 폴리실리콘막(25)을 선택적으로 식각하여NMOS 트랜지스터의 n+게이트 전극(25A)과 PMOS 트랜지스터의 p+게이트 전극(25B)을 분리시킨다.
다음으로, 도3e에 도시한 바와 같이 전체 구조 상에 질화막을 형성하고 전면식각하여 n+게이트 전극(25A)과 p+게이트 전극(25B) 측벽에 질화막 스페이서(26)를 형성한 후, 이온주입을 실시하여 n+소오스/드레인(도시하지 않음) 및 p+소오스/드레인(도시하지 않음)을 형성한다.
다음으로, 도3f에 도시한 바와 같이 식각정지막인 질화막(27) 및 층간절연을 위한 산화막(28)을 차례로 형성한다.
다음으로, 도3g에 도시한 바와 같이 산화막(28)을 선택적으로 식각하여 n+게이트 전극(25A)과 p+게이트 전극(25B) 사이의 질화막(27)을 노출시킨다.
다음으로, 도3h에 도시한 바와 같이 n+게이트 전극(25A)과 p+게이트 전극(25B) 사이의 질화막(27) 및 질화막 스페이서(26)를 제거한다. 이때, 질화막(27) 및 질화막 스페이서(26)가 산화막으로 형성된 경우에는 식각시 소자분리막(23)이 손상되기 때문에 질화막(27) 또는 질화막 스페이서(26)는 식각정지를 위하여 질화막으로 형성되었다.
다음으로, 도3i에 도시한 바와 같이 전체 구조 상에 금속막(29)을 형성한다.
다음으로, 도3j에 도시한 바와 같이 금속막(29)을 패터닝하여 금속배선(29A)을 형성하는 과정에서 n+게이트 전극(25A)과 p+게이트 전극(25B)을 연결하는 금속콘택(29B)을 함께 형성한다. 이때, n+게이트 전극(25A)과 p+게이트 전극(25B)을 연결하는 금속콘택(29B)은 두 게이트 전극 사이의 공간에 금속막이 매립되는 형태로 형성되므로, 금속콘택(29B)을 정의하는 별도의 마스크 패턴은 필요하지 않다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 이중 폴리게이트(dual poly gate)로 구성된 CMOS 트랜지스터에서 문제가 되는 PN 접합 문제를 금속콘택으로 제거할 수 있으며, 도펀트(dopant)의 확산에 의한 문제는 게이트를 분리시킴으로써 해결할 수 있다. 따라서, NMOS, PMOS 모두 표면 채널 트랜지스터로 만들 수 있어서 트랜지스터 크기를 줄일 수 있으며 열처리 공정에 의한 트랜지스터의 특성열화를 방지할 수 있다.
Claims (3)
- CMOS 트랜지스터 제조 방법에 있어서,웰(well) 형성 공정 및 소자분리막 형성 공정이 완료된 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 제1 단계;제1 도전형 모스 트랜지스터(MOS transistor)의 제1 도전형 게이트 전극을 형성하기 위하여, 제1 도전형 모스 트랜지스터 영역의 상기 폴리실리콘막 내에 제1 도전형 불순물을 이온주입하는 제2 단계;제2 도전형 모스 트랜지스터의 제2 도전형 게이트 전극을 형성하기 위하여 제2 도전형 모스 트랜지스터 영역의 상기 폴리실리콘막 내에 제2 도전형 불순물을 이온주입하는 제3 단계;상기 폴리실리콘막을 선택적으로 식각하여 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극을 분리시키는 제4 단계;이온주입을 실시하여 제1 도전형 모스 트랜지스터 및 제2 도전형 모스 트랜지스터 각각의 소오스 및 드레인을 형성하는 제5 단계;상기 제5 단계가 완료된 전체 구조 상에 절연막을 형성하는 제6 단계;상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극 사이에 형성된 절연막을 선택적으로 식각하여 이웃하는 상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극 각각의 측벽을 노출시키는 제7 단계; 및상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극을 연결하는 전도막 콘택(contact)을 형성하는 제8 단계를 포함하는 CMOS 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제4 단계 후,상기 제1 도전형 게이트 전극과 상기 제2 도전형 게이트 전극의 측벽에 절연막 스페이서를 형성하는 제9 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제8 단계는,상기 제7 단계가 완료된 전체 구조 상에 금속막을 형성하는 단계;상기 금속막을 패터닝하여 금속배선을 형성함과 동시에 상기 전도막 콘택을 형성하는 것을 특징으로 하는 CMOS 트랜지스터 제조 방법.
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