KR100424744B1 - 집적cmos회로제조방법 - Google Patents

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Abstract

이중 일함수 CMOS 회로의 제조시, 폴리실리콘층은 게이트 평면을 형성하기 위하여 형성되며, 이 폴리실리콘층의 평균 그레인 직경은 측면 도펀트 확산을 억제하기 위하여 게이트 평면의 최소 넓이보다 크다. 특히, 그 폭이 상기 평균 그레인 직경보다 작은 압축부가 게이트 평면에서 형성된다.

Description

집적 ＣＭＯＳ회로 제조방법{PROCESS FOR MANUFACTURING AN INTEGRATED ＣＭＯＳ CIRCUIT}
n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터는 CMOS 논리회로, 예를 들어 인버터에 사용된다. p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터 사이의 전기적 접속은 층을 구조화함으로써 형성되며 게이트 전극 및 상기 게이트 전극사이의 접속 소자를 포함하는 게이트 평면에서 자주 실현된다. 게이트 전극과 상기 게이트 전극 사이의 접속 소자가 연속적인 게이트 라인으로써 실현되는 경우가 종종 이용된다. 5볼트의 공급전압으로 동작되는 CMOS 회로에서는, 게이트 평면이 보통 n+-도핑된 폴리실리콘 또는 폴리사이드에 의해 형성된다.
3볼트 이하의 공급전압으로 동작되는 저전압/저전력 CMOS 회로에서, MOS 트랜지스터는 낮은 누설 전류에 관련하여｜Vth｜<0.5볼트의 쓰레숄드 전압을 갖도록 최적화된다. MOS 트랜지스터의 채널 단락 현상에 따른 고도의 요구조건은 최적화된 게이트 일함수를 사용하는 이중 일함수 게이트 기술에 의해 해결된다. 이중 일함수 게이트 기술은 n-채널 MOS 트랜지스터의 게이트 전극이 n+도핑되고 p-채널 MOS 트랜지스터의 게이트 전극이 p+도핑되도록 한다. n-채널 MOS 트랜지스터 및 p-채널MOS 트랜지스터에 대한 게이트 전극의 이러한 상이한 도핑으로 인해, 다르게 도핑된 게이트 전극(예를 들어, L.C. Parrillo, IEDM'85, p.398 참조)을 접속하는 연속적인 게이트 라인을 가진 게이트 평면의 경우에는 측방으로의 도펀트 확산의 위험이 존재한다.
예를 들어 쓰레숄드(Vth) 전압과 같은 MOS 트랜지스터의 전기적 특성은 게이트 도핑에 따라 좌우된다. 측방 도펀트 확산은 게이트 도핑을 변화시켜서 바람직하지 않은 제어불가능한 파라미터 변환을 유발한다. 극단적인 경우에는 게이트 전극의 역도핑이 발생하여 소자의 결함이 생길 수 있다. 더욱이, n+-도핑된 게이트 전극 및 p+-도핑된 게이트 전극 사이의 접속부에는 공간 전하 영역이 형성되기 때문에, 낮은 벌크 저항과 관련하여, n+-도핑된 영역과 p+-도핑된 영역이 서로 직접 인접하는 것이 필요하다.
이중 일함수 게이트 기술을 사용하여 측방 도펀트 확산을 억제하기 위하여, 게이트 평면에서 다르게 도핑된 게이트 전극 사이에 폴리실리콘으로 이루어진 임의의 연속적인 접속부를 사용하지 않는 것이 제안되었다(예를 들어, D.C.H. Yu 등, Int. J. High Speed Electronics and Systems, vol, 5, p. 135, 1994 참조). 대신에, 폴리실리콘으로 구성된 게이트 라인은 예를 들어 알루미늄으로 구성된 금속 브리지를 통해 인터럽트되고 전기적으로 전도성 있게 접속된다. 선택적으로, 게이트 라인의 인터럽트 후에, 적절한 금속 도체(TiN, W WSi2)가 증착되어 구조화된다. 이방법은 복잡하며, 임의의 경우에 콘택 제조 및 금속화를 위해 추가 공간을 필요로 한다.
또한, 이중 일함수 게이트 기술을 이용하여 동일한 도펀트를 주입함으로써 평면형 소오스/드레인 영역 및 대응되게 도핑된 게이트 전극을 형성하는 것이 제안되었다(C. Y. Wong 등, IEDM '88. p.238 참조). 이를 위하여, 주입은 게이트 전극을 구조화하기 이전에 실행된다. 평면형 소오스/드레인 영역과 관련하여 주입 도우즈 및 열부하의 경우에는 제한된다. 그러나, 이것은 예를 들어 게이트 전극에서의 도펀트 활성화 동안 그리고 평탄화 리플로우 동안 폭이좁은 프로세스 윈도우를 야기한다.
본 발명은 측방 도펀트 확산이 억제되고 공지된 방법에 비교하여 감소된 프로세스로 실행될 수 있는 이중 일함수 게이트 기술을 사용하는 집적화된 CMOS 회로 제조 방법에서 나타나는 문제점에 기초한다.
이러한 문제점은 청구범위 제 1항에 기재된 본 발명의 방법에 의해 해결된다. 더욱이, 본 발명의 다른 장점은 종속 청구항에 따른다.
본 발명에 따른 방법에 있어서, 폴리실리콘층의 평균 그레인 직경이 게이트 평면의 최소 넓이보다 큰 그레인 크기를 가진 폴리실리콘층이 게이트 평면을 형성하기 위하여 제조된다. 본 발명은 주로 게이트 평면에서의 측방 도펀트 확산이 다결정성 실리콘의 입계 확산에 의해 야기되는 사상을 이용한다. 이러한 입계 확산은 매우 빠르다. 예를 들어, 단결정성 실리콘에서의 붕소 확산은 다결정성 실리콘의 실리콘 입계를 따른 것보다 100 내지 1000배 작다.
게이트 평면의 최소 치수보다 큰 평균 그레인 직경을 가진 폴리실리콘층을 사용함으로써, 폴리실리콘층의 최소 치수의 범위 내에 있는 입계 밀도는 본 발명에 따른 방법에 의해 크게 감소된다. 이러한 영역에서, 확산은 단결정성 실리콘의 확산속도와 유사한 확산 속도로 실리콘 그레인 내에서만 발생한다. 폴리실리콘층은 예를 들어 S. Takenaka 등, SSDM '90, p. 955에 개시된 바와 같이 비정질 실리콘층을 증착한 다음 고체상 결정화에 의해 바람직하게 형성된다. 최소 치수는 예를 들어 2개의 게이트 전극 사이의 접속부의 웨브 폭일 수 있다.
측방 도펀트 확산의 억제와 관련한 추가의 개선점은 게이트 평면의 디자인 측정에 의해 얻어진다. 폴리실리콘층이 구조화될 때, n-채널 및 p-채널 MOS 트랜지스터의 게이트 전극 사이의 접속부에서 압축이 발생한다. 압축 영역에 있어서 접속부 폭은 압축 영역 외측 보다 작으며 폴리실리콘층의 평균 그레인 직경보다 작다. n+-도핑된 폴리실리콘이 p+-도핑된 폴리실리콘과 인접해 있는 영역에서 발생되는 압축이 바람직하다.
본 발명은 실리콘 그레인에서의 확산이 단결정성 실리콘에서의 확산에 대응하는 방식에서 발생하여 입계를 통한 확산과 비교해 볼 때 크기가 감소되는 사실을 이용한다. 폴리실리콘층의 평균 그레인 크기가 게이트 평면에서의 최소 치수보다 크기 때문에, 확산은 가장 작은 치수의 위치에 있는 실리콘 그레인에서만 발생할 수 있으며, 이는 입계가 없기 때문이다.
집적화된 CMOS 회로는 적어도 CMOS 회로의 영역에서 단결정성 실리콘을 포함하는 반도체 기판에서 실현되는 것이 바람직하다. 이 경우에, 반도체 기판은 단결정성 실리콘 웨이퍼 또는 SIO 기판의 단결정성 실리콘층 중 하나일 수 있다.
n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터에 대한 활성 영역을 한정하는 절연 구조가 반도체 기판내에 형성된다. 이들 절연 구조는 통상적인 논리 프로세스와 관련된 LOCOS 방법을 사용하여 형성된다. 그러나, 절연 구조는 예를 들어 절연 재료로 충전된 트렌치에 의해 상이한 방식으로 형성될 수도 있다.
n-채널 MOS 트랜지스터를 수용하는 활성 영역내 p-도핑된 웰 및 p-채널 MOS 트랜지스터를 수용하는 활성 영역내에 N-도핑된 웰을 형성하는 것은 본 발명의 범위 내에 있다.
본 발명은 첨부된 도면을 참조로 하여 이하에서 더 상세히 설명될 것이다.
도 1은 도핑된 웰을 형성한 다음 n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터에 대한 활성 영역을 한정하는 절연 구조를 갖춘 기판을 나타낸 도면.
도 2는 게이트 산화물을 형성하고 비정질 실리콘층을 증착한 다음의 기판을 나타낸 도면.
도 3은 비정질 실리콘층의 결정화에 의해 폴리실리콘층을 형성한 다음의 기판을 나타낸 도면.
도 4는 폴리실리콘층을 구조화함으로써 게이트 평면을 형성한 다음의 기판을 나타내는 도면. V-V, VI-VI, VII-VII, IX-IX 및 XI-XI는 도 5, 도 6, 도 7, 도 9 및 도 11에 기술되는 반도체 기판의 단면을 각각 나타낸다. VIII-VIII, X-X 및XII-XII는 도 8, 도 10 및 도 12에 기술되는 단면을 각각 나타낸다.
도 5는 폴리실리콘층 및 게이트 산화물을 구조화한 다음의 반도체 기판 단면도.
도 6은 스페이서를 형성하고 재산화한 다음의 반도체 기판에 대한 단면도.
도 7 및 도 8은 p-이온 주입을 한 다음의 반도체 기판에 대한 상호 수직 단면도.
도 9 및 도 10은 n-이온 주입을 한 다음의 반도체 기판에 대한 상호 수직 단면도.
도 11 및 도 12는 n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터를 완성한 다음의 반도체 기판에 대한 상호 수직 단면도.
단결정성 실리콘으로 만들어진 기판(1)에는 p-채널 MOS 트랜지스터용 활성 영역(4a) 및 n-채널 MOS 트랜지스터용 활성영역(4b)을 한정하는 필드 산화물 영역(2)이 예를 들어 LOCOS 방법을 사용하여 형성된다(도 1에 도시됨). n-도핑된 웰(3a)은 p-채널 MOS 트랜지스터에 대한 활성영역(4a)내에 형성된다. p-도핑된 웰(3b)은 n-채널 MOS 트랜지스터에 대한 활성영역(4b)내에 형성된다. 필드 산화물 영역(2) 및 웰(3a, 3b)은 CMOS 기술의 통상적인 프로세스 단계에 따라 형성된다. n-도핑된 웰(3a)에 1×1017P/cm3의 도펀트 농도가 설정되며, p-도핑된 웰(3b)에 1×1017B/cm3의 도펀트 농도가 설정된다.
게이트 산화물(5)은 예를 들어 900℃에서 열산화에 의해 3 내지 10nm 두께로 성장된다(도 2에 도시됨). 비정질 실리콘층(6a)은 전체 영역 전반에 걸쳐 증착된다. 비결정질 실리콘층(6a)은 디실란(Si2H6)을 사용하여 바람직하게 0.1-10torr의 범위에서 500℃ 이하의 온도로 저온 증착법을 사용하여 증착된다. 이러한 저온 증착 프로세스는 비결정질 실리콘층(6a)이 개선된 결정화 특성을 나타내어 SiH4프로세스를 능가하는 비해 장점을 가진다. 비정질 실리콘층(6a)은 도핑되지 않거나 또는 5×1019cm-3이하의 저농도 도펀트 농도로 50 내지 500nm 층 두께로 형성된다.
비정질 실리콘층(6a)은 차후 바람직하게 600℃ 내지 800℃의 저온에서의 결정화에 의해 폴리실리콘층(6b)으로 변환된다(도 3에 도시됨). 다결정 실리콘층(6b)은 바람직하게 200nm 이상의 평균 그레인 크기<L>를 가진 큰 그레인 폴리실리콘으로 이루어진다. 평균 그레인 크기<L>는 열처리 조건, 즉 결정화의 온도 및 기간에 의해 설정될 수 있다. 다음 열처리 조건, 즉 8시간 동안 600℃에서는 수 ㎛의 평균 그레인 크기를 얻는 것이 가능하다. 폴리실리콘층(6b)은 포토리소그라피 방식으로 형성된 마스크 및 에칭 기술, 예를 들어 HBr/Cl2가스를 사용하는 이방성 에칭에 의해 구조화된다. p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터를 위한 비도핑 게이트 전극(7)외에 2개의 게이트 전극(7) 사이의 접속부(70)를 포함하는 게이트 평면(6c)은 전술한 프로세스로 형성된다. 접속부(70)는 접속부(70)의 폭이 감소되는 압축부(89)를 포함한다. 폭(8)은 예를 들어 압축부(89)의 영역에서 250nm이며, 압축부(89)의 폭은 압축부(89)의 외부에서 게이트 전극(7)의폭(7a, 7b)과 일치하며, 상기 게이트 전극(7)의 폭(7a, 7b)은 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 게이트 전극 길이와 각각 동일하다(도 4에 도시됨).
압축부(89)의 폭(8)은 평균 그레인 크기<L>보다 작게, 바람직하게는 상당히 작게 설정된다. 다른 한편으로, 압축부(89)의 길이(9)는 폴리실리콘의 평균 그레인 크기<L>보다 크도록 설정된다. 측방 도펀트 확산은 실질적으로 압축부(89)의 범위에서의 실리콘 그레인에서만 발생한다. 압축부(89)의 폭(8)과 길이(9)는 폴리실리콘 그레인 크기, 열적 예산 뿐만 아니라 디자인 및 리소그라피와 관련한 경계 조건에 따라 설정된다. 400nm의 평균 그레인 크기<L>에서, 예를 들어 폭(8)은 250nm이며, 길이(9)는 800nm이며, 게이트 길이(7a, 7b)는 1㎛이다.
비도핑 게이트 전극(7)은 SiO2층의 등각(conformal) 증착 및 CHF3/Ar를 사용하는 SiO2층의 후방 이방성 에칭에 의해 SiO2스페이서(10)가 제공된다. 예를 들어, 900℃에서의 열산화에 의해 노출된 실리콘 표면상에 열산화층(11)이 형성된다(도 6참조).
n-채널 MOS 트랜지스터에 대한 활성영역(4b)을 덮는 포토레지스트 마스크(12)가 포토리소그라피 프로세스 단계에 의해 차후 형성된다(도 7 참조). 이 경우에, 포토레지스트 마스크(12)는 인접한 필드 산화물 영역(2)까지 도달한다. 포토레지스트 마스크(12)는 압축부(89)의 영역내에 도달한다(도 8 참조). p+-도핑된 게이트 전극(14) 및 p-도핑된 소오스/드레인 영역(15a)은 예를 들어,5×1015/cm2도즈량을 갖는 붕소 또는 BF2를 15 및 40keV의 에너지에 의한 이온주입(13)에 의해 예를 들어 p-채널 대용량 트랜지스터를 위해 형성된다. 동시에, 포토레지스트 마스크(12)에 의해 덮혀지지 않은 접속부(70)의 부분은 p+-도핑된다.
레지스트 마스크(12)를 제거한 다음, p-채널 MOS 트랜지스터를 위한 영역을 덮는 포토레지스트 마스크(16)가 형성된다(도 9 참조). 접속부(70)의 영역에서는 포토레지스트 마스크(16)는 압축부(89)까지 도달한다(도 10 참조). n+-도핑된 게이트 전극(18a) 및 n-도핑된 소오스/드레인 영역(19a)은 5×1015/cm2의 도즈량을 갖는 비소 또는 인을 60 및 120keV의 에너지를 사용하는 이온 주입(17)에 의해 형성된다. 주입(17)동안, 포토레지스트 마스크(16)에 의해 덮혀지지 않은 접속부(70) 및 압축부(89)의 부분은 n+-도핑된다.
다음, 포토레지스트 마스크(16)가 제거된다.
주입된 도펀트는 기판(10)을 열처리함으로써 전기적으로 활성화된다. p-도핑된 소오스/드레인 확산 영역(15b) 및 n-도핑된 소오스/드레인 확산영역(19b)은 프로세스에 의해 형성된다.
또한, p-도핑된 게이트(14b)는 p-채널 MOS 트랜지스터를 위해 형성되며, n-도핑된 게이트(18b)는 n-채널 MOS 트랜지스터를 위해 형성된다(도11 및 도12 참조).
열적 SiO2층(11)은 예들 들어 HF/HNO3을 사용하는 습식-화학 수단에 의해 제거된다. 다음에, 금속 도체(20)가 노출된 실리콘 영역, 즉 각각 n-도핑 및 p-도핑된 소오스/드레인 확산영역(15b, 19b)과 각각 n-도핑 및 p-도핑된 게이트(18b, 14b)상에 선택적으로 형성된다. 금속 도체(20)는 예를 들어 실리사이드 방법을 사용하여 TiSi2로부터 형성될 수 있다. 또한, 금속 도체(20)는 CVD 방법을 사용하여 텅스텐을 선택적으로 증착함으로써 형성될 수 있다. 금속 도체(20)는 압축부(89)와 접속부(70) 너머로 연장된다. 접속부(70)의 n+- 도핑 및 p+-도핑된 영역은 압축부(89)의 영역에서 서로 인접한다. 금속 도체(20)는 이러한 경계 너머로 연장되며 접속부(70)의 n+-도핑된 영역과 p+-도핑된 영역을 접속한다.
폴리실리콘층의 그레인 크기 때문에, 압축부(89)의 영역에서 도펀트를 활성화하기 위한 열처리동안 어떠한 측방 확산도 발생하지 않는다. 접속부(70)의 n+-도핑 및 p+-도핑된 영역 사이의 웰 한정 경계는 압축부(89) 영역에서 보존된다.
p+-도핑된 게이트(14b)가 n+-도핑된 게이트(18b)와 접속된다. 이 구조는 본 발명에 따라 이루어진다.
회로구조는 보로포스포러스 실리케이트 글라스 층을 증착 및 평탄화, 및 콘택홀을 에칭하고 금속화함으로써(상세히 기술 안됨) 완성된다.

Claims (7)

  1. - 적어도 하나의 n-채널 MOS 트랜지스터 및 적어도 하나의 p-채널 MOS 트랜지스터에 대한 활성영역(4a, 4b)을 각각 한정하는 절연구조(2)가 반도체 기판(1)내에 형성되며;
    - n-도핑된 소오스/드레인 영역이 상기 n-채널 MOS 트랜지스터를 위해 형성되며 p-도핑된 소오스/드레인 영역이 상기 p-채널 MOS 트랜지스터를 위해 형성되며;
    - 게이트 산화물이 형성되며;
    - 폴리실리콘층(6b)이 전체 영역 전반에 걸쳐 형성되며;
    - 적어도 상기 n-채널 MOS 트랜지스터에 대한 게이트 전극(7)과, 상기 p-채널 MOS 트랜지스터에 대한 게이트 전극(7) 및 상기 게이트 전극들(7) 사이의 접속부(70)를 포함하는 게이트 평면(6c)이 상기 폴리실리콘층(6b)을 구조화함으로써 형성되며;
    - 상기 폴리실리콘층(6b)은 평균 그레인 직경이 상기 게이트 평면(6c)의 상기 구조화된 폴리실리콘층의 최소 넓이(89)보다 큰 그레인 크기로 형성되며;
    - 상기 n-채널 MOS 트랜지스터에 대한 상기 게이트 전극(18a)은 n-도핑되며, 상기 p-채널 MOS 트랜지스터에 대한 상기 게이트 전극(14a)은 p-도핑되며;
    - 적어도 상기 게이트 평면(6c)의 표면에 금속 도체(20)가 제공되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘층(6b)을 형성하기 위해 비정질 실리콘층(6a)이 증착되며, 상기 폴리실리콘층(6b)은 열처리 단계에서 결정화에 의해 상기 실리콘층으로부터 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  3. 제 2 항에 있어서,
    - 상기 비정질 실리콘층(6a)은 400℃ 내지 500℃ 사이의 온도 범위에서 프로세스 가스로써 Si2H6을 사용하여 증착되며;
    - 상기 결정화를 위한 열처리 단계는 600℃ 내지 800℃ 사이의 온도 범위에서 실행되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 게이트 전극들(7) 사이의 접속부(70)는 압축부(89)를 가지며, 상기 접속부(70)의 크기는 상기 압축부(89) 외부에서의 상기 접속부(70)의 크기보다 작은 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  5. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 n-채널 MOS 트랜지스터에 대한 게이트 전극(18a)의 도핑은 n-도핑 이온을 주입함으로써 달성되며, n-도핑된 소오스/드레인 영역(19a)이 동시에 형성되며;
    - 상기 p-채널 MOS 트랜지스터에 대한 게이트 전극의 도핑은 p-도핑 이온을 주입함으로써 달성되며, p-도핑된 소오스/드레인 영역(15a)이동시에 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  6. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 절연구조(2)는 LOCOS 방법을 사용하여 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
  7. 제 1항 내지 제 3 항중 어느 한 항에 있어서,
    상기 n-채널 MOS 트랜지스터를 수용하도록 활성영역에 p-도핑 웰(3b)이 형성되며, 상기 p-채널 MOS 트랜지스터를 수용하도록 활성영역에 n-도핑 웰(3a)이 형성되는 것을 특징으로 하는 집적 CMOS 회로 제조방법.
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