KR100249159B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 디램(DRAM)의 셀 영역에서 게이트 전극의 면저항을 줄이는데 적당하도록 한 반도체 소자의 제조방법에 관한 것으로 셀 영역과 주변영역을 갖는 반도체 소자의 제조방법에 있어서, 상기 셀 영역과 주변영역 사이의 제 1 도전형 반도체 기판에 선택적으로 트랜치를 형성하고 상기 트랜치내에 격리막을 형성하는 단계, 상기 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계, 상기 각 1게이트 전극들을 마스크로 하여 상기 반도체 기판에 저농도 LDD 영역을 형성하는 단계, 상기 각 게이트 전극 측면에 측벽을 형성하는 단계, 상기 셀 영역의 게이트 전극 표면이 노출되도록 셀 영역의 반도체 기판상에 평탄화용 제 1 절연층을 형성하는 단계, 상기 평탄화용 제 1 절연층 및 측벽을 마스크로 하여 주변영역의 반도체 기판에 제 2 도전형 소오스/드레인 영역을 형성하는 단계, 상기 각 게이트 전극 표면 및 주변영역의 소오스/드레인 영역에 실리사이드막을 형성하는 단계, 상기 실리사이드막을 포함한 전면에 평탄화용 제 2 절연층을 형성하고, 상기 셀 영역의 LDD 영역 및 주변영역의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제 2 절연층상에 복수개의 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디램(DRAM)의 셀 영역에서 게이트 전극의 면저항을 줄이는데 적당하도록 한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 MOS트랜지스터의 크기가 작아지고, MOS트랜지스터의 소오스/드레인 영역이 접합깊이도 점점 얕아지게 되었다. 이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(Parasitic resistance)이 증가하는 문제가 발생된다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얇아져야 하는 반면 면저항도 줄여야 하므로 비저항을 줄여야 한다.
따라서, 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성하므로써 접합의 면저항을 감소 시킬 수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(SALICIDE : Self-aligned Silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면, 실리사이드막의 형성두께에 대응하는 깊이만큼 실리콘으로된 소오스/드레인 영역부분의 소모를 수반하게 된다. 그러므로 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분의 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성기술이 요구된다.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 1a에 도시한 바와같이 셀 영역과 주변영역을 갖는 반도체 기판(1)에 포토리소그래피(photolithgraphy) 공정을 이용하여 상기 셀 영역과 주변영역 사이의 반도체 기판(1)의 소정영역을 소정깊이로 식각하여 소자 격리영역으로 이용되는 트랜치을 형성한다.
그리고 상기 트랜치를 포함한 전면에 제 1 절연층(2)을 증착한 후, 에치백 공정을 이용하여 상기 트랜치에 제 1 절연층(1)이 매립되도록 형성한다.
이어, 도 1b에 도시한 바와같이 제 1 절연층(2)을 포함한 기판(1) 전면에 제 2 절연층(3)과 제 1 폴리 실리콘층(4)을 형성한 후, 상기 제 1 폴리 실리콘층(4)상에 제 3 절연층(5)과 금속층(6) 및 제 4 절연층(7)을 차례로 형성한다.
이때, 상기 제 2 절연층(3)은 게이트 절연막으로 산화막을 사용하고, 제 3 절연층(5)은 질화 티타늄을 사용하며, 제 4 절연층(7)은 캡 산화막을 사용한다.
이어서, 도 1c에 도시한 바와같이 제 4 절연층(7)상에 제 1 포토레지스트(PR1)를 증착하고 게이트 전극 영역을 정의한 후, 노광 및 현상공정을 이용하여 선택적으로 패터닝한다.
그리고 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 제 1 폴리 실리콘층(4)과 제 3, 제 4 절연층(5)(7) 및 금속층(6)을 선택적으로 제거하여 복수개의 게이트 전극(8a)(8b)을 형성한다.
이어, 도 1d에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 게이트 전극(8a)(8b)을 마스크로 하여 저농도 불순물 이온주입을 통해 LDD 영역(9)을 형성한다.
그리고 게이트 전극(8a)(8b)을 포함한 전면에 제 5 절연층을 증착하고, 에치백 공정을 이용하여 상기 게이트 전극(8a)(8b) 측면에 제 5 절연층 측벽(10a)(10b)을 형성한 후, 상기 제 5 절연층 측벽(10a)(10b)를 마스크로 하여 상기 제 2 절연층(3)을 선택적으로 제거한다.
이때, 상기 제 5 절연층 측벽(10a)(10b)은 후공정에서 셀프-얼라인 콘택(Self-Aligned Contact)을 위해 질화막을 사용한다.
이어서, 도 1e에 도시한 바와같이 제 5 절연층 측벽(10a)(10b)을 포함한 기판(1) 전면에 제 2 포토레지스트(PR2)를 증착하고 노광 및 현상공정을 이용하여 셀 영역에만 남도록 패터닝한 후, 상기 패터닝된 제 2 포토레지스트(PR2) 및 제 5 절연층 측벽(10b)을 마스크로 하여 고농도 불순물 이온주입을 통해 주변영역에 소오스/드레인 영역(11)을 형성한다.
이어, 도 1f에 도시한 바와같이 제 2 포토레지스트(PR2)를 제거한 후, 전면에 평탄화용 제 6 절연층(12)을 형성한다.
그리고 상기 제 6 절연층(12)상에 제 3 포토레지스트(PR3)를 증착하고 노광 및 현상공정을 이용하여 셀 영역에만 남도록 패터닝한 후, 패터닝된 제 3 포토레지스트(PR3)를 마스크로 하여 상기 제 6 절연층(12)을 선택적으로 제거한다.
이어, 도 1g에 도시한 바와같이 제 3 포토레지스트(PR3)를 제거한 후, 전면에 제 2 금속층을 증착하고, 열처리 공정을 이용하여 상기 주변영역의 소오스/드레인 영역(11)에 실리사이드막(13)을 형성한다.
그리고 세정공정을 이용하여 남아있는 제 2 금속층을 제거하고, 전면에 제 7 절연층(14)을 형성하여 평탄화한 후, 상기 셀 영역의 LDD 영역(9) 및 주변영역의 실리사이드막(13)이 노출되도록 상기 제 6, 제 7 절연층(12)(14)을 선택적으로 제거하여 복수개의 콘택홀(15)을 형성한다.
이어서, 도 1h에 도시한 바와같이 콘택홀(15)을 포함한 제 7 절연층(14)상에 제 3 금속층을 증착한 후, 선택적으로 제거하여 복수개의 비트라인(16)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.
디램의 셀 영역의 트랜지스터에 있어서는 소오스/드레인 영역에 실리사이드막이 형성될 경우 소오스/드레인 누설전류가 증가할 뿐만 아니라 게이트 영역에는 낮은 면저항(low sheet resistance)이 꼭 필요하다.
따라서, 게이트 전극상에 금속층(또는 폴리사이드)을 형성한 후, 실리사이드 공정시 셀 영역에는 보호층(protect layer)을 사용하여 실리사이드 공정을 진행 하므로 게이트 구조가 복잡해진다.
또한, 히트-사이클(heat cycle) 때문에 채널 도핑(channel doping)의 변화가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 셀 영역의 소오스/드레인 영역에는 실리사이드막의 형성을 막으며, 게이트에는 실리사이드막을 형성하여 게이트의 면저항을 줄이는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1h는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2g는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 제 1 절연층
22 : 제 2 절연층 23a,23b : 게이트 전극
24 : LDD 영역 25a,25b : 제 3 절연층 측벽
26 : 제 4 절연층 27 : 소오스/드레인 영역
28 : 실리사이드막 29 : 제 5 절연층
30 : 비트라인
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 셀 영역과 주변영역을 갖는 반도체 소자의 제조방법에 있어서, 상기 셀 영역과 주변영역 사이의 제 1 도전형 반도체 기판에 선택적으로 트랜치를 형성하고 상기 트랜치내에 격리막을 형성하는 단계, 상기 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계, 상기 각 1게이트 전극들을 마스크로 하여 상기 반도체 기판에 저농도 LDD 영역을 형성하는 단계, 상기 각 게이트 전극 측면에 측벽을 형성하는 단계, 상기 셀 영역의 게이트 전극 표면이 노출되도록 셀 영역의 반도체 기판상에 평탄화용 제 1 절연층을 형성하는 단계, 상기 평탄화용 제 1 절연층 및 측벽을 마스크로 하여 주변영역의 반도체 기판에 제 2 도전형 소오스/드레인 영역을 형성하는 단계, 상기 각 게이트 전극 표면 및 주변영역의 소오스/드레인 영역에 실리사이드막을 형성하는 단계, 상기 실리사이드막을 포함한 전면에 평탄화용 제 2 절연층을 형성하고, 상기 셀 영역의 LDD 영역 및 주변영역의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계, 상기 콘택홀을 포함한 제 2 절연층상에 복수개의 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와같이 셀 영역과 주변영역을 갖는 반도체 기판(20)에 포토리소그래피 공정을 이용하여 상기 셀 영역과 주변영역 사이의 반도체 기판(20)의 소정영역을 소정깊이로 식각하여 트랜치을 형성한다.
그리고 상기 트랜치를 포함한 전면에 제 1 절연층(21)을 증착한 후, 에치백 공정을 이용하여 상기 트랜치에 제 1 절연층(21)이 매립되도록 하여 소자 격리영역을 형성한다.
이어, 도 2b에 도시한 바와같이 제 1 절연층(21)을 포함한 기판(20) 전면에 제 2 절연층(22)과 폴리 실리콘층을 차례로 형성한다.
그리고 상기 폴리 실리콘층상에 제 1 포토레지스트(PR1)를 증착하고 노광 및 현상공정을 이용하여 상기 제 1 포토레지스트(PR1)를 패터닝한 후, 상기 패터닝된 제 1 포토레지스트(PR1)를 마스크로 하여 상기 폴리 실리콘층을 선택적으로 제거하여 복수개의 게이트 전극(23a)(23b)을 형성한다.
이때, 상기 제 2 절연층(22)은 게이트 절연막으로 산화막을 사용한다.
이어서, 도 2c에 도시한 바와같이 제 1 포토레지스트(PR1)를 제거한 후, 상기 게이트 전극(23a)(23b)을 마스크로 하여 저농도 불순물 이온주입을 통해 LDD 영역(24)을 형성한다.
그리고 상기 게이트 전극(23a)(23b)을 포함한 전면에 제 3 절연층을 증착한 후, 에치백 공정을 이용하여 상기 게이트 전극(23a)(23b) 측면에 제 3 절연층 측벽(25a)(25b)을 형성하고, 상기 제 3 절연층 측벽(25a)(25b)을 마스크로 하여 상기 제 2 절연층(22)을 선택적으로 제거한다.
이때, 상기 제 3 절연층 측벽(25a)(25b)은 후공정에서 셀프-얼라인 콘택을 위해 질화막을 사용한다.
이어, 도 2d에 도시한 바와같이 제 3 절연층 측벽(25a)(25b)을 포함한 기판(20) 전면에 평탄화용 제 4 절연층(26)을 형성한 후, CMP(Chemical Mechanical Polishing) 공정을 이용하여 상기 게이트 전극(23a)(23b) 표면이 노출되도록 한다.
이때, 상기 제 4 절연층(26)은 USG(Undoped Silicate Glass) 또는 TEOS(Tetra Ethyl Ortho Silicate)을 사용하고, 상기 CMP 공정 대신 에치백 공정을 이용한다.
이어서, 도 2e에 도시한 바와같이 제 4 절연층(26)상에 제 2 포토레지스트(PR2)를 증착하고, 노광 및 현상공정을 이용하여 셀 영역에만 남도록 선택적으로 패터닝한 후, 패터닝된 제 2 포토레지스트(PR2)를 마스크로 하여 상기 제 4 절연층(26)를 선택적으로 제거한다.
그리고 제 2 포토레지스트(PR2)를 제거한 후, 남아있는 제 4 절연층(26) 및 제 3 절연층 측벽(25b)을 마스크로 하여 고농도 불순물 이온주입을 통해 주변영역에 소오스/드레인 영역(27)을 형성한다.
여기서, 상기 제 3 절연층 측벽(25b)을 산화막으로 사용할 경우 먼저 게이트 전극(23a)(23b)을 마스크로 이용하여 저농도 불순물 이온주입을 통해 LDD 영역(24)을 형성한 후, 상기 게이트 전극(23a)(23b)을 포함한 전면에 제 4 절연층(26)을 형성한다.
그리고 셀 영역에만 남도록 상기 제 4 절연층(26)을 선택적으로 제거한 후, 상기 게이트 전극(23b) 측면에 제 3 절연층 측벽(25b)을 형성하고, 상기 제 3 절연층 측벽(25b)을 마스크로 하여 고농도 불순물 이온주입을 통해 주변영역에 소오스/드레인 영역(27)을 형성한다.
이어, 도 2f에 도시한 바와같이 상기 제 4 절연층(26)을 포함한 전면에 제 1 금속층을 증착하고 열처리 공정을 이용하여 상기 셀 영역의 게이트 전극(23a)과 주변영역의 게이트 전극(23b) 및 소오스/드레인 영역(27)에 실리사이드막(28)을 형성한다. 이때, 상기 제 1 금속층은 고융점 금속을 사용한다.
그리고 세정공정을 이용하여 제 1 금속층을 제거한다.
이어서, 도 2g에 도시한 바와같이 실리사이드막(28)을 포함한 전면에 제 5 절연층(29)을 형성하고 평탄화한 후, 상기 셀 영역의 LDD 영역(24) 및 주변영역의 소오스/드레인 영역(27)이 노출되도록 상기 제 4, 제 5 절연층(26)(29)을 선택적으로 제거하여 복수개의 콘택홀을 형성한다.
그리고 상기 콘택홀을 포함한 제 5 절연층(29)상에 제 2 금속층을 증착한 후, 선택적으로 제거하여 복수개의 비트라인(30)을 형성한다.
또한, 입·출력 영역에 있어 실리사이드(non-salicide active)이 형성되지 않는 영역에서 실리사이드막이 필요할 경우에 있어서는 먼저 셀 영역 및 주변영역에 소오스/드레인 영역(27)을 형성한 후, 상기 게이트 전극(23a)(23b) 표면이 노출되도록 제 4 절연층(26)을 형성한다.
그리고 상기 게이트 전극(23a)(23b)에 실리사이드막(28)을 형성한다.
이상에서 설명한 바와같이 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 메탈 게이트 공정을 사용하지 않고 실리사이드 공정을 이용하여 셀 영역의 게이트 전극의 면저항을 줄일 수 있다.
둘째, 복잡한 메탈 게이트 구조에서 게이트 전극을 형성하기 위해 필요한 복잡한 게이트 에치 공정이 단순한 폴리 실리콘층 에치이므로 공정을 단순화 시킬 수 있다.
셋째, 정전기 보호회로에 있어 난-실리사이드로 형성해야 하는 입·출력 영역에서도 실리사이드 게이트를 얻을 수 있다.
넷째, 디램의 셀 영역에서는 소오스/드레인 영역을 위한 불순물이 절연층에 의해 자동으로 막히므로 n-마스크와 n+마스크를 따로 사용할 필요가 없다.
Claims (4)
- 셀 영역과 주변영역을 갖는 반도체 소자의 제조방법에 있어서,상기 셀 영역과 주변영역 사이의 제 1 도전형 반도체 기판에 트랜치를 형성하고 상기 트랜치내에 격리막을 형성하는 단계;상기 반도체 기판상에 복수개의 게이트 전극을 형성하는 단계;상기 각 게이트 전극을 마스크로 하여 상기 반도체 기판에 저농도 LDD 영역을 형성하는 단계;상기 각 게이트 전극 측면에 측벽을 형성하는 단계;상기 셀 영역의 게이트 전극 표면이 노출되도록 셀 영역의 반도체 기판상에 평탄화용 제 1 절연층을 형성하는 단계;상기 평탄화용 제 1 절연층 및 측벽을 마스크로 하여 주변영역의 반도체 기판에 제 2 도전형 소오스/드레인 영역을 형성하는 단계;상기 각 게이트 전극 표면 및 주변영역의 소오스/드레인 영역에 실리사이드막을 형성하는 단계;상기 실리사이드막을 포함한 전면에 평탄화용 제 2 절연층을 형성하고, 상기 셀 영역의 LDD 영역 및 주변영역의 소오스/드레인 영역이 노출되도록 콘택홀을 형성하는 단계;상기 콘택홀을 포함한 제 2 절연층상에 복수개의 비트라인을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 측벽은 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화용 제 1 절연층을 형성하는 방법은 각 게이트 전극을 포함한 기판 전면에 평탄화용 제 1 절연층을 증착하는 단계;상기 제 1 절연층을 선택적으로 식각하여 각 게이트 전극 표면을 노출시키는 단계;상기 주변영역상에 형성된 제 1 절연층을 선택적으로 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 폴리 실리콘층으로 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
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