JPH03225963A - 高耐圧ｍｉｓトランジスタ - Google Patents
高耐圧ｍｉｓトランジスタInfo
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- JPH03225963A JPH03225963A JP2096090A JP2096090A JPH03225963A JP H03225963 A JPH03225963 A JP H03225963A JP 2096090 A JP2096090 A JP 2096090A JP 2096090 A JP2096090 A JP 2096090A JP H03225963 A JPH03225963 A JP H03225963A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、例えば半導体集積回路に用いて好適な高耐圧
ＭＩＳトランジスタに関する。
ＭＩＳトランジスタに関する。
本発明は、高耐圧ＭＩＳトランジスタにおいて、ドレイ
ン領域の配線コンタクト部の周囲の部分が低不純物濃度
となっている。ドレイン領域の配線コンタクト部の周囲
の部分ばかりでなく、このドレイン領域の下部も低不純
物濃度となっていてもよい。本発明によって、高耐圧Ｍ
ＩＳトランジスタの耐圧の向上を図ることができる。
ン領域の配線コンタクト部の周囲の部分が低不純物濃度
となっている。ドレイン領域の配線コンタクト部の周囲
の部分ばかりでなく、このドレイン領域の下部も低不純
物濃度となっていてもよい。本発明によって、高耐圧Ｍ
ＩＳトランジスタの耐圧の向上を図ることができる。
従来、高耐圧ＭＩＳトランジスタとして、ＬＯＣＯＳオ
フセットドレイン型高耐圧ＭＯＳトランジスタ（以下、
ＬＯＤ型高耐圧ＭＯ３Ｉ−ランジスタという）が知られ
ている。第７図、第８図及び第９図は従来のＬＯＤ型高
耐圧ＭＯ３トランジスタを示す。ここで、第８図及び第
９図はそれぞれ第７図の■−■線及びＩＸ−ＩＸ線に沿
っての断面図である。第７図、第８図及び第９図に示す
ように、従来のＬＯＤ型高耐圧ＭＯ３トランジスタにお
いでは、例えばｎ−型のシリコン（Ｓｉ ）基板１０１
ノ の表面にフィールド絶縁膜１０２が選択的に形成され、
これによって素子間分離及び素子内分離が行われている
。符号１０３は例えばｎ′″型のチャネルストップ領域
を示す。また、フィールド絶縁膜１０２で囲まれた活性
領域の表面にはゲート絶縁膜１０４が形成されている。
フセットドレイン型高耐圧ＭＯＳトランジスタ（以下、
ＬＯＤ型高耐圧ＭＯ３Ｉ−ランジスタという）が知られ
ている。第７図、第８図及び第９図は従来のＬＯＤ型高
耐圧ＭＯ３トランジスタを示す。ここで、第８図及び第
９図はそれぞれ第７図の■−■線及びＩＸ−ＩＸ線に沿
っての断面図である。第７図、第８図及び第９図に示す
ように、従来のＬＯＤ型高耐圧ＭＯ３トランジスタにお
いでは、例えばｎ−型のシリコン（Ｓｉ ）基板１０１
ノ の表面にフィールド絶縁膜１０２が選択的に形成され、
これによって素子間分離及び素子内分離が行われている
。符号１０３は例えばｎ′″型のチャネルストップ領域
を示す。また、フィールド絶縁膜１０２で囲まれた活性
領域の表面にはゲート絶縁膜１０４が形成されている。
符号Ｇ′はゲート電極を示す。ｎ−型Ｓｉ基板１０１中
には、このゲート電極Ｇ′に対して自己整合的にｐ゛型
のソース領域１０５が形成されている。一方、ゲート電
極Ｇ′をはさんでこのソースＮ域１０５と反対側の部分
には、ｐ＋型のドレイン領域１０６が形成されている。
には、このゲート電極Ｇ′に対して自己整合的にｐ゛型
のソース領域１０５が形成されている。一方、ゲート電
極Ｇ′をはさんでこのソースＮ域１０５と反対側の部分
には、ｐ＋型のドレイン領域１０６が形成されている。
この場合、このｐ＋型のドレイン領域１０６の周囲のフ
ィールド絶縁膜１０２の下側の部分には、このドレイン
領域１０６の一部を構成するｐ−型の低不純物濃度部１
０６ａが形成されている。そして、ゲート電極Ｇ′と、
ソース領域１０５と、低不純物濃度部１０６ａを有する
ドレイン領域１０６とにより、ｐチャネルのＬＯＤ型高
耐圧ＭＯ３トランジスタが形成されている。
ィールド絶縁膜１０２の下側の部分には、このドレイン
領域１０６の一部を構成するｐ−型の低不純物濃度部１
０６ａが形成されている。そして、ゲート電極Ｇ′と、
ソース領域１０５と、低不純物濃度部１０６ａを有する
ドレイン領域１０６とにより、ｐチャネルのＬＯＤ型高
耐圧ＭＯ３トランジスタが形成されている。
この場合、ドレイン領域１０６の低不純物濃度部１０６
ａによりドレイン電界が緩和されるようになっている。
ａによりドレイン電界が緩和されるようになっている。
符号１０７は層間絶縁膜、１０８゜１０９はアルミニウ
ム（Ａ１）配線を示す。ここで、Ａ１配線１０８は層間
絶縁膜１０７及びゲート絶縁膜１０４に形成されたコン
タクトホールＣ１′〜０５ ′を通じてソース領域１０ Ａ１配線１０９は層間絶縁膜１０ 膜１０４に形成されたコンタク Ｃ４゜′を通じてドレイン領域１ している。
ム（Ａ１）配線を示す。ここで、Ａ１配線１０８は層間
絶縁膜１０７及びゲート絶縁膜１０４に形成されたコン
タクトホールＣ１′〜０５ ′を通じてソース領域１０ Ａ１配線１０９は層間絶縁膜１０ 膜１０４に形成されたコンタク Ｃ４゜′を通じてドレイン領域１ している。
５にコンタクトし、
７及びゲート絶縁
トホール０６ ′〜
０６にコンタクト
〔発明が解決しようとする課題〕
上述の第７図、第８図及び第９図に示す従来のＬＯＤ型
高耐圧ＭＯ３トランジスタにおいて、ソース領域１０５
を接地し、ドレイン領域１０６に負のドレイン電圧■。
高耐圧ＭＯ３トランジスタにおいて、ソース領域１０５
を接地し、ドレイン領域１０６に負のドレイン電圧■。
を印加した場合には、第８図及び第９図に示すように空
乏層１１０が形成される。この場合、ドレイン領域１０
６の低不純物濃度部１０６ａとｎ−型Ｓｔ基板１０１と
の接合はｐ−−ｎ−接合であるが、ｐ１型ドレイン領域
１０６とｎ−型Ｓｔ基板１０１との接合はｐ ＋ ｎ
接合である。このため、ｐ−−ｎ−接合である低不純物
濃度部１０６ａとｎ−型Ｓｉ基板１０１との接合の部分
の空乏層１１０の幅は大きくなるが、ｐ”−ｎ−接合で
あるｐ゛型トドレイン領域１０６ｎ−型Ｓｉ基板１０１
との接合の部分の空乏層１１０の幅は小さくなる。従っ
て、ドレイン電界は、低不純物濃度部１０６ａとｎ−型
Ｓｉ基板１０１との接合の部分では緩和されるが、ｐ＋
型ドレイン領域１０６とｎ−型Ｓｔ基板１０１との接合
の部分では緩和されない。これが従来のＬＯＤ型高耐圧
ＭＯ３Ｉ−ランジスタの耐圧劣化の原因となっていた。
乏層１１０が形成される。この場合、ドレイン領域１０
６の低不純物濃度部１０６ａとｎ−型Ｓｔ基板１０１と
の接合はｐ−−ｎ−接合であるが、ｐ１型ドレイン領域
１０６とｎ−型Ｓｔ基板１０１との接合はｐ ＋ ｎ
接合である。このため、ｐ−−ｎ−接合である低不純物
濃度部１０６ａとｎ−型Ｓｉ基板１０１との接合の部分
の空乏層１１０の幅は大きくなるが、ｐ”−ｎ−接合で
あるｐ゛型トドレイン領域１０６ｎ−型Ｓｉ基板１０１
との接合の部分の空乏層１１０の幅は小さくなる。従っ
て、ドレイン電界は、低不純物濃度部１０６ａとｎ−型
Ｓｉ基板１０１との接合の部分では緩和されるが、ｐ＋
型ドレイン領域１０６とｎ−型Ｓｔ基板１０１との接合
の部分では緩和されない。これが従来のＬＯＤ型高耐圧
ＭＯ３Ｉ−ランジスタの耐圧劣化の原因となっていた。
従って本発明の目的は、耐圧の向上を図ることができる
高耐圧ＭＩＳトランジスタを提供することにある。
高耐圧ＭＩＳトランジスタを提供することにある。
上記目的を達成するために、本発明は、高耐圧ＭＩＳト
ランジスタにおいて、ドレイン領域（６）の配線コンタ
クト部の周囲の部分が低不純物濃度となっている。
ランジスタにおいて、ドレイン領域（６）の配線コンタ
クト部の周囲の部分が低不純物濃度となっている。
好適には、ドレイン領域（６）の配線コンタクト部の周
囲の部分ばかりでな（、ドレイン領域（６）の下部も低
不純物濃度となっていてよい。
囲の部分ばかりでな（、ドレイン領域（６）の下部も低
不純物濃度となっていてよい。
上述のように構成された本発明の高耐圧ＭＩＳトランジ
スタによれば、ドレイン領域（６）の配線コンタクト部
の周囲の部分が低不純物濃度となっているので、低不純
物濃度であるこの配線コンタクト部の周囲の部分（６ａ
）と半導体基板（１）との接合の部分には幅の大きな空
乏層（１０）が形成されるようになる。これによって、
ドレイン領域（６）の周囲の部分だけが低不純物濃度と
なっている場合と比べると、ドレイン領域（６）と半導
体基板（１）との接合の部分に形成される空乏層領域は
拡大され、その分だけドレイン電界が緩和される。そし
て、これによってドレイン電界はより均一化されること
になる。
スタによれば、ドレイン領域（６）の配線コンタクト部
の周囲の部分が低不純物濃度となっているので、低不純
物濃度であるこの配線コンタクト部の周囲の部分（６ａ
）と半導体基板（１）との接合の部分には幅の大きな空
乏層（１０）が形成されるようになる。これによって、
ドレイン領域（６）の周囲の部分だけが低不純物濃度と
なっている場合と比べると、ドレイン領域（６）と半導
体基板（１）との接合の部分に形成される空乏層領域は
拡大され、その分だけドレイン電界が緩和される。そし
て、これによってドレイン電界はより均一化されること
になる。
以上により、高耐圧ＭＩＳトランジスタの耐圧の向上を
図ることができる。
図ることができる。
以下、本発明の実施例について図面を参照しながら説明
する。なお、実施例の全図において、同一の部分には同
一の符号を付す。
する。なお、実施例の全図において、同一の部分には同
一の符号を付す。
第１図は本発明の一実施例によるＬＯＤ型高耐圧ＭＯ３
トランジスタを示す平面図、第２図及び第３図はそれぞ
れ第１図の■−■線及び■−■線に沿っての断面図であ
る。
トランジスタを示す平面図、第２図及び第３図はそれぞ
れ第１図の■−■線及び■−■線に沿っての断面図であ
る。
第１図、第２図及び第３図に示すように、この実施例に
よるＬＯＤ型高耐圧ＭＯ３トランジスタにおいては、例
えばｎ−型Ｓｉ基板のような半導体基板１の表面に例え
ばＳｉＯ□膜のようなフィールド絶縁膜２が選択的に形
成され、これによって素子間分離及び素子内分離が行わ
れている。符号３は例えばｎ＋型のチャネルストップ領
域を示す。
よるＬＯＤ型高耐圧ＭＯ３トランジスタにおいては、例
えばｎ−型Ｓｉ基板のような半導体基板１の表面に例え
ばＳｉＯ□膜のようなフィールド絶縁膜２が選択的に形
成され、これによって素子間分離及び素子内分離が行わ
れている。符号３は例えばｎ＋型のチャネルストップ領
域を示す。
ここで、このチャネルストップ領域３は、トランジスタ
全体を囲むように形成されている。フィールド絶縁膜２
で囲まれた活性領域の表面には、例えば５ｉ０２膜のよ
うなゲート絶縁膜４が形成されている。Ｇはゲート電極
を示す。このゲート電極Ｇは、例えばリン（Ｐ）のよう
な不純物がドープされた多結晶Ｓｉ膜や、この不純物が
ドープされた多結晶Ｓｉ膜上に例えばタングステンシリ
サイド（ＷＳｉｚ ）膜のような高融点金属シリサイド
膜を重ねたポリサイド膜などにより形成することができ
る。また、このゲート電極Ｇはトランジスタのチャネル
長方向で見てゲート絶縁膜４とフィールド絶縁膜２との
両方にまたがって形成されている。
全体を囲むように形成されている。フィールド絶縁膜２
で囲まれた活性領域の表面には、例えば５ｉ０２膜のよ
うなゲート絶縁膜４が形成されている。Ｇはゲート電極
を示す。このゲート電極Ｇは、例えばリン（Ｐ）のよう
な不純物がドープされた多結晶Ｓｉ膜や、この不純物が
ドープされた多結晶Ｓｉ膜上に例えばタングステンシリ
サイド（ＷＳｉｚ ）膜のような高融点金属シリサイド
膜を重ねたポリサイド膜などにより形成することができ
る。また、このゲート電極Ｇはトランジスタのチャネル
長方向で見てゲート絶縁膜４とフィールド絶縁膜２との
両方にまたがって形成されている。
一方、符号５は例えばｐ＋型のソース領域を示す。この
ソース領域５は、半導体基板１中にゲート電極Ｇに対し
て自己整合的に形成されている。
ソース領域５は、半導体基板１中にゲート電極Ｇに対し
て自己整合的に形成されている。
符号６はドレイン領域を示す。また、符号７は例えばリ
ンシリケートガラス（ｐｓｃ）膜のような層間絶縁膜、
８，９は例えばアルミニウム（ＡＩ）配線のような配線
を示す。ここで、配線８は層間絶縁膜７及びゲート絶縁
膜４に形成されたコンタクトホールＣｌ”’ Ｃ４を通
じてソース領域５にコンタクトし、配線９は層間絶縁膜
７及びゲート絶縁膜４に形成されたコンタクトホールＣ
６〜Ｃ８を通じてドレイン領域６にコンタクトしている
。
ンシリケートガラス（ｐｓｃ）膜のような層間絶縁膜、
８，９は例えばアルミニウム（ＡＩ）配線のような配線
を示す。ここで、配線８は層間絶縁膜７及びゲート絶縁
膜４に形成されたコンタクトホールＣｌ”’ Ｃ４を通
じてソース領域５にコンタクトし、配線９は層間絶縁膜
７及びゲート絶縁膜４に形成されたコンタクトホールＣ
６〜Ｃ８を通じてドレイン領域６にコンタクトしている
。
この実施例においては、配線９をドレイン領域６にコン
タクトさせるためのコンタクトホールＣ５〜Ｃ８は、フ
ィールド絶縁膜２で囲まれた活性領域上にそれぞれ形成
されている。そして、この配線９のコンタクト部のドレ
イン領域６は例えばｐ＋型となっている。一方、このド
レイン領域６のうち、配線９のコンタクト部の周囲の部
分及びフィールド絶縁膜２の下側の部分は、例えばｐ−
型の低不純物濃度部６ａとなっている。
タクトさせるためのコンタクトホールＣ５〜Ｃ８は、フ
ィールド絶縁膜２で囲まれた活性領域上にそれぞれ形成
されている。そして、この配線９のコンタクト部のドレ
イン領域６は例えばｐ＋型となっている。一方、このド
レイン領域６のうち、配線９のコンタクト部の周囲の部
分及びフィールド絶縁膜２の下側の部分は、例えばｐ−
型の低不純物濃度部６ａとなっている。
次に、上述のように構成されたこの実施例によるＬＯＤ
型高耐高耐圧ＭＯＳトランジスタ造方法について説明す
る。
型高耐高耐圧ＭＯＳトランジスタ造方法について説明す
る。
第１図、第２図及び第３図に示すように、まず例えば半
導体基板１の表面を選択的に熱酸化することによりフィ
ールド絶縁膜２を形成して素子間分離及び素子内分離を
行う。これと同時に、あらかじめ半導体基板１中にイオ
ン注入されてあったｎ型不純物及びｎ型不純物が拡散す
ることにより、このフィールド絶縁膜２の下側に例えば
ｎ＋型のチャネルストップ領域３及びｐ−型の低不純物
濃度部６ａが形成される。次に、フィールド絶縁膜２で
囲まれた活性領域の表面に例えば熱酸化法によりゲート
絶縁膜４を形成する。次に、ＣＶＤ法により全面に例え
ば多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰ
のような不純物をドープして低抵抗化した後、この多結
晶Ｓｉ膜をエツチングにより所定形状にパターンニング
してゲート電極Ｇを形成する。なお、ゲート電極Ｇをポ
リサイド膜により形成する場合には、上述の不純物がド
ープされた多結晶Ｓｔ脱膜上高融点金属シリサイド膜を
形成した後にこれらの高融点金属シリサイド膜及び多結
晶Ｓｉ膜のパターンニングを行う。次に、全面に例えば
ホウ素（Ｂ）のようなｎ型不純物を高濃度にイオン注入
する。この場合、ゲート電極Ｇ及びフィールド絶縁膜２
がこのイオン注入の際のマスクとして働き、このゲート
電極Ｇに対して自己整合的にソース領域５が形成される
とともに、ゲート電極Ｇをはさんでこのソース領域５と
反対側の部分にｐ″″型のドレイン領域６が形成される
。
導体基板１の表面を選択的に熱酸化することによりフィ
ールド絶縁膜２を形成して素子間分離及び素子内分離を
行う。これと同時に、あらかじめ半導体基板１中にイオ
ン注入されてあったｎ型不純物及びｎ型不純物が拡散す
ることにより、このフィールド絶縁膜２の下側に例えば
ｎ＋型のチャネルストップ領域３及びｐ−型の低不純物
濃度部６ａが形成される。次に、フィールド絶縁膜２で
囲まれた活性領域の表面に例えば熱酸化法によりゲート
絶縁膜４を形成する。次に、ＣＶＤ法により全面に例え
ば多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばＰ
のような不純物をドープして低抵抗化した後、この多結
晶Ｓｉ膜をエツチングにより所定形状にパターンニング
してゲート電極Ｇを形成する。なお、ゲート電極Ｇをポ
リサイド膜により形成する場合には、上述の不純物がド
ープされた多結晶Ｓｔ脱膜上高融点金属シリサイド膜を
形成した後にこれらの高融点金属シリサイド膜及び多結
晶Ｓｉ膜のパターンニングを行う。次に、全面に例えば
ホウ素（Ｂ）のようなｎ型不純物を高濃度にイオン注入
する。この場合、ゲート電極Ｇ及びフィールド絶縁膜２
がこのイオン注入の際のマスクとして働き、このゲート
電極Ｇに対して自己整合的にソース領域５が形成される
とともに、ゲート電極Ｇをはさんでこのソース領域５と
反対側の部分にｐ″″型のドレイン領域６が形成される
。
次に、ＣＶＤ法により全面に眉間絶縁膜７を形成した後
、この眉間絶縁膜７及びゲート絶縁膜４の所定部分をエ
ツチング除去してコンタクトホール０ ＣＩ〜Ｃ１ｌを形成する。次に、例えばスパッタ法によ
り全面にへ１膜を形成した後、このＡＩ膜をエツチング
により所定形状にパターンニングして配線８．９を形成
する。これによって、第１図、第２図及び第３図に示す
ような目的とするＬＯＤ型高耐圧ＭＯ３トランジスタが
完成される。
、この眉間絶縁膜７及びゲート絶縁膜４の所定部分をエ
ツチング除去してコンタクトホール０ ＣＩ〜Ｃ１ｌを形成する。次に、例えばスパッタ法によ
り全面にへ１膜を形成した後、このＡＩ膜をエツチング
により所定形状にパターンニングして配線８．９を形成
する。これによって、第１図、第２図及び第３図に示す
ような目的とするＬＯＤ型高耐圧ＭＯ３トランジスタが
完成される。
なお、半導体基板１上にｎチャネルＭＯ３トランジスタ
及びｐチャネルＭＯ３トランジスタを形成する半導体集
積回路の場合、上述のドレイン領域６の低不純物濃度部
６ａを形成するためのｐ型不純物のイオン注入は、ｎチ
ャネルＭＯ３トランジスタ用のチャネルストップ領域を
形成するためのｐ型不純物のイオン注入と兼用すること
ができる。
及びｐチャネルＭＯ３トランジスタを形成する半導体集
積回路の場合、上述のドレイン領域６の低不純物濃度部
６ａを形成するためのｐ型不純物のイオン注入は、ｎチ
ャネルＭＯ３トランジスタ用のチャネルストップ領域を
形成するためのｐ型不純物のイオン注入と兼用すること
ができる。
この実施例によるＬＯＤ型高耐圧ＭＯ３トランジスタに
おいては、ソース領域５を接地し、ドレイン領域６に負
のドレイン電圧■、を印加した場合には、第２図及び第
３図に示すように空乏層１０が形成される。この場合、
ｐ＋型トドレイン領域６ｎ−型の半導体基板ｌとの接合
はｐ“−ｎ１ 接合であり、このｐ”−ｎ−接合の部分に形成される空
乏層１０の幅は小さい。一方、ドレイン領域６のｐ−型
の低不純物濃度６ａとｎ−型の半導体基板１との接合は
ｐ−−−ｎ−接合であり、このｐ−−ｎ−接合の部分に
形成される空乏１１０の幅は大きい。この実施例におい
ては、ドレイン領域６の周囲の部分ばかりでなく、配線
９がコンタクトするＰ゛型ドレイン領域６の周囲の部分
もｐ型の低不純物濃度部６ａとなっていることから、ド
レイン領域６と半導体基板１との接合のうちｐ−ｎ−接
合である部分の割合は大きくなる。従って、ドレイン領
域６と半導体基板１との接合の部分の空乏層領域は従来
に比べて拡大することになる。そして、ドレイン領域６
全体で見た場合、ドレイン電界は従来に比べて均一とな
る。これによって、ＬＯＤ型高耐圧ＭＯ３トランジスタ
の耐圧を向上させることができる。
おいては、ソース領域５を接地し、ドレイン領域６に負
のドレイン電圧■、を印加した場合には、第２図及び第
３図に示すように空乏層１０が形成される。この場合、
ｐ＋型トドレイン領域６ｎ−型の半導体基板ｌとの接合
はｐ“−ｎ１ 接合であり、このｐ”−ｎ−接合の部分に形成される空
乏層１０の幅は小さい。一方、ドレイン領域６のｐ−型
の低不純物濃度６ａとｎ−型の半導体基板１との接合は
ｐ−−−ｎ−接合であり、このｐ−−ｎ−接合の部分に
形成される空乏１１０の幅は大きい。この実施例におい
ては、ドレイン領域６の周囲の部分ばかりでなく、配線
９がコンタクトするＰ゛型ドレイン領域６の周囲の部分
もｐ型の低不純物濃度部６ａとなっていることから、ド
レイン領域６と半導体基板１との接合のうちｐ−ｎ−接
合である部分の割合は大きくなる。従って、ドレイン領
域６と半導体基板１との接合の部分の空乏層領域は従来
に比べて拡大することになる。そして、ドレイン領域６
全体で見た場合、ドレイン電界は従来に比べて均一とな
る。これによって、ＬＯＤ型高耐圧ＭＯ３トランジスタ
の耐圧を向上させることができる。
また、この実施例によるＬＯＤ型高耐高耐圧ＭＯＳトラ
ンジスタ従来のＬＯＤ型高耐高耐圧ＭＯＳトランジスタ
ィールド絶縁膜のパターンを変更２ するだけで容易に実現することができる。
ンジスタ従来のＬＯＤ型高耐高耐圧ＭＯＳトランジスタ
ィールド絶縁膜のパターンを変更２ するだけで容易に実現することができる。
この実施例によるＬＯＤ型高耐圧ＭＯ３トランジスタの
構造は、チャネル幅が大きく、ドレイン領域６に配線９
をコンタクトさせるためのコンタクトホールの個数が多
い場合に特に有効である。
構造は、チャネル幅が大きく、ドレイン領域６に配線９
をコンタクトさせるためのコンタクトホールの個数が多
い場合に特に有効である。
また、この実施例によるＬＯＤ型高耐高耐圧ＭＯＳトラ
ンジスタ例えば半導体メモリに適用して好適なものであ
る。
ンジスタ例えば半導体メモリに適用して好適なものであ
る。
次に、本発明の他の実施例について説明する。
第４図及び第５図は本発明の他の実施例によるＬＯＤ型
高耐圧ＭＯ３トランジスタを示す断面図である。このＬ
ＯＤ型高耐圧ＭＯ３トランジスタの平面図は第１図と同
様である。ここで、第４図及び第５図はそれぞれ第１図
の■−■線及び■■線に沿っての断面図に対応する。
高耐圧ＭＯ３トランジスタを示す断面図である。このＬ
ＯＤ型高耐圧ＭＯ３トランジスタの平面図は第１図と同
様である。ここで、第４図及び第５図はそれぞれ第１図
の■−■線及び■■線に沿っての断面図に対応する。
第１図、第４図及び第５図に示すように、この実施例に
よるＬＯＤ型高耐圧ＭＯ３トランジスタにおいては、配
線９のコンタクト部のｐ＋型トドレイン領域６周囲の部
分ばかりでなく、このｐ＋型トドレイン領域６下部も例
えばｐ−型の低不純３ 物濃度部６ａとなっている。すなわち、この実施例にお
いては、ｐ−型の低不純物濃度部６ａは、ｐ＋型ドレイ
ン噸域６の下部にも形成されている。
よるＬＯＤ型高耐圧ＭＯ３トランジスタにおいては、配
線９のコンタクト部のｐ＋型トドレイン領域６周囲の部
分ばかりでなく、このｐ＋型トドレイン領域６下部も例
えばｐ−型の低不純３ 物濃度部６ａとなっている。すなわち、この実施例にお
いては、ｐ−型の低不純物濃度部６ａは、ｐ＋型ドレイ
ン噸域６の下部にも形成されている。
この実施例によるＬＯＤ型高耐圧ＭＯ３トランジスタを
製造するためには、まず上述の実施例で述べたと同様に
して第６図Ａに示すようにゲート電極Ｇまで形成した後
、ｐ１型ドレイン領域６が形成される部分に対応する部
分が開口した所定形状のレジストパターン１１をリソグ
ラフィーにより形成する。この後、このレジストパター
ン１１をマスクとして半導体基板１中に例えばＢのよう
なｐ型不純物を低濃度にイオン注入する（半導体基板１
中にイオン注入された不純物を点で表す）。
製造するためには、まず上述の実施例で述べたと同様に
して第６図Ａに示すようにゲート電極Ｇまで形成した後
、ｐ１型ドレイン領域６が形成される部分に対応する部
分が開口した所定形状のレジストパターン１１をリソグ
ラフィーにより形成する。この後、このレジストパター
ン１１をマスクとして半導体基板１中に例えばＢのよう
なｐ型不純物を低濃度にイオン注入する（半導体基板１
中にイオン注入された不純物を点で表す）。
なお、このｐ型不純物のイオン注入のドーズ量は、例え
ばこのｐ型不純物の拡散により形成される低不純物濃度
部６ａの濃度が、フィールド絶縁膜２の下側に形成され
る低不純物濃度６ａの濃度とほぼ同一となるように選ば
れる。
ばこのｐ型不純物の拡散により形成される低不純物濃度
部６ａの濃度が、フィールド絶縁膜２の下側に形成され
る低不純物濃度６ａの濃度とほぼ同一となるように選ば
れる。
次に、レジストパターン１１を除去した後、第６図Ｂに
示すように、ゲート電極Ｇ及びフィール４ ド絶縁膜２をマスクとして例えばＢのようなｐ型不純物
を高エネルギーで半導体基板１中に高濃度にイオン注入
する。この後、注入不純物の電気的活性化のためのアニ
ールを行う。これによって、第１図、第４図及び第５図
に示すように、ｐ゛型のソース領域５及びｐ−型の低不
純物濃度部６ａを有するｐ゛型のドレイン領域６が形成
される。
示すように、ゲート電極Ｇ及びフィール４ ド絶縁膜２をマスクとして例えばＢのようなｐ型不純物
を高エネルギーで半導体基板１中に高濃度にイオン注入
する。この後、注入不純物の電気的活性化のためのアニ
ールを行う。これによって、第１図、第４図及び第５図
に示すように、ｐ゛型のソース領域５及びｐ−型の低不
純物濃度部６ａを有するｐ゛型のドレイン領域６が形成
される。
この後、上述の実施例で述べたと同様に工程を進めて、
目的とするＬＯＤ型高耐圧ＭＯ３トランジスタを完成さ
せる。
目的とするＬＯＤ型高耐圧ＭＯ３トランジスタを完成さ
せる。
以上のように、この実施例によれば、ドレイン領域６の
周囲の部分ばかりでなく、配線９のコンタクト部の周囲
の部分及びその下部が全てｐ−型の低不純物濃度部６ａ
となっているので、ドレイン領域６と半導体基板１との
接合の部分の至る所に幅の大きな空乏層１０が形成され
る。そして、ドレイン電界はより均一となる。これによ
って、ＬＯＤ型高耐圧ＭＯ３トランジスタの耐圧をより
一層向上させることができる。
周囲の部分ばかりでなく、配線９のコンタクト部の周囲
の部分及びその下部が全てｐ−型の低不純物濃度部６ａ
となっているので、ドレイン領域６と半導体基板１との
接合の部分の至る所に幅の大きな空乏層１０が形成され
る。そして、ドレイン電界はより均一となる。これによ
って、ＬＯＤ型高耐圧ＭＯ３トランジスタの耐圧をより
一層向上させることができる。
以上、本発明の実施例につき具体的に説明した５
が、本発明は、上述の実施例に限定されるものではなく
、本発明の技術的思想に基づく各種の変形が可能である
。
、本発明の技術的思想に基づく各種の変形が可能である
。
例えば、上述の二つの実施例においては、配線９をドレ
インＮ域６にコンタクトさせるために４個のコンタクト
ホールＣ８〜Ｃ４を用いているが、例えば５個以上のコ
ンタクトホールを用いることも可能であることは言うま
でもない。
インＮ域６にコンタクトさせるために４個のコンタクト
ホールＣ８〜Ｃ４を用いているが、例えば５個以上のコ
ンタクトホールを用いることも可能であることは言うま
でもない。
また、上述の二つの実施例においては、ｐチャネルのＬ
ＯＤ型高耐圧ＭＯ３トランジスタに本発明を適用した場
合について説明したが、本発明は、ｎチャネルのＬＯＤ
型高耐圧ＭＯ３トランジスタに適用することも可能であ
る。また、本発明は、必ずしもＬＯＤ型高耐圧ＭＯ３ト
ランジスタに限定されるものではなく、ＬＯＤ型高耐圧
ＭＯＩ−ランジスタ以外の各種の高耐圧ＭＩＳトランジ
スタに適用することが可能である。
ＯＤ型高耐圧ＭＯ３トランジスタに本発明を適用した場
合について説明したが、本発明は、ｎチャネルのＬＯＤ
型高耐圧ＭＯ３トランジスタに適用することも可能であ
る。また、本発明は、必ずしもＬＯＤ型高耐圧ＭＯ３ト
ランジスタに限定されるものではなく、ＬＯＤ型高耐圧
ＭＯＩ−ランジスタ以外の各種の高耐圧ＭＩＳトランジ
スタに適用することが可能である。
以上述べたように、本発明によれば、ドレイン領域の配
線コンタクト部の周囲の部分が低不純物濃度となってい
るので、耐圧の向上を図ることができる。
線コンタクト部の周囲の部分が低不純物濃度となってい
るので、耐圧の向上を図ることができる。
また、ドレイン領域の下部も低不純物濃度となっている
ことにより、耐圧のより一層の向上を図ることができる
。
ことにより、耐圧のより一層の向上を図ることができる
。
第１図は本発明の一実施例によるＬＯＤ型高耐圧ＭＯ３
トランジスタを示す平面図、第２図は第１図の■−■線
に沿っての断面図、第３図は第１図の■−■線に沿って
の断面図、第４図及び第５図は本発明の他の実施例によ
るＬＯＤ型高耐高耐圧ＭＯＳトランジスタす断面図、第
６図Ａ及び第６図Ｂは第４図及び第５図に示すＬＯＤ型
高耐高耐圧ＭＯＳトランジスタ造方法を説明するための
断面図、第７図は従来のＬＯＤ型高耐高耐圧ＭＯＳトラ
ンジスタす平面図、第８図は第７図の■−■線に沿って
の断面図、第９図は第７図のＩＸ−ＩＸ線に沿っての断
面図である。 ７ 図面における主要な符号の説明 に半導体基板、 ２：フィールド絶縁膜、５：ソース領
域、 ６：ドレイン領域、 ６ａ：低不純物濃度部
、 ８，９：配線、 ｌＯ：空乏層、 Ｇ：ゲート電
極、 ＣＩ”Ｃａ ：コンタクトホール。
トランジスタを示す平面図、第２図は第１図の■−■線
に沿っての断面図、第３図は第１図の■−■線に沿って
の断面図、第４図及び第５図は本発明の他の実施例によ
るＬＯＤ型高耐高耐圧ＭＯＳトランジスタす断面図、第
６図Ａ及び第６図Ｂは第４図及び第５図に示すＬＯＤ型
高耐高耐圧ＭＯＳトランジスタ造方法を説明するための
断面図、第７図は従来のＬＯＤ型高耐高耐圧ＭＯＳトラ
ンジスタす平面図、第８図は第７図の■−■線に沿って
の断面図、第９図は第７図のＩＸ−ＩＸ線に沿っての断
面図である。 ７ 図面における主要な符号の説明 に半導体基板、 ２：フィールド絶縁膜、５：ソース領
域、 ６：ドレイン領域、 ６ａ：低不純物濃度部
、 ８，９：配線、 ｌＯ：空乏層、 Ｇ：ゲート電
極、 ＣＩ”Ｃａ ：コンタクトホール。
Claims (2)
- （１）ドレイン領域の配線コンタクト部の周囲の部分が
低不純物濃度となっていることを特徴とする高耐圧ＭＩ
Ｓトランジスタ。 - （２）上記ドレイン領域の下部も低不純物濃度となって
いることを特徴とする請求項１記載の高耐圧ＭＩＳトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020960A JP2993028B2 (ja) | 1990-01-31 | 1990-01-31 | 高耐圧ｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020960A JP2993028B2 (ja) | 1990-01-31 | 1990-01-31 | 高耐圧ｍｉｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225963A true JPH03225963A (ja) | 1991-10-04 |
| JP2993028B2 JP2993028B2 (ja) | 1999-12-20 |
Family
ID=12041744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020960A Expired - Fee Related JP2993028B2 (ja) | 1990-01-31 | 1990-01-31 | 高耐圧ｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2993028B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2005302914A (ja) * | 2004-04-09 | 2005-10-27 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタとその製造方法 |
| US7285831B2 (en) | 2004-08-03 | 2007-10-23 | Samsung Electronics Co., Ltd. | CMOS device with improved performance and method of fabricating the same |
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-01-31 JP JP2020960A patent/JP2993028B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079800A (ja) * | 2002-08-19 | 2004-03-11 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2005302914A (ja) * | 2004-04-09 | 2005-10-27 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタとその製造方法 |
| US7285831B2 (en) | 2004-08-03 | 2007-10-23 | Samsung Electronics Co., Ltd. | CMOS device with improved performance and method of fabricating the same |
| JP2010114453A (ja) * | 2009-12-22 | 2010-05-20 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2993028B2 (ja) | 1999-12-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |