KR20050002076A - 반도체소자 제조 방법 - Google Patents
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Abstract
본 발명은 셀영역과 주변영역에서의 비트라인 콘택을 위해 실시하는 복수의 마스크 공정으로 인한 공정의 복잡성과 제조 비용의 증가를 줄일 수 있는 반도체소자의 제조 방법을 제공하기 위한 것이다. 즉, 종래의 공정에서는 비트라인 콘택 형성시 셀영역과 주변영역의 콘택을 별도로 분리하여 패턴 및 식각 공정을 진행하고 있는데, 본 발명에서는 셀영역의 콘택과 주변영역의 NMOS 트랜지스터의 활성영역(예컨대, 소스/드레인 영역)을 연결하는 콘택을 머지하여 패터닝한 후 높은 선택비를 갖는 조건으로 식각한 다음, 게이트 전도막과 연결하는 콘택과 PMOS 트랜지스터의 활성영역(예컨대, 소스/드레인 영역)을 연결하는 콘택을 별도의 마스크 패턴 형성 후 선택비를 갖는 식각 조건으로 식각하여 오픈부를 형성하고 연속해서 PMOS 트랜지스터의 콘택 저항 감소를 위해 실시하는 보론 이온주입 공정을 실시함으로써, PMOS 트랜지스터의 활성영역에 이온주입을 위해 실시하는 별도의 마스크 형성 공정을 생략할 수 있다. 따라서, 반도체소자의 가격 경쟁력을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 마스크 패턴 공정을 줄여 공정 단순화를 기할 수 있는 반도체소자제조 방법에 관한 것이다.
반도체소자의 패턴이 미세화되면서 비트라인 콘택(Bitline contact)을 셀(Cell)영역과 주변영역(Periphery)에서 각각 분리하여 진행하고 있는 바, 이는 셀영역의 콘택 식각은 층간절연막으로 사용되는 산화막 만을 식각하기 때문에 식각 타겟이 적은 반면, 주변영역의 콘택 식각은 게이트 하드마스크로 사용되는 질화막과 활성영역인 기판의 레벨까지 식각을 해야하기 때문에 식각 타겟의 차이가 많기 때문이다. 아울러, PMOS(P-type Metal Oxide Semiconductor) 트랜지스터의 경우 비트라인 콘택을 위한 식각 공정 후 콘택 저항을 감소시키기 위해 콘택 영역에 별도의 이온주입 공정을 추가한다. 이 때, 주로 보론(Boron)을 이용하여 이온주입한다.
도 1a 내지 도 1i는 종래기술에 따른 비트라인 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 종래의 셀영역 및 주변영역에서의 비트라인 콘택 형성 공정을 살펴 본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(10)에 국부적으로 필드절연막(11)을 형성한다. 필드절연막(11)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation Of Silicon) 방식을 이용하여 형성할 수 있으며, 주로 실리콘산화막을 이용하여 형성한다.
주변영역에 웰(12)을 형성하는 바, 식각 및 이온주입과 열확산 공정을 통해형성하며, 그 구체적인 형성 공정은 주지된 것이므로 생략한다. 여기서, NMOS(N-type Metal Oxide Semiconductor) 트랜지스터가 형성되는 영역에서는 P-웰을 형성하며, PMOS 트랜지스터가 형성되는 영역에서는 N-웰을 형성한다.
기판(10) 상에 게이트절연막(13)과 제1 및 제2전도막(14, 15) 및 하드마스크(16)가 적층된 구조의 게이트전극 패턴을 형성한다.
게이트절연막(13)은 주로 산화막 계열을 사용하고, 제1 및 제2전도막(14, 15)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
하드마스크(16)는 SAC 식각 등 후속 공정에서 제1 및 제2전도막(14, 15)이 어택받는 것을 방지하고, 또한 제1 및 제2전도막(14, 15)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(16) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 절연막을 증착한 다음, 전면식각을 실시하여 게이트전극 패턴 측면에 스페이서(17)를 형성한다.
스페이서(17)는 이온주입에 의해 게이트전극 패턴 측면의 기판(10) 또는 웰(12)에 LDD 구조의 소스/드레인을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
게이트전극 패턴 측면의 기판(10) 또는 웰(12))에 이온주입과 열확산에 의해 기판(10) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(도시하지 않음)을 형성한다.
숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(17) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구조로 형성한다.
이어서, 게이트전극 패턴이 형성된 전체 구조 상부에 층간절연을 위한 제1절연막(18)을 형성한다.
제1절연막(18)은 BPSG(Boro Phospho Silicate Glass)막, BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막 등 산화막 계열의 물질을 사용한다.
한편, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가하여 제1절연막(18) 증착시 갭-필 불량이 초래된다.
이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
한편, 제1절연막(18) 증착 전에 후속 SAC 공정에서 스페이서(17)가 손실되는 것을 방지하기 위해 질화막 계열의 물질을 이용하여 식각정지막을 추가로 형성할 수 있다.
이어서, 제1절연막(18) 상에 셀영역에서의 소스/드레인 영역과 전기적으로 접속될 플러그 형성을 위한 SAC 형성용 포토레지스트 패턴(도시하지 않음)을 형성한다.
한편, 제1절연막(18)과 포토레지스트 패턴 사이에 하드마스크를 추가로 형성할 수 있다. 이 때의 하드마스크는 고집적화에 따라 노광원의 파장이 짧아지므로 패턴 형성을 위해서는 단파장을 투과시키기 위해 포토레지스트의 두께가 얇아져야 하므로, 이로 인해 포토레지스트 패턴의 식각 마스크로서의 기능이 약화되는 것을 보완하기 위한 것이다.
하드마스크용 물질막은 얇은 포토레지스트 패턴의 두께로 식각 공정을 진행하기 때문에 두께가 낮지만 층간절연용으로 주로 사용되는 산화막 계열의 물질막에 대해서는 식각선택비가 높은 것이 요구되므로 주로 질화막 계열의 물질막을 이용한다.
이어서, 포토레지스트 패턴을 식각마스크로 제1절연막(18)을 식각하는 SAC 식각 공정을 실시하여 셀영역에서 게이트전극 패턴 측면의 소스/드레인 영역을 노출시키는 오픈부(도시하지 않음) 즉, 콘택홀을 형성한다. SAC 공정은 주로 불소계 가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 제1절연막(18))을 식각한다. 계속해서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다. 한편, SAC 식각 공정 후 포토레지스트 스트립 공정을 실시할 수도 있다.
이어서, 오픈부가 형성된 전면에 플러그 형성용 전도막을 증착 또는 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 방식을 이용하여 오픈부를 매립하여 노출된 셀영역의 소스/드레인 영역과 전기적으로 접속되도록 한다.
이어서, 셀영역에서만의 국부적인 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 하드마스크(16) 상부와 평탄화되도록 전도막을 제거함으로써, 서로 격리된 플러그(19)를 형성한다.
여기서, 플러그(19) 형성용 전도막으로는 주로 폴리실리콘막이 사용되며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다.
이러한 플러그(19)를 형성하는 공정을 랜딩 플러그 콘택(Landing Plug Contact; 이하 LPC라 함)-1 공정이라고도 하며, 플러그(19) 중 일부는 후속 공정에 의해 비트라인 콘택과 접속되며, 다른 일부는 스토리지노드 콘택과 접속된다.
셀영역 및 주변영역을 포함하는 전면에 제2절연막(20)을 형성한다, 제2절연막(20)은 전술한 제1절연막(18)과 같은 산화막 계열의 물질막을 이용한다. 도 1a는 이러한 제2절연막(20)이 형성된 공정 단면을 나타낸다.
도 1b에 도시된 바와 같이, 제2절연막(20) 상에 셀영역에서의 비트라인 콘택 형성을 위한 포토레지스트 패턴(21)을 형성하는 바, 통상의 포토리소그라피 공정을 적용한다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(21)을 식각마스크로 제2절연막(20)을 선택적으로 식각하여 셀영역에서 플러그(19) 중 비트라인 콘택이 이루어질 플러그(19)를 노출시키는 오픈부(22)를 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(21)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
도 1d에 도시된 바와 같이, 비트라인 콘택용 오픈부(22)가 형성된 전면에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역과 게이트전극 패턴의 제2전도막(15)을 노출시키기 위한 포토레지스트 패턴(23)을 형성한다.
도 1e에 도시된 바와 같이, 포토레지스트 패턴(23)을 식각마스크로 제2절연막(20)과 제1절연막(18)을 식각하여 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역을 노출시키는 오픈부(24a, 24c)를 형성하며, 이와 동시에 제2절연막(20)과 게이트 하드마스크(16)를 식각하여 주변영역에서 비트라인 콘택이 이루어질 게이트전극 패턴의 제2전도막(15)을 노출시키는 오픈부(24b, 24d)를 형성한다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(23)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
도 1f는 셀영역과 주변영역에서 비트라인 콘택을 이루기 위해 복수의 오픈부(22, 24a ∼ 24d)가 형성된 공정 단면을 나타낸다.
도 1g에 도시된 바와 같이, 비트라인 콘택을 이루기 위해 복수의 오픈부(22, 24a ∼ 24d)가 형성된 전면에 포토레지스트를 도포한 다음, 노광 및 현상 공정을 통해 주변영역의 비트라인 콘택이 이루어질 영역 중 PMOS 트랜지스터에 해당하는 영역에 선택적인 이온주입을 위한 마스크인 포토레지스트 패턴(25)을 형성한다. 따라서, PMOS 트랜지스터 영역에서의 오픈부(24c, 24d) 만이 노출되어 있다.
도 1h에 도시된 바와 같이, 포토레지스트 패턴(25)을 이온주입 마스크로 하여 PMOS 트랜지스터 영역에서의 오픈부(24c, 24d)에 선택적인 이온주입(26) 공정을실시한다.
반도체 소자를 개발할 때 가장 골치아픈 것 중의 하나가 PMOS 트랜지스터의 제조이다. 그 이유는 P형 도펀트(Dopant)가 보론(B;Boron, 붕소)밖에 없기 때문이며, 이것이 모든 문제의 근원이다. 원소 주기율표를 살펴보면 3족 원소는 보론 이외에도 Al (Aluminum), In (Indium, 인듐) 이 있다. 하지만, Al과 In은 용해도 (Solid solubility)가 낮기 때문이다. 예컨대, Al은 이온주입을 하면 이것이 실리콘과 잘 섞이는 것이 아니라 어닐링(Anealing)과정을 거치면 서로 자기들 끼리 뭉치게 되어 높은 도핑을 할 수 가 없다. 또한 Al은 실리콘 산화막에 작용하면 실리콘 산화막의 파괴(Breakdown) 전압을 떨어뜨리기 때문에 PMOS 트랜지스터에서는 Al이 덮히고 나면 절대 온도를 상승시키지 않아야 하므로 도펀트로서는 사용이 물가능하다.
그리고, In은 용해도 뿐만아니라 이온화 에너지(Ionization energy)가 높아 예컨대, 100개를 도핑(Doping)하면, 그중 10개 정도 만이 홀을 발생시키므로 활성화율이 낮아 이 역시 도펀트로서 사용이 불가능하다. 다만 문턱전압(Vt) 이온주입과 같은 낮은 도핑에는 제한적으로 사용되기도 한다.
따라서, 보론 만이 P형 도펀트로 사용된다고 해도 과언은 아니다. 보론은 용해도와 이온화율은 좋으나 원자 번호가 5번으로, 입자의 크기가 작고 가볍다는 것이 문제다. 때문에 보론은 이온주입시 표면에 살짝 주입하고 싶어도 이온 주입기로 때리면 기판 깊이 까지 들어가 버리고, 열을 조금만 가해도 확산율(Diffusibity)이 커 깊이 확산해 들어가 버린다. 더군다나 N형 도펀트인 P나 As는 실리콘 산화막을만나면 더 이상 확산하지 않는데 보론은 그냥 통과해 버린다.
따라서, PMOS 트랜지스터의 소스/드레인 영역 형성 후 일련의 공정 과정 및 오픈부(24c) 형성을 위한 식각 공정시 PMOS 트랜지스터의 소스/드레인 영역에서의 보론의 불순물 농도가 감소하게 된다. 콘택 저항은 불순물 농도에 비례하므로 결국 보론의 농도 저하는 콘택 저항의 증가를 유발하게 된다.
이러한 콘택 저항 증가를 방지하기 위해 보론 이온주입을 별도로 실시하게 된다.
계속해서, 도 1i에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(25)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다. 여기서, 도면부호 '27'은 추가의 보론 이온주입에 의해 보론의 불순물 농도가 증가된 PMOS 트랜지스터의 소스/드레인 영역을 나타낸다.
한편, 전술한 종래의 공정에서 비트라인 콘택을 위해 셀영역과 주변영역에서 모두 3개의 마스크 공정이 필요하게 되어, 결국 공정이 복잡해질 뿐만아니라 제조 단가를 상승시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀영역과 주변영역에서의 비트라인 콘택을 위해 실시하는 복수의 마스크 공정으로 인한 공정의 복잡성과 제조 비용의 증가를 줄일 수 있는 반도체소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1i는 종래기술에 따른 비트라인 콘택 형성 공정을 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 비트라인 콘택 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 101 : 필드절연막
102 : 웰 103 : 게이트절연막
104 : 제1전도막 105 : 제2전도막
106 : 하드마스크 107 : 스페이서
108 : 제1절연막 109 : 플러그
110 : 제2절연막 118 : 이온주입
112, 112, 115, 116, 117 : 비트라인 콘택용 오픈부
상기의 목적을 달성하기 위해 본 발명은, 셀영역 및 주변영역을 내포하는 기판에 하드마스크/전도막 구조의 게이트전극 패턴과 소스/드레인 영역을 포함하는 복수의 트랜지스터를 형성하는 단계; 상기 트랜지스터 상에 제1절연막을 형성하는 단계; 상기 셀영역에서 상기 제1절연막을 관통하여 상기 트랜지스터의 상기 소스/드레인 영역에 콘택된 복수의 플러그를 형성하는 단계; 상기 전도막이 형성된 전면에 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각마스크로 상기 제2절연막을 식각하여 상기 셀영역에서 상기 플러그를 노출시키는 제1오픈부를 형성하며, 동시에 상기 제1포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 NMOS 트랜지스터의 소스/드레인 영역을 노출시키는 제2오픈부를 형성하는 단계; 상기 제1포토레지스트 패턴을 제거하는 단계; 상기 제1오픈부 및 상기 제2오픈부가 형성된 전면에 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 하드마스크를 식각하여 상기 주변영역에서 상기 NMOS 및 PMOS 트랜지스터의 전도막을 노출시키는 제3 및 제4오픈부를 형성하며, 동시에 상기 제2포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 PMOS 트랜지스터의 소스/드레인을 노출시키는 제5오픈부를 형성하는 단계; 상기 제2포토레지스트 패턴을 이온주입 마스크로 하여 상기 제4 및 제5오픈부에 이온주입을 실시하는 단계; 및 상기 제2포토레지스트 패턴을 제거하는 단계를 포함하는 반도체소자 제조방법을 제공한다.
종래의 공정 스킴(Scheme)은 비트라인 콘택 형성시 셀영역과 주변영역의 콘택을 별도로 분리하여 패턴 및 식각 공정을 진행하고 있는데, 본 발명에서는 셀영역의 콘택과 주변영역의 NMOS 트랜지스터의 활성영역(예컨대, 소스/드레인 영역)을 연결하는 콘택을 머지(Merge)하여 패터닝한 후 높은 선택비를 갖는 조건으로 식각한 다음, 게이트 전도막과 연결하는 콘택과 PMOS 트랜지스터의 활성영역(예컨대, 소스/드레인 영역)을 연결하는 콘택을 별도의 마스크 패턴 형성 후 선택비를 갖는 식각 조건으로 식각하여 오픈부를 형성하고 연속해서 PMOS 트랜지스터의 콘택 저항 감소를 위해 실시하는 보론 이온주입 공정을 실시함으로써, PMOS 트랜지스터의 활성영역에 이온주입을 위해 실시하는 별도의 마스크 형성 공정을 생략할 수 있도록 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 비트라인 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 셀영역 및 주변영역에서의 비트라인 콘택 형성 공정을 살펴 본다.
반도체소자를 이루기 위한 여러 요소가 형성된 기판(100)에 국부적으로 필드절연막(101)을 형성한다. 필드절연막(101)은 STI 또는 LOCOS 방식을 이용하여 형성할 수 있으며, 주로 실리콘산화막을 이용하여 형성한다.
이어서, NMOS 트랜지스터와 PMOS 트랜지스터가 형성될 주변영역에 웰(102)을 형성하는 바, 식각 및 이온주입과 열확산 공정을 통해 형성하며, 그 구체적인 형성 공정은 주지된 것이므로 생략한다. 여기서, NMOS 트랜지스터가 형성되는 영역에서는 P-웰을 형성하며, PMOS 트랜지스터가 형성되는 영역에서는 N-웰을 형성한다.
기판(100) 상에 게이트절연막(103)과 제1 및 제2전도막(104, 105) 및 하드마스크(106)가 적층된 구조의 게이트전극 패턴을 형성한다.
게이트절연막(103)은 주로 산화막 계열을 사용하고, 제1 및 제2전도막(104, 105)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
하드마스크(106)는 SAC 식각 등 후속 공정에서 제1 및 제2전도막(104, 105)이 어택받는 것을 방지하고, 또한 제1 및 제2전도막(104, 105)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 주로 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막을 하드마스크(106) 물질로 주로 사용한다.
이러한 게이트전극 패턴이 형성된 프로파일을 따라 버퍼 절연막을 증착한 다음, 전면식각을 실시하여 게이트전극 패턴 측면에 스페이서(107)를 형성한다.
스페이서(107)는 이온주입에 의해 게이트전극 패턴 측면의 기판(100) 또는 웰(102)에 LDD 구조의 소스/드레인 영역을 형성함과 아울러 SAC 공정시 게이트전극 패턴 측면의 어택을 방지하기 위한 것이다.
따라서, 질화막의 단독 또는 산화막과 질화막이 적층된 구조 또는 질화막/산화막/질화막 구조 등 다양한 구조로 형성하며, 여기서 사용되는 질화막은 실리콘산화질화막 또는 실리콘질화막을 포함한다.
여기서, 산화막을 포함하는 적층 구조를 형성하는 이유는 산화막이 질화막에 비해 유전 상수가 낮아 기생 용량이 적어 리프레쉬 특성을 향상시킬 수 있기 때문이다.
게이트전극 패턴 측면의 기판(100, 셀영역) 및 웰(102, 주변영역)에 이온주입과 열확산에 의해 기판(100) 표면으로부터 일정 깊이까지 확장된 소스/드레인 영역(도시하지 않음)을 형성한다.
숏 채널에 의한 핫 캐리어 효과를 방지하기 위해 로우 레벨의 불순물 도핑 및 스페이서(107) 형성 후 다시 하이 레벨의 불순물 도핑을 실시하여 컨벤셔널한 구조로 형성한다.
따라서, 셀영역과 주변영역에 각각 게이트전극 패턴과 소스/드레인 영역으로 구성된 트랜지스터 형성 공정이 완료된다.
이어서, 게이트전극 패턴이 형성된 전체 구조 상부에 층간절연을 위한 제1절연막(108)을 형성한다.
제1절연막(108)은 BPSG막, BSG막, PSG막, TEOS막 또는 HDP 산화막 등 산화막 계열의 물질을 사용한다.
한편, 고집적화에 따라 게이트전극 패턴의 수직 높이가 증가하여 게이트전극 패턴 사이에서의 종횡비가 증가하여 제1절연막(108) 증착시 갭-필 불량이 초래된다. 이를 방지하기 위해 최근에는 갭-필 특성이 우수한 SOD막 등을 이용하여 도포하고, 막의 치밀화를 위해 열처리 공정을 실시한다.
한편, 제1절연막(108) 증착 전에 후속 SAC 공정에서 스페이서(107)가 손실되는 것을 방지하기 위해 질화막 계열의 물질을 이용하여 식각정지막을 추가로 형성할 수 있다.
이어서, 제1절연막(108) 상에 셀영역에서의 소스/드레인 영역과 전기적으로 접속될 플러그 형성을 위한 SAC 형성용 포토레지스트 패턴(도시하지 않음)을 형성한다.
한편, 제1절연막(108)과 포토레지스트 패턴 사이에 하드마스크를 추가로 형성할 수 있다. 이 때의 하드마스크는 고집적화에 따라 노광원의 파장이 짧아지므로 패턴 형성을 위해서는 단파장을 투과시키기 위해 포토레지스트의 두께가 얇아져야 하므로, 이로 인해 포토레지스트 패턴의 식각 마스크로서의 기능이 약화되는 것을 보완하기 위한 것이다.
하드마스크용 물질막은 얇은 포토레지스트 패턴의 두께로 식각 공정을 진행하기 때문에 두께가 낮지만 층간절연용으로 주로 사용되는 산화막 계열의 물질막에 대해서는 식각선택비가 높은 것이 요구되므로 주로 질화막 계열의 물질막을 이용한다.
이어서, 포토레지스트 패턴을 식각마스크로 제1절연막(108)을 식각하는 SAC 식각 공정을 실시하여 셀영역에서 게이트전극 패턴 측면의 소스/드레인 영역을 노출시키는 오픈부(도시하지 않음) 즉, 콘택홀을 형성한다. SAC 공정은 주로 불소계가스에 대해 식각선택비를 갖는 산화막과 질화막을 이용하여 하지층(즉, 제1절연막(108))을 식각한다. 계속해서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다. 한편, SAC 식각 공정 후 포토레지스트 스트립 공정을 실시할 수도 있다.
이어서, 오픈부가 형성된 전면에 플러그 형성용 전도막을 증착 또는 SEG 방식을 이용하여 오픈부를 매립하여 노출된 셀영역의 소스/드레인 영역과 전기적으로 접속되도록 한다.
이어서, 셀영역에서만의 국부적인 전면식각 또는 CMP 공정을 실시하여 하드마스크(106) 상부와 평탄화되도록 전도막을 제거함으로써, 서로 격리된 복수의 플러그(109)를 형성한다.
여기서, 플러그(109) 형성용 전도막으로는 주로 폴리실리콘막이 사용되며, 이외에도 텅스텐막, Ti막, TiN막 등을 사용할 수 있다.
이러한 플러그(109)를 형성하는 공정을 LPC-1 공정이라고도 하며, 플러그(109) 중 일부는 후속 공정에 의해 비트라인 콘택과 접속되며, 다른 일부는 스토리지노드 콘택(Storage node contact)과 접속된다.
셀영역 및 주변영역을 포함하는 전면에 제2절연막(110)을 형성한다, 제2절연막(110)은 전술한 제1절연막(108)과 같은 산화막 계열의 물질막을 이용한다. 도 2a는 이러한 제2절연막(110)이 형성된 공정 단면을 나타낸다.
도 2b에 도시된 바와 같이, 제2절연막(110) 상에 셀영역에서의 비트라인 콘택 형성을 위한 포토레지스트 패턴(111)을 형성하는 바, 통상의 포토리소그라피 공정을 적용한다.
한편, 본 발명에서는 이러한 셀영역에서의 비트라인 콘택 형성을 위한 공정에서 주변영역의 NMOS 트랜지스터의 활성영역(예컨대, 소스/드레인 영역)을 오픈시키는 공정을 동시에 실시한다. 이를 위해 두 영역에서의 비트라인 콘택 오픈을 위해 마스크를 머지한다.
이어서, 셀영역에서 포토레지스트 패턴(111)을 식각마스크로 제2절연막(110)을 선택적으로 식각하여 플러그(109) 중 비트라인 콘택이 이루어질 플러그(109)를 노출시키는 오픈부(112)를 형성하며, 동시에 주변영역의 NMOS 트랜지스터 형성 영역에서 포토레지스트 패턴(111)을 식각마스크로 제2절연막(110)과 제1절연막(108)을 식각하여 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역을 노출시키는 오픈부(113)를 형성한다. 이 때, 셀영역에서 질화막으로 이루어진 하드마스크(106)와 산화막으로 이루어진 제2절연막 간의 식각선택비를 높이는 식각 공정을 적용하는 바, C4F6, C4F8, 또는 C5F8등의 가스를 이용하는 것이 바람직하다.
이어서, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(111)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다.
도 2c는 셀영역과 주변영역의 NMOS 트랜지스터의 소스/드레인 영역에서 비트라인 콘택을 이루기 위해 각각 오픈부(112, 113)가 형성된 공정 단면을 나타낸다.
도 2d에 도시된 바와 같이, 셀영역과 NMOS 트랜지스터의 소스/드레인 영역에 각각 비트라인 콘택용 오픈부(112, 113)가 형성된 전면에 포토레지스트를 도포한다음, 노광 및 현상 공정을 통해 주변영역에서 비트라인 콘택이 이루어질 PMOS 트랜지스터의 게이트전극 패턴 측면의 소스/드레인 영역과, NMOS 트랜지스터와 PMOS 트랜지스터의 게이트전극 패턴의 제2전도막(105)을 노출시키기 위한 포토레지스트 패턴(114)을 형성한다.
도 2e에 도시된 바와 같이, 포토레지스트 패턴(114)을 식각마스크로 제2절연막(110)과 제1절연막(108)을 식각하여 NMOS 트랜지스터에서 비트라인 콘택이 이루어질 게이트전극 패턴 측면의 소스/드레인 영역을 노출시키는 오픈부(116)를 형성하며, 이와 동시에 제2절연막(110)과 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 하드마스크(106)를 식각하여 비트라인 콘택이 이루어질 게이트전극 패턴의 제2전도막(105)을 노출시키는 오픈부(116, 117)를 형성한다.
도 2f에 도시된 바와 같이, 전술한 포토레지스트 패턴(114)을 제거하지 않고 주변영역의 비트라인 콘택이 이루어질 영역 중 PMOS 트랜지스터에 해당하는 영역에 선택적인 이온주입을 위한 마스크로 사용하는 바, 포토레지스트 패턴(114)을 이온주입 마스크로 하여 PMOS 트랜지스터 영역에서의 오픈부(116, 117)에 보론을 이용한 선택적인 이온주입(118) 공정을 실시한다.
이 때, NMOS 트랜지스터의 게이트전극의 제2전도막(105)에도 이온주입이 이루어지나, 그 전도 특성에 아무런 영향을 주지 않는다.
계속해서, 도 2g에 도시된 바와 같이, 포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(114)을 제거한 다음, 세정 공정을 통해 식각 부산물을 제거한다. 여기서, 도면부호 '119'는 추가의 보론 이온주입에 의해 보론의 불순물 농도가증가된 영역을 나타낸다.
전술한 바와 같이 이루어지는 본 발명은, 셀영역의 비트라인 콘택과 주변영역의 NMOS 트랜지스터의 소스/드레인 영역의 비트라인 콘택을 하나의 마스크로 실시하고, 아울러 주변영역에서 PMOS 트랜지스터의 소스/드레인 영역과 게이트전극 및 NMOS 트랜지스터의 게이트전극의 비트라인 콘택 및 PMOS 트랜지스터의 보론 추가 이온주입을 하나의 마스크로 실시함으로써, 종래의 공정에서 비트라인 콘택을 위해 셀영역과 주변영역에서 모두 3개의 마스크 공정이 필요하던 것을 두개의 마스크 패턴 만을 사용하는 공정으로 줄일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인 콘택 형성 공정을 그 일예로 하였으나, 이외에도 셀영역과 주변영역에서 동시에 필요로 하는 콘택 형성 공정 등에 적용이 가능하다.
상술한 바와 같은 본 발명은, 마스크 공정을 줄일 수 있어, 궁극적으로 반도체소자의 가격 경쟁력을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
Claims (6)
- 셀영역 및 주변영역을 내포하는 기판에 하드마스크/전도막 구조의 게이트전극 패턴과 소스/드레인 영역을 포함하는 복수의 트랜지스터를 형성하는 단계;상기 트랜지스터 상에 제1절연막을 형성하는 단계;상기 셀영역에서 상기 제1절연막을 관통하여 상기 트랜지스터의 상기 소스/드레인 영역에 콘택된 복수의 플러그를 형성하는 단계;상기 전도막이 형성된 전면에 제2절연막을 형성하는 단계;상기 제2절연막 상에 제1포토레지스트 패턴을 형성하는 단계;상기 제1포토레지스트 패턴을 식각마스크로 상기 제2절연막을 식각하여 상기 셀영역에서 상기 플러그를 노출시키는 제1오픈부를 형성하며, 동시에 상기 제1포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 NMOS 트랜지스터의 소스/드레인 영역을 노출시키는 제2오픈부를 형성하는 단계;상기 제1포토레지스트 패턴을 제거하는 단계;상기 제1오픈부 및 상기 제2오픈부가 형성된 전면에 제2포토레지스트 패턴을 형성하는 단계;상기 제2포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 하드마스크를 식각하여 상기 주변영역에서 상기 NMOS 및 PMOS 트랜지스터의 전도막을 노출시키는 제3 및 제4오픈부를 형성하며, 동시에 상기 제2포토레지스트 패턴을 식각마스크로 상기 제2절연막과 상기 제1절연막을 식각하여 상기 주변영역에서의 PMOS 트랜지스터의 소스/드레인을 노출시키는 제5오픈부를 형성하는 단계;상기 제2포토레지스트 패턴을 이온주입 마스크로 하여 상기 제4 및 제5오픈부에 이온주입을 실시하는 단계; 및상기 제2포토레지스트 패턴을 제거하는 단계를 포함하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제1 내지 제5오픈부는 비트라인 콘택을 위한 오픈부인 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 이온주입시, 보론(B)을 도펀트로 하여 이온주입하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 이온주입시, 상기 제3오픈부에도 이온주입이 이루어지는 것을 특징으로하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2오픈부를 형성하는 단계에서, C4F6, C4F8또는 C5F8가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2절연막은 산화막 계열인 것을 특징으로 하는 반도체소자 제조 방법.
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733216B1 (ko) * | 2005-06-27 | 2007-06-27 | 주식회사 하이닉스반도체 | 이온 주입용 마스크 패턴 제조방법을 포함하는 반도체 소자제조방법 |
| KR100808587B1 (ko) * | 2005-12-28 | 2008-02-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US7446043B2 (en) | 2005-09-13 | 2008-11-04 | Samsung Electronics Co., Ltd. | Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the contact structure and semiconductor device |
| KR100895375B1 (ko) * | 2007-10-31 | 2009-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US8207029B2 (en) | 2009-02-02 | 2012-06-26 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
Families Citing this family (1)
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|---|---|---|---|---|
| KR100284905B1 (ko) * | 1998-10-16 | 2001-04-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| KR100352768B1 (ko) * | 2000-01-27 | 2002-09-16 | 삼성전자 주식회사 | 반도체 장치의 콘택 형성 방법 |
| JP4477197B2 (ja) | 2000-05-18 | 2010-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-06-30 KR KR1020030043123A patent/KR100983514B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733216B1 (ko) * | 2005-06-27 | 2007-06-27 | 주식회사 하이닉스반도체 | 이온 주입용 마스크 패턴 제조방법을 포함하는 반도체 소자제조방법 |
| US7446043B2 (en) | 2005-09-13 | 2008-11-04 | Samsung Electronics Co., Ltd. | Contact structure having silicide layers, semiconductor device employing the same, and methods of fabricating the contact structure and semiconductor device |
| KR100808587B1 (ko) * | 2005-12-28 | 2008-02-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100895375B1 (ko) * | 2007-10-31 | 2009-04-29 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| US8207029B2 (en) | 2009-02-02 | 2012-06-26 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| US9613811B2 (en) | 2013-12-06 | 2017-04-04 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
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