KR20010066327A - 듀얼 게이트전극 제조방법 - Google Patents

듀얼 게이트전극 제조방법 Download PDF

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Abstract

본 발명은 듀얼(dual) 게이트전극 제조방법에 관한 것으로, CMOS의 듀얼 게이트전극의 제조공정시 NMOS영역과 PMOS영역의 게이트전극으로 사용되는 실리콘층 패턴과 소오스/드레인영역으로 예정되는 부분에 불순물을 동시에 이온주입하여 게이트전극과 소오스/드레인영역을 형성하여 마스크공정을 줄이고, 금속배선콘택 형성공정에서 사용되는 식각방지막과 게이트전극 상의 마스크절연막을 동시에 형성하여 공정을 단순하게 하고, 콘택저항을 감소시킴으로써 트랜지스터의 동작 특성을 향상시켜 공정의 안정성을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

듀얼 게이트전극 제조방법{A method for fabricating dual gate electrode}
본 발명은 씨모스에서 듀얼 게이트전극 제조방법에 관한 것으로, 특히 CMOS의 듀얼 게이트전극을 사용하는 트랜지스터의 제조공정에서 게이트전극으로 사용되는 다결정실리콘층 패턴과 소오스/드레인영역에 이온주입공정을 동시에 실시하는 방법에 관한 것이다.
종래의 듀얼 게이트전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)(n+: AS· P, p+: B·BF2)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+게이트와 p+게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성상 게이트 디플리션이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+폴리실리콘 게이트를 증착해야 하므로 각각의 공정을 셋업(set-up) 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착하고 디파인하고 패터닝해야 되는 복잡성이 있다.
이하, 종래기술에 따른 듀얼 게이트전극 제조방법을 설명하기로 한다.
먼저, 반도체기판에서 소자분리영역으로 예정되는 부분에 소자분리절연막을 형성한다.
다음, NMOS영역으로 예정되는 부분에 p웰을 형성하고, PMOS영역으로 예정되는 부분에 n웰을 형성한다.
그 다음, 전체표면 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상부에 다결정실리콘층을 형성한 후, 상기 다결정실리콘층 상부에 NMOS를 노출시키는 제1감광막 패턴을 형성하고, n 형 불순물을 임플란트하여 n+형 다결정실리콘층를 형성한다.
다음, 상기 제1감광막 패턴을 제거하고, 상기 다결정실리콘층 상부에 PMOS를 노출시키는 제2감광막 패턴을 형성한 후, p 형 불순물을 임플란트하여 p+형 다결정실리콘층을 형성한다.
그 다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 확산방지막, 텅스텐층 및 마스크절연막의 적층구조를 형성한 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조 및 불순물이 이온주입된 다결정실리콘층을 식각하여 마스크절연막 패턴, 텅스텐층 패턴, 확산방지막 패턴 및 게이트전극을 형성한다.
다음, 저농도의 불순물을 이온주입하여 LDD영역을 형성하고, 상기 구조의 측벽에 절연막스페이서를 형성한 다음, 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성한다.
상기와 같이 종래기술에 따른 듀얼 게이트전극 제조방법은, 게이트절연막/다결정실리콘층/마스크절연막의 적층구조를 갖는 듀얼 게이트 트랜지스터에서는 다결정실리콘 또는 비정질실리콘층을 증착한 후 NMOS와 PMOS영역을 각각 독립적인 마스크공정으로 게이트전극의 다결정실리콘층을 도핑하고 패터닝한 다음 소오스/드레인영역을 형성하기 위한 이온주입공정을 실시하므로 4회의 마스크공정을 실시하였다.또한, 소자가 점점 고집적화되어 감에 따라 콘택의 크기가 줄어들어 저항이 증가하고 얕은 접합의 도입으로 접합누설전류의 증가 등 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 다결정실리콘층 또는 비정질실리콘층으로 게이트전극을 형성하고, NMOS영역과 PMOS영역을 각각 독립적으로 오픈시킨 후 불순물을 이온주입하여 소오스/드레인영역을 형성하는 동시에 상기 게이트전극에 불순물을 이온주입하여 마스크공정을 감소시킴으로써 공정을 단순화시키는 듀얼 게이트전극 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 8 은 본 발명에 따른 듀얼 게이트전극 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체기판 11 : p웰
12 : n웰 13 : 소자분리절연막
14 : 게이트절연막 15a : 다결정실리콘층
15b : 게이트전극 15c : n+게이트전극
15d : p+게이트전극 16a : n-LDD영역
16b : p- LDD영역 17 : 절연막 스페이서
18a : n+소오스/드레인영역 18b : p+소오스/드레인영역
19 : 살리사이드막 20 : 식각방지막
21 : 층간절연막 22 : 금속배선콘택
이상의 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트전극 제조방법은,
NMOS영역과 PMOS영역이 구비되는 반도체기판 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상에 게이트전극을 형성하는 공정과,
상기 NMOS영역에 n-불순물을 이온주입하여 n-LDD영역을 형성한 다음, 상기 PMOS영역에 p-불순물을 이온주입하여 p-LDD영역을 형성하는 공정과,
상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 NMOS영역에 n+불순물을 이온주입하여 n+게이트전극 및 n+소오스/드레인영역을 형성한 다음, 상기 PMOS마스크에 p+불순물을 이온주입하여 p+게이트전극 및 p+소오스/드레인영역을 형성하는 공정과,
상기 n+, p+게이트전극 및 n+, p+소오스/드레인영역 상부에 살리사이드막을형성하고, 전체표면 상부에 식각방지막을 형성하는 공정과,
상기 식각방지막 상부에 층간절연막을 형성하고, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막 및 식각방지막을 식각하여 금속배선콘택홀을 형성하는 공정과,
상기 금속배선콘택홀을 통하여 상기 살리사이드막과 접속되는 금속배선콘택을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 8 은 본 발명에 따른 듀얼 게이트전극 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.
다음, NMOS영역으로 예정되는 부분에 p웰(11)을 형성하고, PMOS영역으로 예정되는 부분에 n웰(12)을 형성한다. (도 1 참조)
그 다음, 전체표면 상부에 게이트절연막(14)을 성장시킨다. (도 2 참조)
다음, 상기 게이트절연막(14) 상부에 다결정실리콘층(15a)을 형성한다. (도 3 참조)
그 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 다결정실리콘층(15a)을 식각하여 게이트전극(15b)을 형성한다.
다음, NMOS영역을 노출시키는 NMOS마스크를 이온주입마스크로 사용하여 저농도의 n-불순물을 이온주입하여 n-LDD영역(16a)을 형성한 후, PMOS영역을 노출시키는 PMOS마스크를 이온주입마스크로 사용하여 저농도의 p-불순물을 이온주입하여 p-LDD영역(16b)을 형성한다. (도 4 참조)
그 다음, 전체표면 상부에 절연막(도시안됨)을 형성한 후 전면식각공정을 실시하여 상기 게이트전극(15b)의 측벽에 절연막 스페이서(17)를 형성한다.
그 후, NMOS마스크를 이온주입마스크로 사용하여 상기 게이트전극(15b) 및 절연막 스페이서(17)의 양측에 고농도의 n+불순물을 이온주입하여 n+ 게이트전극(15c)와 n+소오스/드레인영역(18a)을 형성한다.
이어서, PMOS마스크를 이온주입마스크로 사용하여 상기 게이트전극(15b) 및 절연막 스페이서(17)의 양측에 고농도의 p+불순물을 이온주입하여 p+ 게이트전극(15d)와 p+소오스/드레인영역(18b)을 형성한다.
다음, 상기 게이트절연막(14)을 제거하여 반도체기판(10)을 노출시키고, 상기 n+게이트전극(15c), p+게이트전극(15d) 및 노출된 반도체기판(10)의 표면에 선택적으로 살리사이드막(19)을 형성한다. 이때, 상기 살리사이드막(19)은 Ti계열의 금속 또는 Co계열의 금속 또는 Ti를 다량 함유하는 실리사이드막 또는 Co를 다량 함유하는 실리사이드막으로 형성하여 반도체기판(10)에서 소모되는 실리콘의 양을 제한시켜 소오스/드레인영역이 손상되는 것을 최소화시킨다. (도 6 참조)
그 다음, 전체표면 상부에 식각방지막(20)을 형성하되, 상기 식각방지막(20)은 질화막 또는 후속공정으로 형성되는 층간절연막과 식각선택비를 갖는 산화물을 이용하여 형성한다. 상기 식각방지막(20)은 상기 살리사이드막(19) 상부에서 마스크절연막의 역할을 하는 동시에 후속 금속배선 콘택홀을 형성하기 위한 식각공정시식각장벽의 역할을 한다. (도 7 참조)
다음, 전체표면 상부에 층간절연막(21)을 형성한다.
그리고, 상기 반도체기판(10)에서 금속배선 콘택으로 예정되는 부분을 노출시키는 금속배선 콘택마스크를 식각마스크로 사용하여 상기 층간절연막(21) 및 식각방지막(20)을 식각하여 금속배선 콘택홀(도시안됨)을 형성한다.
그 후, 상기 금속배선 콘택홀을 통하여 상기 살리사이드막(19)에 접속되는 금속배선 콘택(22)을 형성한다. (도 8 참조)
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, CMOS의 듀얼 게이트전극의 제조공정시 NMOS영역과 PMOS영역의 게이트전극으로 사용되는 실리콘층 패턴과 소오스/드레인영역으로 예정되는 부분에 불순물을 동시에 이온주입하여 게이트전극과 소오스/드레인영역을 형성하여 마스크공정을 줄이고, 금속배선콘택 형성공정에서 사용되는 식각방지막과 게이트전극 상의 마스크절연막을 동시에 형성하여 공정을 단순하게 하고 콘택저항을 감소시킴으로써 트랜지스터의 동작 특성을 향상시켜 공정의 안정성을 확보하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.

Claims (6)

  1. NMOS영역과 PMOS영역이 구비되는 반도체기판 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상에 게이트전극을 형성하는 공정과,
    상기 NMOS영역에 n-불순물을 이온주입하여 n-LDD영역을 형성한 다음, 상기 PMOS영역에 p-불순물을 이온주입하여 p-LDD영역을 형성하는 공정과,
    상기 게이트전극의 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 NMOS영역에 n+불순물을 이온주입하여 n+게이트전극 및 n+소오스/드레인영역을 형성한 다음, 상기 PMOS마스크에 p+불순물을 이온주입하여 p+게이트전극 및 p+소오스/드레인영역을 형성하는 공정과,
    상기 n+, p+게이트전극 및 n+, p+소오스/드레인영역 상부에 살리사이드막을 형성하고, 전체표면 상부에 식각방지막을 형성하는 공정과,
    상기 식각방지막 상부에 층간절연막을 형성하고, 금속배선 콘택마스크를 식각마스크로 상기 층간절연막 및 식각방지막을 식각하여 금속배선콘택홀을 형성하는 공정과,
    상기 금속배선콘택홀을 통하여 상기 살리사이드막과 접속되는 금속배선콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트절연막은 산화막, 질화막, 산화질화막 및 질화막/산화막의 적층구조로 이루어지는 군에서 임의로 선택되는 하나로 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  3. 제 1 항에 있어서,
    상기 게이트전극은 다결정실리콘층 또는 비정질실리콘층으로 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막 스페이서는 산화막, 질화막 및 산화막/질화막의 적층구조로 이루어지는 군에서 임의로 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  5. 제 1 항에 있어서,
    상기 살리사이드막은 Ti계열, Co계열, Ti를 다량함유하는 실리사이드막 및 Co를 다량함유하는 실리사이드막으로 이루어지는 군에서 임의로 선택되는 하나를 증착시켜 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  6. 제 1 항에 있어서,
    상기 식각방지막은 질화막 또는 상기 층간절연막과 식각선택비를 갖는 산화물으로 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100411025B1 (ko) * 2001-12-11 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100446860B1 (ko) * 2002-06-12 2004-09-04 동부전자 주식회사 반도체소자의 제조방법
KR100488540B1 (ko) * 2002-08-29 2005-05-11 삼성전자주식회사 반도체소자 및 이를 제조하는 방법
KR100514166B1 (ko) * 2004-01-20 2005-09-13 삼성전자주식회사 상보형 반도체 소자 형성방법
US6962862B2 (en) 2001-07-25 2005-11-08 Nec Electronics Corporation Manufacturing method of semiconductor device
KR101133530B1 (ko) * 2005-07-29 2012-04-05 매그나칩 반도체 유한회사 반도체 소자 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293790A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
JPH10261792A (ja) * 1997-03-18 1998-09-29 Hitachi Ltd 半導体装置およびその製造方法
JPH10294459A (ja) * 1997-04-22 1998-11-04 Sharp Corp 半導体装置の製造方法
JPH1154745A (ja) * 1997-07-29 1999-02-26 Sony Corp 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293790A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置およびその製造方法
JPH10261792A (ja) * 1997-03-18 1998-09-29 Hitachi Ltd 半導体装置およびその製造方法
JPH10294459A (ja) * 1997-04-22 1998-11-04 Sharp Corp 半導体装置の製造方法
JPH1154745A (ja) * 1997-07-29 1999-02-26 Sony Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962862B2 (en) 2001-07-25 2005-11-08 Nec Electronics Corporation Manufacturing method of semiconductor device
KR100411025B1 (ko) * 2001-12-11 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100446860B1 (ko) * 2002-06-12 2004-09-04 동부전자 주식회사 반도체소자의 제조방법
KR100488540B1 (ko) * 2002-08-29 2005-05-11 삼성전자주식회사 반도체소자 및 이를 제조하는 방법
KR100514166B1 (ko) * 2004-01-20 2005-09-13 삼성전자주식회사 상보형 반도체 소자 형성방법
KR101133530B1 (ko) * 2005-07-29 2012-04-05 매그나칩 반도체 유한회사 반도체 소자 제조방법

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