KR100341196B1 - 반도체 도핑 방법 및 반도체 - Google Patents

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Abstract

본 발명은 매우 좁은 폴리실리콘 게이트를 통하여 게이트 유전체 계면에 이를 때까지 강도핑하면서 동시에 매우 얕은 소스 드레인 확장부를 형성하는 방법에 관한 것이다. 또한, 본 발명은 이러한 방법에 따라 형성된 반도체에 관한 것이다.

Description

반도체 도핑 방법 및 반도체{METHOD OF DOPING A GATE AND CREATING A VERY SHALLOW SOURCE/DRAIN EXTENSION AND RESULTING SEMICONDUCTOR}
본 발명은 전반적으로 반도체 웨이퍼를 가공하는 방법에 관한 것이다. 보다 상세하게, 본 발명은 매우 좁은 폴리실리콘 게이트를 도핑하며 동시에 매우 얕은 소스 드레인(source-drain: S/D) 확장부를 형성하는 방법에 관한 것이다. 본 발명은 또한 이러한 방법에 따라 형성된 반도체를 포함한다.
지금까지, 보다 고성능의 칩에 대한 요구에 따라 보다 큰 전류를 얻기 위하여 MOSFET(metal oxide semiconductor field effect transistor)의 채널 길이가 점점 더 짧아져왔다. 이러한 고성능은 얕은 소스 드레인(S/D) 확장부 및 게이트 유전체 계면까지 완전히 강도핑된 폴리실리콘 게이트를 필요로 한다. 하지만, 종횡비가 1에 가깝게 폴리실리콘 폭이 더욱 좁아짐에 따라, 게이트 규정 에칭 이후에 통상적인 이온 주입에 의하여 폴리실리콘 게이트를 최적 조건으로 도핑하는 것이 매우 어렵게 된다.
이러한 결과, 매우 얕은 S/D 확장부와 함께 강도핑된 폴리실리콘 게이트가 만들어질 수 있는 제조 공정을 확보할 필요가 있다.
본 발명은 적어도 하나의 폴리실리콘 게이트와 적어도 하나의 소스/드레인 영역을 구비하는 층(예를 들면, 기판)을 제공하고 적어도 하나의 게이트 스택(stack)과 소스 드레인 영역을 동시에 도핑하는 방법이다. 그 결과, 좁고(즉, 0.2 ㎛보다 작음), 게이트 유전체 계면까지 완전히 강도핑(즉, 1 ㎤당 도펀트 원자 개수가 1019보다 큼)된 폴리실리콘 게이트를 제공하는 동시에 매우 얕은 S/D 확장부(즉, 0.1 ㎛보다 작음)가 도펀트의 과잉 횡방향 산란(extra lateral scattering) 없이 생성될 수 있다.
본 발명은 또한 이에 따라 제조된 매우 얕은 S/D 확장부와 게이트 유전체 계면까지 강도핑된 폴리실리콘 게이트를 갖는 반도체를 포함한다.
도 1은 본 발명에 따라 도핑하기 전의 반도체 웨이퍼의 도면,
도 2는 본 발명의 제 1 실시예에 따른 도핑 방법의 도면,
도 3은 본 발명의 제 2 실시예에 따른 도핑 방법의 도면,
도 4는 본 발명의 제 3 실시예에 따른 도핑 방법의 도면,
도 5는 본 발명의 대체 단계에 따라 깊은 S/D 확산부를 형성한 후의 구조의 도면,
도 6은 본 발명에 따라 완성된 반도체의 도면,
도 7은 본 발명의 제 4 실시예에 따른 도핑 방법에서의 제 1 단계의 도면,
도 8은 본 발명의 제 4 실시예에 따른 도핑 방법에서의 제 2 단계의 도면.
도면의 주요 부분에 대한 부호의 설명
10 : CMOS 소자 12 : 기판
14 : 얕은 트렌치 격리 16 : p-웰
18 : n-웰 19 : S/D 영역
20 : 게이트 스택 22 : 게이트 유전층
24 : 폴리실리콘 게이트 26 : 게이트 배선 재료층
40 : 확산 방지 재료
본 발명의 전술한 특징과 이점 및 다른 특징과 이점은 이하의 본 발명의 바람직한 실시예의 보다 상세한 기술로부터 명확해질 것이다.
유사한 참조 부호가 유사한 구성 요소를 나타내는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 기술할 것이다.
비록 본 발명의 몇몇 바람직한 실시예를 상세하게 도시하고 기술하였으나, 첨부된 청구 범위의 범주를 벗어나지 않고 다양한 변화 및 변경이 만들어질 수 있다는 것이 당연하다. 본 발명의 범주는 결코 구성 요소의 수, 재료, 형상, 상대적 배열 등에 결코 제한되지 않을 것이며, 이들은 단지 바람직한 실시예의 예로써만 개시된 것이다. 구체적으로, 본 발명은 고성능 로직 기술에 사용하기 위한 용도로 개시된 것이다. 하지만, 본 발명은 또한 고집적 NVRAM(non-volatile random access memory) 또는 다른 소자의 게이트 및 S/D 확장부를 도핑하는 데 사용될 수 있다.
도 1은 통상적인 기법에 따라서 소자 격리부(isolation), n-웰 및 p-웰, 게이트 스택(gate stack)이 형성되어 있는 본 발명에 따라 도핑하기 전의 고성능 CMOS(complementary metal-oxide semiconductor) 소자(10)의 단면도이다. 이 제조 공정 단계에서의 소자는 일반적으로 예를 들어 0.3 ㎛-0.4 ㎛ 깊이를 갖는 다수의 얕은 트렌치 격리부(shallow trench isolation: STI)(14)가 표면에 위치하는 실리콘 층 또는 기판(12)을 포함한다. 소자(10)의 웰(16, 18)은 격리 트렌치(14) 사이에 위치한다. 소자는 p-웰(16) 및 n-웰(18)을 포함한다.
이 제조 단계에서는 또한 폴리실리콘 게이트 스택(20)이 형성되어 있다. 게이트 스택(20)은 일반적으로 웰(16, 18) 위에 있는 폴리실리콘 몸체 또는 게이트(24) 및 게이트 유전층(22), 예를 들어 실리콘 이산화물을 포함한다. 나중에 티타늄 살리사이드(titanium salicide)를 형성하는 공정 대신에 게이트 스택 에칭 이전에 폴리실리콘 게이트(24)의 상부 표면 상에 게이트 배선 재료층(26)이 제공될 수도 있다. 이러한 배선 재료는 예를 들어 텅스텐(W) 또는 텅스텐 실리사이드(WSix)와 같은 임의의 고도전성(highly conductive) 재료일 수 있다.
이들 구조의 형성 후, 본 발명에 따라, 폴리실리콘 게이트(24)와 소스/드레인(S/D) 영역을 동시에 도핑한다.
도 2에 도시한 바와 같이 본 발명의 제 1 실시예에서, 기상 도핑(gas phase doping)을 선택적으로 사용하여 폴리실리콘 게이트 및 S/D 영역을 동시에 도핑한다. 구체적으로, 이 실시예에서는 도핑하지 않을 게이트 스택(20)과 웰(18)을 적절한 확산 방지 재료(40)로 피복한다. 이러한 확산 방지 재료(40)를 화학 증기 증착(CVD), 증기 증착 또는 스퍼터링과 같은 다양한 방법에 의하여 증착할 수 있다. 더욱이, 확산 방지 재료(40)는 다양한 형태를 취할 수 있다. 예를 들면, 공정의 진행 정도에 따라 실리콘 질화물 또는 실리콘 이산화물을 사용할 수 있다. 이어서, 마스킹되지 않은 영역을 도핑하기 위하여, 사용되는 도펀트에 따라 소자(10) 전체를 800℃보다 높은 온도로 가열하며, S/D 영역(19) 및 폴리실리콘 게이트(24)를 선택된 유형, 즉 n-형 또는 p-형의 기체(또는 플라즈마) 도핑 소스(30)에 노출시킨다. 이러한 가스는 원하는 도핑 유형, 즉 p-형 또는 n-형에 따라 다양한 형태를 취할 수 있다. 예를 들면, 삼염화비소(arsenic trichloride: AsCl3), 삼불화비소(arsenic trifluoride: AsF3), 포스핀(phosphine: PH3), 삼염화인(phosphorous trichloride: PCl3), 삼불화인(phosphorous trifluoride: PF3), 아신(arsine: AsH3)이 n-형 기상 도펀트로서 성공적으로 사용되어 왔다.
가열은 일반적으로, 노 가열(furnace heating)에 의하여 이루어진다. 하지만, 이와 달리 도핑하는 영역 만을 가열할 수 있다. 이러한 대체 방법은 웨이퍼가 기체 (또는 플라즈마) 도핑 소스(30)에 노출되어 있는 동안, 예를 들어 마스킹된 레이저 빔(도시되지 않음)이나 또는 급속 열적 어닐링형 램프(rapid thermal anneal-type lamp) 램프(도시되지 않음)에 의하여 제공될 수 있다. 마스킹된 레이저 빔이 사용되면 당연히 확산 방지 재료(40)가 필요하지 않을 수 있다.
이어서, 확산 방지 재료(40)를 제거하고 처음에 사용된 도핑 소스의 반대 유형의 도핑 소스, 즉 p-형 또는 n-형을 사용하여 남은 게이트 스택(20)과 S/D 영역(19)에 대하여 공정을 반복한다. 본 발명에서 사용된 p-형 도펀트의 예는 디보란(diborane: B2H6), 삼염화붕소(boro trichloride: BCl3), 삼불화붕소(boro trifluoride: BF3)이다.
전술한 방법은 게이트 유전체 계면, 즉 게이트 몸체(24)와 유전층(22)이 만나는 곳까지 폴리실리콘 몸체(24)를 확실하게 강도핑하기 위하여 측벽으로부터 도핑된 좁은, 즉 0.2 ㎛보다 작은 폴리실리콘 게이트를 제공한다 또한, 이온 주입으로 도핑을 할 때 발생하는 도펀트의 과잉 횡방향 산란없이, 0.1 ㎛ 깊이보다 작은 범위의 얕은 S/D 확장부 도핑이 달성된다.
본 발명의 제 2 실시예는 고상 도핑(solid phase doping)의 사용을 수반한다. 도 3에서 도시된 바와 같이 이러한 실시예에서, 우선 제 1 유형의 도펀트 소스 재료를, 예를 들어 화학 기상 증착(CVD)에 의하여 게이트 스택(120) 및 연관 S/D 영역 위에 증착한다. 이러한 제 1 유형의 도펀트 재료(150)는 다양한 형태를 취할 수 있다. 예를 들어, 붕소 도핑 규산염 유리(boron doped silicate glass:BSG)를 p-형 도펀트 재료로 사용할 수 있다. 이어서, 얇은 확산 방지 재료(140)를 증착한다. 이러한 확산 방지 재료(140) 또한 예를 들어 실리콘 질화물 또는 실리콘 이산화물과 같은 다양한 형태를 취할 수 있다.
이어서, 제 1 유형 도펀트 재료(150) 및 확산 방지 재료(140)를 (예를 들어, 포토레지스트(도시되지 않음)를 도포, 노광, 현상, 에칭해서) 패터닝하여 제 1 유형 도펀트 재료(150)가 선택된 웰 구역, 예를 들면 n-웰 구역(118) 위의 S/D 영역 및 폴리실리콘 게이트(124) 만을 접촉하게 한다. 이어서, 제 2 유형 도펀트 소스 재료(160), 예를 들어 n-형 도펀트로 비소 도핑 규산염 유리(arsenic doped silicate glass: ASG)를 전체 소자 위에 증착한다.
이어서 소자를 가열하여 도펀트를 두 개의 도펀트 소스 재료(150, 160)로부터 폴리실리콘 및 S/D 영역으로 확산시킨다. 이와 달리, 도핑 구역, 즉 p-웰 또는 n-웰의 순서는 바뀔 수 있다. 구체적으로, 제 1 유형 도펀트 재료(150)는 n-형 도핑 소스 재료일 수 있고, 확산 방지층(140)을 증착하고 패터닝하여 n-형 도펀트 재료(150)가 p-웰 구역(116) 위의 S/D 영역 및 게이트 스택(120)에만 접촉하게 할 수 있다. 더욱이, 제 2 p-형 도핑 소스 재료를 증착하기 전에 n-형 도펀트를 확산시킬수 있다. 그다음, p-형 도핑 소스 재료를 증착하고 도펀트를 확산시킬 것이다. 이러한 방법에 의하여, 도핑 유형 모두에 대하여 접합(junction) 깊이를 거의 동일하게 제어할 수 있다. 또한, 이렇게 하여 매우 얕은 S/D 확장부 및 게이트 유전체 계면까지 완전히 강도핑, 즉 1 ㎤당 도펀트 원자 개수가 1019보다 큰농도로 도핑된 폴리실리콘 게이트가 얻어진다.
본 발명의 제 3 실시예에서, 고상 도핑 및 기상 (또는 플라즈마) 도핑의 조합이 제공된다. 도 4에 도시된 바와 같이, 제 1 S/D 영역(219R) 및 폴리실리콘 게이트(224R)를 포함하는 제 1 구역(10R)을 확산 방지 재료(240)로 피복되어 있는 고체 도핑 소스(250)로부터 도핑한다. 구체적으로, p-형 도펀트로써 BSG와 같은 제 1 유형 도펀트 소스 재료(250) 및 실리콘 질화물 또는 실리콘 이산화물과 같은 얇은 확산 방지 재료(240)를 증착, 패터닝, 에칭하여 제 1 유형 도펀트 재료(250)가 제 1 구역(10R)의 선택된 웰(218) 위의 S/D 영역(219R) 및 폴리실리콘 게이트 스택(220R)에만 접촉되게 한다.
동시에, 확산 방지 재료층(240)이 제 1 구역(10R)을 마스킹하고 있는 상태에서 제 2 S/D 영역(219L) 및 폴리실리콘 게이트(224L)를 포함하는 제 2 구역(10L)을기상 (또는 플라즈마)(230)으로부터 도핑한다. 이어서, 제 2 구역(10L) 위의 S/D 영역(219) 및 폴리실리콘 게이트 스택(200L)이 아신(AsH3)과 같은 기상(230)에 노출되어 있는 상태에서 소자를 800℃보다 높은 온도로 가열한다. 또한 이와 달리, 도핑 구역의 유형, 즉 p-웰 또는 n-웰의 순서가 바뀔 수 있다. 즉, 예를 들어 ASG와 같은 n-형 도핑 소스 재료 및 예를 들어 실리콘 이산화물과 같은 확산 방지 재료(240)를 증착하고 패터닝하여 n-형 도펀트 재료(250)가 p-웰 구역(216) 위의 S/D 영역(219L) 및 폴리실리콘 게이트 스택(220L)만 접촉되게 할 수 있다. 더욱이, 기상 도핑에 의하여 p-형 도핑을 수행하기 전에 n-형 도펀트를 확산시킬 수 있다. 이 방법에 의해 마찬가지로, 두가지 유형의 도펀트 모두의 접합 깊이를 거의 동일하게 제어할 수 있으며, 이렇게 형성된 반도체는 게이트 유전체(222) 계면까지 완전히 강도핑, 즉 1 ㎤당 도펀트 원자 개수가 1019보다 큰 농도로 도핑된 폴리실리콘 게이트(224L) 및 매우 얕은, 즉 0.1 ㎛보다 얇은 S/D 확장부를 갖는다.
본 발명의 상기 실시예들에 따라, 깊은, 즉 0.1 ㎛보다 깊은 소스/드레인 확산 도핑이 더욱 용이하게 이루어진다. 구체적으로, 도 5에 도시한 바와 같이 좁은 폴리실리콘 게이트(324) 및 S/D 확장부(319)를 도핑한 후, 실리콘 이산화물 또는 실리콘 질화물과 같은 스페이서 형성 재료(342)를 증착하고 에칭하여 게이트 스페이서(344)를 형성할 수 있다. 고체 도핑 소스 재료가 사용되면, 도 5에 도시한 바와 같이 BSG(352)와 같은 도핑 소스 재료를 사용하여 스페이서(344)의 일부분을 형성할 수 있다.
이어서, 블록킹 마스크(도시하지 않음)가 반대 유형의 도핑 구역을 피복하고 있는 상태에서 n+또는 p+이온 주입을 수행하여 보다 얕은 S/D 확산부(319)에 인접한 깊은 S/D 확산부(317)를 형성한다. 보다 넓은 폴리실리콘 게이트(도시하지 않음) 또한 이 주입 단계에서 도핑된다. 이 단계에서의 도펀트는 급속 열적 어닐링(rapid thermal anneal: RTA) 또는 통상적인 노(furnace)에 의하여 가열되어 활성화 된다. 스페이서는 짧은 채널 효과(short channel effect)를 최소화하기 위하여 깊은 S/D 확산부(317)를 소자 게이트 에지(325)로부터 충분히 떨어지도록 하는 데 사용된다. 깊은 S/D 확산부(317)는 심한 접합 누설없이 확산 구역 위에실리사이드를 형성하고 또한 웰에 단락되지 않게 확산 콘택트를 형성하는 데 필요하다. 깊은 (＞0.1 ㎛) S/D 확산부 형성 이후에, 도 6에 도시된 바와 같이, 실리사이드(480)(살리사이드)를 확산부(417, 419) 위에 선택적으로 형성한다. 형성된 실리사이드의 유형은 TiSix또는 CoSix와 같은 다양한 형태를 취할 수도 있다. 이어서, 절연 재료(482)를 증착하여 게이트 스택(420) 상부와 게이트 스택(420) 사이의 갭(gap)을 충진한다. 절연 재료(482) 또한 실리콘 이산화물 또는 실리콘 질화물과 같은 다양한 형태를 취할 수도 있다. 이 단계에서의 바람직한 재료는 실리콘 이산화물이다.
이어서, 절연 재료(482)를 예를 들어 화학 기계 연마(chemical mechanical polishing: CMP)에 의하여 연마하고 제거하여 평탄화할 수 있다. 이어서, 절연 재료(482)를 통하여 콘택트 홀(484)을 S/D 확산부(417)까지 에칭한다. 콘택트 홀(484)을 고도전성 재료(486)로 충진한다. 이러한 재료는 예를 들어 텅스텐(W), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 몰리브덴(Mo), 몰리브덴 실리사이드(MoSix) 또는 강도핑된 폴리실리콘과 같은 임의의 고도전성 재료의 형태를 취할 수 있다. 이어서, 고도전성 재료(486)를 예를 들어 CMP에 의하여 평탄화하여 콘택트 플러그(488)를 형성한다. 이어서, 제 1 레벨 금속 배선(490)을 콘택트 플러그(488) 위에 형성하여 원하는 회로(도시되지 않음)로 FET(field effect transistor) 소자를 배선한다.
도 7 및 8은 본 발명의 제 4 실시예를 개시한다. 여기서, 이 실시예의 공정에 따라 특정 유형의 소자에 대하여 게이트 스택(520)을 형성 및 도핑하고, 이어서 다른 유형의 소자의 게이트 스택(520)을 형성 및 도핑한다. 나머지 공정 단계는 전술한 제 1 실시예에 대한 것과 동일하여 여기서 반복하지 않을 것이다.
게이트 스택(520)의 형성, 즉 게이트 유전층(522), 폴리실리콘(524), 고도전성 재료(526), 확산 방지층(540)의 형성 후, 게이트 스택(520)은 제 1 웰 구역(518), 예를 들어 n-웰 구역 위에서만 패터닝하고 에칭한다. 이에 따라 규정된 좁은 게이트 스택(528) 및 다른 유형의 소자가 형성되는 영역 내에 규정되지 않은 게이트 스택(529)의 블럭이 남게 된다. 이어서, 예를 들어 BSG와 같은 p-형 도펀트인 제 1 유형 도핑 소스 재료(550) 및 확산 방지 재료(590)를 전체 소자 위에 증착한다. 증착은 예를 들어 CVD와 같은 다양한 방법에 의하여 이루어질 수 있다. 이어서 통상적인 가열 방법에 의하여 도펀트를 확산시킨다.
이어서, 도 8에 도시한 바와 같이 제 2 웰 구역(516), 예를 들어 p-웰 구역, 위의 게이트 스택(529)을 패터닝하고 에칭한다. 도시되지 않은 포토레지스트를 사용하여 제 1 웰 구역(518)을 피복할 수 있다. 이어서, 제 2 웰 구역 위의 노출된 게이트 폴리실리콘(524)을 제 1 실시예에서 기술한 바와 같이 기상 도펀트(530)로부터 도핑한다. 이와 달리, 도핑 유형의 순서가 바뀔 수 있는데, 구체적으로 p-웰 구역 위의 게이트 스택을 먼저 패터닝 및 에칭하고, 이어서 확산 확장부 및 게이트 폴리실리콘을 n-형 기상 도펀트로부터 도핑할 수 있다. 확산 확장부 및 게이트 폴리실리콘을 n-형 도핑한 후, 확산 방지층을 증착한다. 이어서, 제 2 웰 구역 위의 게이트 스택을 패터닝 및 에칭하고, 확산 확장부 및 게이트 폴리실리콘을 기상 도펀트나 고상 도펀트로부터 도핑한다. 이어서 전술한 바와 같이 넓은 게이트 스택 및 깊은 S/D 확산부를 도핑한 후 콘택트 홀 생성 및 배선을 수행할 수 있는데, 이들 단계는 중복을 피하기 위해 여기서 반복하지 않는다,
본 발명은 또한 전술한 실시예들에 의해 얻어지는 반도체를 포함한다. 전술한 방법으로부터 명백해지는 바와 같이, 이렇게 얻어진 반도체는 이전에는 달성할 수 없었던 독특한 구조적 특성을 나타낸다. 구체적으로, 이렇게 얻어진 반도체는 예를 들어 0.2 ㎛보다 좁으며 또한 게이트 유전체 계면(도 1 참조)까지 완전히 강도핑된 폴리실리콘 게이트(24)를 구비한다. 폴리실리콘 게이트의 도핑의 정도 또는 농도는 1 ㎤당 도펀트 원자 개수가 1019보다 크다. 더욱이, 이렇게 얻어진 반도체는 깊이가 0.1 ㎛보다 작은 매우 얕은 S/D 확장부를 갖는다.
본 발명을 위에서 설명한 특정한 실시예에 관련하여 기술하였으나, 당업자에게 있어 본 발명의 실시예에 대한 많은 다른 방안, 변경, 변화가 당업자에게 있어 용이할 것이라는 것이 명확하다. 따라서, 상기 기술한 본 발명의 바람직한 실시예는 제한적이 아닌 예시적으로 해석되어야 한다. 첨부한 청구 범위에 규정된 본 발명의 사상 및 범주를 벗어나지 않고 다양한 변형이 이루어질 수 있다. 예를 들어 제 2 실시예에서, 제 1 유형 도펀트가 기상 도핑에 의하여 얻어질 수도 있고 또는 제 1 도펀트가 p-형 대신에 n-형 도펀트일 수 있다. 더욱이, 본 발명의 범주를 벗어나지 않고 사용된 특정한 재료에 대한 다양한 변경이 이루어질 수 있음이 당업자에 의하여 이해될 수 있을 것이다.
본 발명에 따라 적어도 하나의 게이트 스택 및 소스 드레인 영역을 동시에 도핑하여, 게이트 유전체 계면까지 완전히 강도핑된 폴리실리콘 게이트와 도펀트의 과잉 횡방향 산란이 없는 매우 얕은 소스 드레인 확장부를 동시에 형성할 수 있다.

Claims (29)

  1. ① 적어도 하나의 게이트 스택(stack) - 상기 각각의 게이트 스택은 측벽을 구비하는 게이트 몸체(a gate body)를 포함함 - 및 적어도 하나의 소스-드레인 영역을 구비하는 표면층(a surface layer)을 제공하는 단계와,
    ② 상기 표면층에 도펀트 가스(a dopant gas)를 도포하고, 적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역을 동시에 확산 도핑하는 단계 - 상기 각각의 게이트 몸체는 상기 측벽을 통해 도핑됨 -
    를 포함하는 반도체 도핑 방법.
  2. 제 1 항에 있어서,
    상기 층을 제공하는 단계가 유전층 및 폴리실리콘 게이트 몸체를 구비하는 적어도 하나의 게이트 스택을 형성하되, 각각의 게이트 스택이 측벽을 구비하는 단계를 더 포함하는 반도체 도핑 방법.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 층을 제공하는 단계가 도전층을 갖는 상기 적어도 하나의 게이트 스택을 형성하는 단계를 더 포함하는 반도체 도핑 방법.
  5. 제 1 항에 있어서,
    상기 동시에 도핑하는 단계가,
    적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역을 선택된 제 1 도펀트를 포함하는 가스와 선택된 제 1 도펀트를 포함하는 플라즈마 중 하나에 노출시키는 단계와,
    상기 반도체를 가열하는 단계
    를 포함하는 반도체 도핑 방법.
  6. 제 5 항에 있어서,
    남아있는 모든 게이트 스택 및 남아있는 모든 소스-드레인 영역을 선택된 제 2 도펀트를 포함하는 가스와 선택된 제 2 도펀트를 포함하는 플라즈마 중 하나에 동시에 노출시키는 단계와,
    상기 반도체를 가열하는 단계
    를 더 포함하는 반도체 도핑 방법.
  7. 제 6 항에 있어서,
    상기 제 1 도펀트가 p-형 도펀트 재료와 n-형 도펀트 재료 중의 하나이고, 상기 제 2 도펀트가 p-형 도펀트 재료와 n-형 도펀트 재료 중의 다른 하나인 반도체 도핑 방법.
  8. 제 7 항에 있어서,
    상기 n-형 도펀트 재료는 삼염화비소(arsenic trichloride), 아신(arsine), 삼불화비소(arsenic trifluoride), 포스핀(phosphine), 삼염화인(phosphorous trichloride), 삼불화인(phosphorous trifluoride) 중의 하나이며, 상기 p-형 도펀트 재료는 디보란(diborane), 삼염화붕소(boro trichloride), 삼불화붕소(boro trifluoride) 중의 하나인 반도체 도핑 방법.
  9. 제 1 항에 있어서,
    상기 동시에 도핑하는 단계가,
    ㉠ 적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역에 걸쳐서제 1 유형의 도펀트 소스 재료를 증착하는 단계와,
    ㉡ 상기 제 1 유형의 도펀트 소스 재료에 걸쳐서 확산 방지 재료를 증착하는 단계와,
    ㉢ 상기 제 1 유형의 도펀트 소스 재료에 의하여 피복되지 않은 모든 게이트 스택과 모든 소스-드레인 영역에 걸쳐서 제 2 유형 도펀트 소스 재료를 증착하는 단계와,
    ㉣ 상기 반도체를 가열하여 상기 도펀트 소스 재료의 도펀트를 확산시키는 단계
    를 더 포함하는 반도체 도핑 방법.
  10. 제 9 항에 있어서,
    상기 제 1 유형의 도펀트 재료는 비소 도핑 규산염 유리(arsenic doped silicate glass) 및 붕소 도핑 규산염 유리(boron doped silicate glass) 중의 하나이며, 상기 제 2 유형의 도펀트 재료는 비소 도핑 규산염 유리 및 붕소 도핑 규산염 유리 중의 다른 하나인 반도체 도핑 방법.
  11. 제 1 항에 있어서,
    상기 동시에 도핑하는 단계가,
    ㉠ 적어도 하나의 게이트 스택 및 적어도 하나의 소스 드레인 영역에 걸쳐서제 1 유형의 도펀트 소스 재료를 증착하는 단계와,
    ㉡ 상기 제 1 유형의 도펀트 소스 재료에 걸쳐서 확산 방지 재료를 증착하는 단계와,
    ㉢ 소자를 가열하여 상기 제 1 유형의 도펀트 소스 재료의 도펀트를 확산시킴과 동시에, 상기 제 1 유형의 도펀트 소스 재료와 확산 방지 재료에 의하여 피복되지 않은 남아있는 모든 게이트 스택과 남아있는 모든 소스-드레인 영역을 선택된 제 2 유형의 도펀트 재료를 포함하는 가스 및 선택된 제 2 유형의 도펀트 재료를 포함하는 플라즈마 중의 하나에 노출시키는 단계
    를 포함하는 반도체 도핑 방법.
  12. 제 11 항에 있어서,
    상기 제 1 유형의 도펀트 재료는 p-형 도펀트 재료 및 n-형 도펀트 재료 중의 하나이며, 상기 제 2 유형의 도펀트 재료는 상기 p-형 도펀트 재료 및 상기 n-형 도펀트 재료 중의 다른 하나인 반도체 도핑 방법.
  13. 제 11 항에 있어서,
    상기 제 1 유형의 도펀트 소스 재료는 비소 도핑 규산염 유리이며, 상기 제2 유형의 도펀트 재료는 디보란, 삼염화붕소, 삼불화붕소 중의 하나인 반도체 도핑 방법.
  14. 제 11 항에 있어서,
    상기 제 1 유형의 도펀트 재료는 붕소 도핑 규산염 유리이며, 상기 제 2 유형의 도펀트 재료는 삼염화비소, 아신, 삼불화비소, 포스핀, 삼염화인, 삼불화인 중의 하나인 반도체 도핑 방법.
  15. 제 1 항에 있어서,
    상기 층을 제공하는 단계가 0.2 ㎛보다 작은 폭의 게이트 스택을 제공하는 단계를 포함하는 반도체 도핑 방법.
  16. ① 반도체에 표면층을 제공하는 단계와,
    ② 상기 표면층 상에 적어도 하나의 게이트 스택 - 상기 각각의 게이트 스택은 측벽을 구비하는 게이트 몸체를 포함함 - 을 생성하는 단계와,
    ③ 상기 표면층 내에 적어도 하나의 소스-드레인 영역을 생성하는 단계와,
    ④ 상기 표면층에 도펀트 가스를 도포하고 적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역을 동시에 확산 도핑하는 단계 - 상기 각각의 게이트 몸체는 상기 측벽을 통해 도핑됨 -
    를 포함하는 반도체 형성 방법.
  17. 제 16 항에 있어서,
    상기 단계 ② 이전에 상기 층 내에 다수의 얕은 격리 트렌치(shallow isolation trench)를 생성하는 단계를 더 포함하는 반도체 형성 방법.
  18. 제 16 항에 있어서,
    상기 단계 ②가 유전층 및 폴리실리콘 게이트 몸체를 구비하며 측벽을 갖는 각각의 게이트 스택을 형성하는 단계를 더 포함하는 반도체 형성 방법.
  19. 제 18 항에 있어서,
    상기 단계 ②가 도전층을 갖는 각 게이트 스택을 형성하는 단계를 더 포함하는 반도체 형성 방법.
  20. 삭제
  21. 제 16 항에 있어서,
    상기 동시에 도핑하는 단계가,
    적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역을 선택된 제 1 도펀트를 포함하는 가스 및 선택된 제 1 도펀트를 포함하는 플라즈마 중 하나에 노출시키는 단계와,
    상기 반도체를 가열하는 단계
    를 포함하는 반도체 형성 방법.
  22. 제 21 항에 있어서,
    남아있는 모든 게이트 스택 및 남아있는 모든 소스-드레인 영역을 선택된 제 2 도펀트를 포함하는 가스 및 선택된 제 2 도펀트를 포함하는 플라즈마 중 하나에 동시에 노출시키는 단계와,
    상기 기판을 가열하는 단계
    를 더 포함하는 반도체 형성 방법.
  23. 제 16 항에 있어서,
    상기 동시에 도핑하는 단계가,
    ㉠ 적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역에 걸쳐서제 1 유형의 도펀트 소스 재료를 증착하는 단계와,
    ㉡ 상기 제 1 유형의 도펀트 소스 재료에 걸쳐서 확산 방지 재료를 증착하는 단계와,
    ㉢ 상기 제 1 유형의 도펀트 소스 재료에 의하여 피복되지 않은 남아있는 모든 게이트 스택 및 남아있는 모든 소스-드레인 영역에 걸쳐서 제 2 유형의 도펀트 소스 재료를 증착하는 단계와,
    ㉣ 소자를 가열하여 상기 제 1 및 제 2 유형의 도펀트 소스 재료의 도펀트를 확산시키는 단계
    를 포함하는 반도체 형성 방법.
  24. 제 16 항에 있어서,
    상기 동시에 도핑하는 단계가,
    ㉠ 적어도 하나의 게이트 스택 및 적어도 하나의 소스-드레인 영역에 걸쳐서제 1 유형의 도펀트 소스 재료를 증착하는 단계와,
    ㉡ 상기 제 1 유형의 도펀트 소스 재료에 걸쳐서 확산 방지 재료를 증착하는단계와,
    ㉢ 소자를 가열하여 상기 제 1 유형의 도펀트 소스 재료의 도펀트를 확산시킴과 동시에 상기 제 1 유형의 도펀트 소스 재료 및 확산 방지 재료에 의하여 피복되지 않은 남아있는 모든 게이트 스택 및 남아있는 모든 소스-드레인 영역을 선택된 제 2 도펀트를 포함하는 가스 및 선택된 제 2 도펀트를 포함하는 플라즈마 중 하나에 노출하는 단계
    를 포함하는 반도체 형성 방법.
  25. 제 16 항에 있어서,
    상기 층 상에 적어도 하나의 게이트 스택을 생성하는 단계가 0.2 ㎛보다 작은 폭을 갖는 적어도 하나의 폴리실리콘 게이트 몸체를 제공하는 단계를 포함하는 반도체 형성 방법.
  26. 반도체에 있어서,
    게이트 스택과,
    소스-드레인 영역과,
    0.1 ㎛보다 작은 깊이의 소스-드레인 확장 구역
    을 포함하는 반도체.
  27. 반도체에 있어서,
    소스-드레인 영역과,
    게이트 유전체와,
    계면에서 상기 게이트 유전체에 연결되어 있는 폴리실리콘 게이트를 포함하되,
    상기 폴리실리콘 게이트는 상기 게이트 유전체와의 계면에 이르기까지 완전히 입방 센티미터 당 도펀트 재료의 원자 개수가 1019보다 큰 농도의 도펀트 재료를 갖는 반도체.
  28. 제 27 항에 있어서,
    상기 폴리실리콘 게이트가 0.2 ㎛보다 작은 폭을 갖는 반도체.
  29. 제 27 항에 있어서,
    0.1 ㎛보다 작은 깊이를 갖는 소스-드레인 확장부를 더 포함하는 반도체.
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