KR100268100B1 - 트랜치 구조를 이용한 트랜지스터 제조 방법 - Google Patents

Abstract

실리콘 기판 위의 트랜지스터 활성영역에 게이트를 위한 제2 트랜치를 형성하여 함몰 게이트를 만든 후 함몰 게이트의 양 측벽에 스페이서를 형성하고 그것을 마스크로 활성 영역에 불순물을 이온 주입한다. 이 때 함몰 게이트의 깊이와 거의 비슷하게 드레인과 소스영역의 깊이를 조절한다. 그 다음 게이트와 실리콘 기판 위에 실리사이드를 형성한다.

Description

트랜치 구조를 이용한 트랜지스터 제조 방법

본 발명은 트랜치 구조로 모스 트랜지스터를 만드는 방법에 관한 것으로, 특히 활성영역의 트랜치 안에 게이트를 형성하는 함몰형 게이트 제조방법에 관한 것이다.

모스 트랜지스터는 게이트 전압에 의해 발생하는 전계를 이용하여 전하 채널을 형성하고 게이트 전압의 변화로 전하의 흐름을 제어할 수 있는 반도체 소자이다. 모스 트랜지스터는 바이폴라 트랜지스터에 비해 적은 에너지 소비와 간단한 공정, 그리고 트랜지스터 단위의 크기가 작다는 장점 때문에 집적 회로의 주종을 이루고 있다.

하지만 최근 반도체 집적회로의 고속화와 고집적화가 가속화됨에 따라 채널의 길이도 짧아지게 되었다. 이렇게 채널의 길이가 짧아짐에 따라 단채널 효과(short channel effect)에 큰 영향을 받게 되었다. 단채널 효과란 드레인 전압이 증가하면 드레인 부근 공핍영역이 확장하여 유효 채널의 길이가 감소하는 현상을 말한다. 단채널 효과는 채널이 형성될 때의 게이트 전압인 임계 전압(threshold voltage)의 크기에 영향을 주어 트랜지스터의 제어를 힘들게 한다. 이처럼 단채널에서 드레인의 영향을 줄이기 위해 게이트, 드레인 그리고 소스 사이에 얕은 접합 영역이 필요하게 되었다.

하지만 이러한 얕은 접합 영역은 전류가 흐르는 단면적의 감소로 면저항의 증가와 접합 누설 전류등이 증가하는 단점을 낳게 되었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로 얕은 접합의 효과를 유지하여 단채널에서 드레인 전압의 영향을 감소시키면서도 그로 인한 저항과 접합 누설 전류의 증가를 억제하는 것이 과제이다.

도 1a 내지 도 1j는 본 발명에 따라 활성 영역에 트랜치를 형성하여 CMOS 트랜지스터를 제조하는 방법을 공정 순서에 따라 도시한 단면도이다.

이러한 과제를 해결하기 위해 본 발명에서는 제1 트랜치에 의해 소자 분리 영역이 정의된 반도체 기판의 모스 트랜지스터 영역에 제2 트랜치를 형성한 다음, 제2 트랜치에 의해 함몰된 구조의 게이트 전극을 형성하고, 불순물 이온 주입을 통해 소스/드레인 영역을 형성하는 것을 특징으로 한다.

그러면, 본 발명을 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 트랜치를 이용한 모스 트랜지스터를 제조하는 방법을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.

도 1a 내지 도 1j는 본 발명에 따라 모스 트랜지스터를 제조 방법을 공정 순서에 따라 도시한 실리콘 기판의 단면도로서, 특히 트랜치를 이용하여 함몰 게이트를 형성하는 방법을 나타낸 것이다.

도 1a에서와 같이 질화막 성장시 질화막에 의한 실리콘 기판 표면에 결정 결함이 유발되는 현상을 막기 위하여 900∼1050℃의 산화막 생성로에 웨이퍼를 넣고 산소 가스를 주입하여 n형 기판(1) 위에 패드 산화막(pad oxide)(2)을 150Å 정도 생성한다.

그 다음 질화막을 생성하기 위하여 반응로 내의 압력을 200∼700 mtorr 정도로 하여 저압 화학 기상 증착법(LPCVD:low pressure chemical vapor deposition)으로 질화막(3)을 2000Å정도 산화막 위에 증착한다. 이 때 반응로의 온도는 700∼800℃정도로 한다. 다음으로 포지티브형 감광막(4)을 질화막 위에 도포하고 소자 분리용 트랜치 패턴이 들어 있는 마스크(17)를 감광막 위에 옮긴다.

그 다음 상기의 결과물을 노광하고 현상한 후 C₂F₆가스를 이용하여 반응성 이온 에칭 방법(RIE:reactive ion etching)으로 소자분리를 위한 제1 트랜치를 형성한다. 이 과정에서 제1 트랜치를 형성하기 위하여 반응성 이온 에칭으로 실리콘을 깊게 건식 식각할 때 실리콘 식각면에는 이온 충격과 유기막 생성으로 C-F 오염층이나 결정 결함층을 일으키게 된다. 이런 결함을 보상하기 위하여 감광막을 마스크로 하여 제1 트랜치의 표면에 실리콘 질화막(nitride:Si ₃ N₄)(8)을 증착시킨다.

그 다음, 상기의 과정에서 보호막으로 사용한 감광막을 산소 플라즈마 등으로 제거한 후 제1 트랜치에 절연물을 채워 소자를 분리하기 위하여 도1b와 같이 상압 화학 기상 증착법(APCVD:atmosphere pressure chemical vapor deposition) 으로 산화막(5)을 9000Å 정도로 증착시킨다. 이 때 사용되는 반응 가스는 SiH₄/O₂(N₂) 등이고 온도는 200∼500℃로 한다. 그 다음, 상기 결과물 위에 감광막(4)을 도포하고 제1 트랜치에 채워져 있는 산화물을 평탄화하기 위한 마스크(17)를 형성한다.

그 다음, 도1c에서와 같이 CHF₃가스 등을 이용하여 반응성 이온 에칭으로 산화막(5)을 선택적으로 식각하고 도1d에서와 같이 남아 있는 감광막(4)을 산소 플라즈마 등으로 없애고 기계 화학적 연마(CMP:chemical mechanical polishing)공정으로 표면을 평탄화한다.

그 다음, 도1e에서와 같이 CMOS 트랜지스터를 만들기 위하여 n형 기판위에 p형 웰(well)을 형성한다. 우선 마스크 공정에 따라 p형 웰 영역을 정의하고 p형 웰 영역에 B(브롬)등 3가 이온이 주입(6)된다.

다음으로 산소 플라즈마로 감광막을 제거하고 세정화 공정을 거친 후 약 1,200℃온도에서 확산 공정에 들어간다. 주입된 불순물은 이 확산공정에서 기판 깊숙히 확산되어 불순물 농도의 균일성이 높은 p형 웰이 형성된다. 이런 공정을 통하여 N 모스 트랜지스터 영역(15)과 P 모스 트랜지스터(16) 영역이 형성된다.

위의 과정을 거친 다음에는 도1f에서와 같이 함몰 게이트용 제2 트랜치(7)를 형성한 다. 우선 제2 트랜치(7)를 형성하기 위하여 앞서 제1 트랜치를 만드는 것과 같은 공정을 반복한다. 즉, 질화막(3)을 생성하기 위하여 반응로 내의 압력을 200∼700 mtorr정도로 하는 저압 화학 기상 증착법으로 질화막(3)을 2000Å정도 기판표면에 증착한다. 이 때 반응로 내의 온도는 700∼800℃ 정도로 한다. 기판 위에 질화막(3)을 증착한 후 감광막(4)을 도포한다. 그런 다음 제2 트랜치(7) 패턴이 들어 있는 마스크를 감광막(4) 위에 옮긴다.

그 다음 마스크를 통해 감광막(4)을 노광, 현상하여 감광막 패턴을 형성하고, 드러난 실리콘 기판(1)을 식각하여 함몰 게이트용 제2 트랜치(7)를 형성한다.

그 후, 남아있는 감광막 패턴과 질화막(3), 패드 산화막(2)을 제거하고, 실리콘 기판(1)을 900∼1,000℃의 반응로에 산소 가스를 주입을 통한 열산화 공정으로 게이트 산화막(9)을 성장시키고 도1g에서와 같이 게이트 전극을 만들기 위하여 실리콘 기판(1) 전면에 폴리실리콘(10)을 증착한다. 이때 폴리실리콘의 증착은 100% SiH₄를 이용하여 저압 화학 기상 증착법으로 증착한다. 이 때 반응로의 온도는 620℃정도로 하고 압력은 0.2 torr로 한다. 또한 폴리실리콘(10)의 표면저항을 줄이기 위해 인과 같은 불순물 주입을 통한 폴리도핑을 실시한다.

다음으로 도1h에서와 같이 상기 결과물에 감광막을 도포하고 게이트 패턴이 들어있는 마스크를 감광막에 옮긴다. 이 때, 마스크의 게이트 패턴은 제2 트랜치(7)의 상단의 폭보다 형성될 게이트 전극의 선폭이 작게 형성된 것을 사용하여 이후의 스페이서가 형성될 공간을 확보하여 스페이서로 인한 활성영역의 축소를 방지해야 한다. 그런 다음 감광막을 노광, 현상하여 감광막 패턴을 형성하고, 증착된 폴리실리콘(10)을 식각하여 게이트 전극을 형성한다. 이 공정에서 식각은 반응성 이온 에칭 방법으로 하고 에칭 가스는 Cl₂가스를 이용한다. Cl₂가스는 SiO₂에 비하여 폴리실리콘에 대한 선택비가 20배 가량 되서 폴리실리콘을 선택적으로 식각할 수 있다. 이 공정이 끝나면 산소 플라즈마로 남아있는 감광막(4)을 제거한다.

그 다음, 상기 결과물에 SiH₂Cl₂/N₂O를 반응가스로 하여 LPCVD방법으로 산화막을 기판 전면에 증착한다. 이 때 반응로의 온도는 900℃로 한다. 그 다음으로 상기 실리콘 기판 전면에 이방성 식각하여 스페이서(11)를 형성한다. 이 상태를 도시한 단면도가 도1i이다. 여기서 스페이서(11)는 소스와 드레인을 형성할 불순물이 정확하게 자리를 잡게 하는 역할을 한다.

다음으로 도1j에서와 같이 소스, 드레인 영역(13,14)과 실리사이드(12)를 형성한다. N 모스 트랜지스터가 형성될 영역(15)에는 인(P)과 비소(As)같은 5가의 이온을 주입하여 N형 채널을 형성하고 P 모스 트랜지스터가 형성될 영역(16)에는 브롬(B)과 같은 3가 이온을 주입하여 P형 채널을 형성한다. 이 때 주입될 이온에 가하는 에너지를 조절하여 드레인과 소스 영역의 깊이가 제2 트랜치(7)의 깊이와 거의 비슷하게 조절함으로써 얕은 접합 효과를 내게 한다. 이온주입 직후에는 이온과 실리콘 원자들과의 충돌로 인해 손상된 전기적 특성을 회복하기 위하여 900℃이상의 고온에서 열처리(annealing)를 한다.

그런 다음 배선 저항을 감소시키기 위하여 실리사이디션법으로 게이트와 확산층 Si상에 실리사이드를 형성한다. 실리사이디션법은 선택CVD법으로 고융점 금속을 기판 전면에 증착시킨 후 램프어닐방법(lamp annealing)등으로 열처리 공정을 거친다. 열처리를 거치면 폴리실리콘과 규소기판에 포함되어 있는 Si와 고융점 금속층이 반응하여 실리사이드로 변하고 스페이서와 소자분리용 트랜치 위에 증착된 금속은 반응하지 않는다. 그 후에 미반응 금속을 선택적으로 제거하여 실리사이디션 공정을 마친다.

이상에서와 같이 실리콘 기판의 활성영역에 트랜치를 형성하여 이 안에 함몰 게이트를 형성하고 드레인과 소스의 깊이를 게이트용 트랜치의 깊이와 거의 비슷하게 조절함으로써 불순물의 접합깊이는 깊어져 저항과 접합 누설 전류는 감소하나 게이트용 트랜치 바닥 부분에서 형성되는 채널의 깊이는 얕게 형성되어 단채널 현상으로 인한 트랜지스터의 기능 저하를 막을 수 있다.

Claims (2)

1. 불순물이 매입된 소스/드레인 영역을 가지고 있으며, 제1 트랜치에 의해 모스 트랜지스터 영역이 정의된 반도체 기판과;

   상기 반도체기판의 모스 트랜지스터 영역에 형성되어 있는 제2 트랜치와;

   상기 제2트랜치의 내부측벽 및 아랫면에 형성되어 있는 게이트 산화막과;

   상기 제2트랜치 내부 아랫면의 게이트 산화막 위에 형성되어 있는 게이트 전극과;

   상기 게이트 전극의 측벽에 형성되어 있는 스페이서 절연막으로 이루어지는 것을 특징으로 하는 트랜치 구조를 이용한 모스 트랜지스터.
2. 제1 트랜치에 의해 모스 트랜지스터 영역이 정의된 반도체 기판에 질화막을 증착한 후, 리소그래피 공정으로 게이트 전극이 형성될 부분의 질화막을 제거하는 단계와;

   상기 질화막 제거 후 드러난 반도체 기판을 식각하여 상기 모스 트랜지스터 영역에 제2 트랜치를 형성하는 단계와;

   상기 제2 트랜치 형성 후, 질화막을 제거하고, 상기 반도체 기판 전면에 게이트 산화막과 폴리실리콘을 연속하여 형성하는 단계와;

   상기 폴리실리콘을 패터닝하여 게이트 전극을 형성한 후, 반도체 기판 전면에 산화막을 증착하는 단계와;

   상기 증착된 산화막과 게이트 산화막을 이방성 식각하여 상기 게이트 전극의 측벽에 스페이서 산화막을 형성하는 단계와;

   상기 게이트 전극과 스페이서 산화막을 레지스트로 하여 반도체 기판에 불순물을 이온 주입한 후 열처리를 하여 소스/드레인 영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 트랜치 구조를 이용한 모스 트랜지스터 제조 방법.