KR100247816B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, NMOS 트렌지스터와 PMOS 트렌지스터를 제조하는데 있어서 불순물이온의 소스/드레인 졍션에서의 확산을 열확산계수가 큰 붕소를 이온주입법에 의한 불순물확산층을 형성하는 대신 금속붕소박막을 증착하여 확산시키므로서 확산농도가 균일하고 고농도인 층을 형성하여 이온주입시와 비교하여 더 얇은 졍션을 형성하므로서 단채널효과의 원인이 되는 공간전하영역의 확장을 억제하므로서 쇼트채널효과를 개선하도록한 모스형 전계효과트렌지스터의 제조방법을 제공한다.
이를 위하여 본 발명은 제 1 도전형 제 1 웰 및 제 2 도전형 제 2 웰이 형성된 반도체기판상의 제 1 웰 및 제 2 웰이 접합을 이루는 부분 상에 필드격리막을 형성하는 단계와, 제 1 웰과 제 2 웰 표면에 제 1 절연막을 형성하는 단계와, 필드격리막 및 제 1 절연막 상에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막/도전층/제 1 절연막의 소정부분을 제거하여 게이트를 패터닝하는 단계와, 제 1 웰 부위에 제 2 도전형 엘디디를 형성하고 제 2 웰 부위에는 제 1 도전형 엘디디를 형성하는 단계와, 잔류한 제 2 절연막/게이트/제 1 절연막의 노출된 측면에 측벽을 형성하는 단계와, 노출된 제 1 웰의 표면에 버퍼용 제 3 절연막을 형성하는 단계와, 제 1 웰에 고농도의 제 2 도전형 불순물매립층을 제 2 도전형 엘디디에 연결된 제 1 소스/드레인 졍션을 형성하는 단계와, 제 3 절연막을 제거하는 단계와, 제 2 웰의 노출된 표면에 및 노출된 필드격리막 표면에 금속박막을 형성하는 단계와, 금속박막의 원자가 제 2 웰 속으로 확산되게 하여 제 2 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, NMOS 트렌지스터와 PMOS 트렌지스터를 제조하는데 있어서 불순물이온의 소스/드레인 졍션에서의 확산을 열확산계수가 큰 붕소를 이온주입법에 의한 불순물확산층을 형성하는 대신 금속붕소박막을 증착하여 확산시키므로서 확산농도가 균일하고 고농도인 층을 형성하여 이온주입시와 비교하여 더 얇은 졍션을 형성하므로서 단채널효과의 원인이 되는 공간전하영역의 확장을 억제하므로서 쇼트채널효과를 개선하도록한 모스형 전계효과트렌지스터의 제조방법에 관한 것이다.
CMOS 트랜지스터가 고집적화되면서 N 및 P모스트랜지스터 각각의 크기가 작아짐에 따라 단채널 효과(short channel effect) 및 핫 캐리어(hot carrier)에 의해 소자의 특성이 저하된다. 따라서 N 및 P모스트랜지스터 각각을 LDD(Lightly Doped Drain) 구조로 형성하여 소자의 특성이 저하되는 것을 방지하였다.
또한, CMOS 트랜지스터는 P모스트랜지스터의 게이트에 N모스트랜지스터의 게이트와 동일하게 N형의 불순물이 고농도로 도핑된다. 그러므로, P모스트랜지스터는 채널(channel)이 기판의 표면에 형성되지 않고 벌크(bulk) 내에 형성되어 펀치드루우(punch through)에 의해 항복전압(breakdown voltage)이 저하된다.
종래기술에 따라 제조된 CMOS 트렌지스터는 소스/드레인 형성을 모두 이온주입법을 사용하여 형성한다. NMOS 트렌지스터는 열확산계수가 작은 비소(As)를 사용하고 PMOS 트렌지스터는 질량이 작으며 이온주입시 기판내로의 침투 깊이가 큰 붕소(B)를 사용한다. PMOS의 소스/드레인 의 접합깊이가 깊으면 소자가 미세해짐에 따라 게이트 길이가 짧아지게 되며 게이트 문턱전압이 대폭 낮아지게 되는 단채널효과가 현저하게 초래되어 소자의 신뢰성을 떨어뜨리게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정중 소스/드레인졍션의 형성과정을 나타내는 단면도이다.
도 1a에 있어서, 기판(11)에 P형 및 N형의 불순물을 순차적으로 도핑하여 P웰(111) 및 N웰(112)을 형성한다. 그리고, P웰(111) 및 N웰(112)이 접합을 이루는 부분 상에 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 단일 소자들 사이를 전기적으로 격리하기 위한 필드산화막(12)을 형성한다.
그리고, P웰(111) 및 N웰(112) 표면에 열산화하여 게이트산화막(13)을 형성한다. 그리고, 필드산화막(12) 및 게이트산화막(13) 상에 불순물이 도핑된 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층(14)을 형성한다. 그리고 그(14) 위에 캡핑용 질화막(15)을 증착하여 형성한 후 게이트형성용 마스크를 이용한 사진식각공정을 실시하여 비등방성식각으로 질화막(15)/실리콘층(14)/게이트산화막(13)을 제거하여 게이트(14)를 패터닝한다. 따라서 잔류한 게이트산화막(13)으로 보호되는 부분을 제외한 기판(11)상의 P웰(111) 및 N웰(112)의 표면이 다시 노출된다. 그다음 사진공정과 게이트(14)를 마스크로 이용한 이온주입으로 P웰(11) 부위에는 N형 엘디디(도시안함)를 형성하고 N웰 부위에는 P형 엘디디(도시안함)를 형성한 다음 전면에 절연막(16)을 증착한 뒤 에치백하여 잔류한 캡핑용절연막(15)/게이트(14)/게이트산화막(13) 노출된 측면에 측벽(16)을 형성한다.
도 1b에 있어서, 기판(11)의 전면에 포토레지스트를 도포한 다음 사진공정을 실시하여 N형 웰(112)의 상부를 보호하는 제 1 포토레지스트패턴(100)을 형성한다.그리고 노출된 P형 웰(111)의 표면을 이온주입시의 표면손상으로 부터 보호하기 위하여 버퍼용 산화막(17)을 노출된 P형웰(111)의 표면에 형성한다. 그리고 게이트(14)와 측멱(16)을 마스크로 사용하여 P웰(111)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온주입하여 제 1 소스/드레인졍션(113)을 형성한다.
도 1c 에 있어서, 제 1 포토레지스트패턴(100)을 제거한 다음 P형 웰(111) 상부를 보호하는 제 2 포토레지스트패턴(101)을 형성한다. 따라서 N형웰(112) 표면의 소스/드레인이 형성될 부위가 다시 노출된다. 그리고 그 노출된 부위에 이온주입시의 완충을 위한 버퍼용산화막(18)을 형성한 후 제 2 포토레지스트패턴(101)을 이온주입방해막으로 이용한 이온주입을 고농도로 실시하여 제 2 소스/드레인졍션(114)을 형성한다. 이때 N웰(112)에는 보론(B) 또는 BF2 등의 P형의 불순물을 고농도로 각각 이온주입하여 불순물영역인 제 2 소스/드레인졍션을 형성한다.
그러나, 상술한 종래기술에 따라 제조된 CMOS 트렌지스터는 소스/드레인 형성을 모두 이온주입법을 사용하여 형성한다. NMOS 트렌지스터는 열확산계수가 작은 비소(As)를 사용하고 PMOS 트렌지스터는 질량이 작으며 이온주입시 기판내로의 침투 깊이가 큰 붕소(B)를 사용한다. PMOS의 소스/드레인 의 접합깊이가 깊으면 소자가 미세해짐에 따라 게이트 길이 즉 채널길이가 짧아지게 되며 게이트 문턱전압이 대폭 낮아지게 되는 단채널효과가 현저하게 초래되어 소자의 신뢰성을 떨어뜨리게 되는 문제점이 있다.
본 발명의 목적은 불순물이온의 소스/드레인 졍션에서의 확산을 열확산계수가 큰 붕소를 이온주입법에 의한 불순물확산층을 형성하는 대신 금속붕소박막을 증착하여 확산시키므로서 확산농도가 균일하고 고농도인 층을 형성하여 이온주입시와 비교하여 더 얇은 졍션을 형성하므로서 단채널효과의 원인이 되는 공간전하영역의 확장을 억제하므로서 쇼트채널효과를 개선하도록한 모스형 전계효과트렌지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 제 1 웰 및 제 2 도전형 제 2 웰이 형성된 반도체기판상의 제 1 웰 및 제 2 웰이 접합을 이루는 부분 상에 필드격리막을 형성하는 단계와, 제 1 웰과 제 2 웰 표면에 제 1 절연막을 형성하는 단계와, 필드격리막 및 제 1 절연막 상에 제 1 도전층을 형성하는 단계와, 제 1 도전층 위에 제 2 절연막을 형성하는 단계와, 제 2 절연막/도전층/제 1 절연막의 소정부분을 제거하여 게이트를 패터닝하는 단계와, 제 1 웰 부위에 제 2 도전형 엘디디를 형성하고 제 2 웰 부위에는 제 1 도전형 엘디디를 형성하는 단계와, 잔류한 제 2 절연막/게이트/제 1 절연막의 노출된 측면에 측벽을 형성하는 단계와, 노출된 제 1 웰의 표면에 버퍼용 제 3 절연막을 형성하는 단계와, 제 1 웰에 고농도의 제 2 도전형 불순물매립층을 제 2 도전형 엘디디에 연결된 제 1 소스/드레인 졍션을 형성하는 단계와, 제 3 절연막을 제거하는 단계와, 제 2 웰의 노출된 표면에 및 노출된 필드격리막 표면에 금속박막을 형성하는 단계와, 금속박막의 원자가 제 2 웰 속으로 확산되게 하여 제 2 소스/드레인을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
본 발명은 종래의 트렌지스터제조공정중 모스소자인 NMOS와 PMOS에서의 소스/드레인 형성방법을 개선한 것으로서 특히 PMOS의 소스/드레인 형성방법이다. 반도체소자의 미세화에 따라 고농도로 도핑된 P형 졍션은 비례하여 그 두께가 얇아지게 되는데 NMOS에서 비소를 불순물이온으로 사용할 경우 낮은에너지로 현재의 장비로서도 충분히 공정을 수행할 수 있고 이온주입후 행해지는 활성화 어닐링에서도 열확산계수가 작기때문에 우리가 원하는 정도의 얕은 졍션(shallow junction)을 형성할 수 있다. 그러나 PMOS의 소스/드레인 형성용 불순물로 쓰이는 붕소는 질량이 작고 열확산 계수가 높기 때문에 낮은 에너지로 이온빔을 가속해서 웨이퍼에 주입해야 하는데 향후 소자에 쓰이는 졍션만큼의 침투깊이를 얻기 위해서 새로운 개념의 이온주입기기를 사용하여 붕소이온을 웨이퍼에 주입하여야 한다. 따라서 본 발명에서는 이러한 추가적인 장비투자없이 현재의 화학기상증착방법과 금속공정의 스퍼터링방법으로 붕소불순물이 이온주입되어야 할 부위에 금속붕소박막을 증착하여 형성한 후 일정깊이의 기판으로의 침투를 위한 어닐링을 실시하여 고농도의 균일한 PMOS 소자의 소스/드레인을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조공정중 소스/드레인졍션의 형성과정을 중점적으로 나타내는 단면도이다.
도 2a에 있어서, 기판(21)에 P형 및 N형의 불순물을 순차적으로 도핑하여 제 1 웰인 P웰(211) 및 제 2 웰인 N웰(212)을 형성한다. 그리고, P웰(211) 및 N웰(212)이 접합을 이루는 부분 상에 LOCOS(Local Oxidation of Silicon) 등의 방법에 의해 단일소자들 사이를 전기적으로 격리하기 위한 필드산화막(22)을 형성한다.
그리고, P웰(211) 및 N웰(212) 표면에 열산화하여 제 1 절연막(23)인 게이트산화막(23)을 형성한다. 그리고, 필드산화막(22) 및 제 1 절연막인 게이트산화막(23) 상에 불순물이 도핑된 다결정실리콘 또는 비정질실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 실리콘층(24)을 형성한다. 그리고 그(24) 위에 제 2 절연막인 캡핑용 질화막(25)을 증착하여 형성한 후 게이트형성용 마스크를 이용한 사진식각공정을 실시하여 비등방성식각으로 질화막(25)/다결정실리콘층(24)/게이트산화막(23)을 제거하여 게이트(24)를 패터닝한다. 따라서 잔류한 제 1 절연막인 게이트산화막(23)으로 보호되는 부분을 제외한 기판(21)상의 제 1 웰인 P웰(211) 및 제 2 웰인 N웰(212)의 표면이 다시 노출된다. 그다음 사진공정과 게이트(24)를 마스크로 이용한 이온주입으로 P웰(211) 부위에는 N형 엘디디(도시안함)를 형성하고 N웰(212) 부위에는 P형 엘디디(도시안함)를 형성한 다음 전면에 제 3 절연막(26)을 증착한 뒤 에치백하여 잔류한 캡핑용절연막(25)/게이트(24)/게이트산화막(23)의 노출된 측면에 잔류한 제 3 절연막으로 측벽(26)을 형성한다.
도 2b에 있어서, 노출된 제 1 웰인 P형 웰(211)의 표면을 이온주입시의 표면손상으로 부터 보호하기 위하여 제 4 절연막인 버퍼용 산화막(27)을 기판의 전면에 에이치엘디(high temperature low pressure dielectric)를 증착하여 형성한다. 그리고 기판(21)의 전면에 포토레지스트를 도포한 다음 사진공정을 실시하여 제 2 웰인 N형 웰(212)의 상부를 보호하는 제 1 포토레지스트패턴(200)을 형성한다.그리고 게이트(24)와 측벽(26)을 마스크로 사용하여 제 1 웰인 P웰(211)에 아세닉(As) 또는 인(P) 등의 N형의 불순물을 고농도로 이온주입하여 제 1 소스/드레인졍션(28)을 형성한다.
도 2c 에 있어서, 제 1 포토레지스트패턴(200)을 제거한 다음 기판의 표면을 세정하여 제 4 절연막인 버퍼용산화막(27)을 모두 제거한다. 그리고 제 1 웰인 P형 웰(211) 상부를 보호하는 제 2 포토레지스트패턴(201)을 사진공정으로 실시하여 형성한다. 따라서 제 2 웰인 N형웰(212) 표면의 소스/드레인이 형성될 부위가 다시 노출된다. 그리고 제 2 포토레지스트패턴(201)으로 보호되지 아니하는 부위의 제 2 웰인 N웰(212)의 노출된 표면에 및 노출된 필드산화막(22)의 표면에 금속붕소박막(29)을 진공증착 또는 스퍼터링 방법으로 증착하여 형성한다. 이는 종래기술에서 소스/드레인 형성을 위하여 이온주입방법을 사용하는 것과는 다르게 금속붕소박막(29)을 충분히 열확산시켜 형성하기 위해서이다. 따라서 이온주입완충막의 형성도 필요하지 아니하다.
도 2d에 있어서, 제 2 포토레지스트패턴(201)을 제거한 다음 제 2 웰인 N웰(212)의 표면에 형성된 금속붕소박막(29)에 어닐링을 종횡확산로 또는 RTP에 의하여 실시하여 금속붕소박막(29)의 붕소원자가 제 2 웰인 N웰(212)속으로 확산되게 하여 제 2 소스/드레인(31)을 형성한다. 이때 금속붕소박막(29)은 어닐링시에 붕소원자와 기판(21)의 실리콘원자와 결합하여 비에스지(Boron Silicate Glass, 30)막을 형성한다. 그리고 비에스지막(30)을 식각하여 제거한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 하나의 마스크를 사용하여 N형 및 P형 다결정실리콘층의 접합면과 실리사이드층을 패터닝하여 N형 및 P형 다결정실리콘층을 이격시킴과 동시에 게이트들을 형성하고, 이 게이트들 사이의 이격된 부분이 채워지도록 도전층을 증착한 후 확산방지막을 게이트들 사이의 이격된 부분에 잔류하고 실리사이드층 및 웰이 노출되도록 에치 백한다.
따라서, 본 발명은 모스트렌지스터의 소스/드레인의 형성을 이온주입방법 대신 금속박막을 불순물 확산원으로 이용하므로서 반도체기판의 표면에 졍션형성 깊이가 얕고 균일하면서 고농도를 갖는 불순물매몰층을 형성할 수 있고 특히 PMOS의 소스/드레인을 형성하는 경우 그 졍션의 깊이를 얕게 형성하므로서 단채널효과를 억제할 수 있는 장점이 있다.
Claims (5)
- 제 1 도전형 제 1 웰 및 제 2 도전형 제 2 웰이 형성된 반도체기판상의 상기 제 1 웰 및 상기 제 2 웰이 접합을 이루는 부분 상에 필드격리막을 형성하는 단계와,상기 제 1 웰과 상기 제 2 웰 표면에 제 1 절연막을 형성하는 단계와,상기 필드격리막 및 상기 제 1 절연막 상에 제 1 도전층을 형성하는 단계와,상기 제 1 도전층 위에 제 2 절연막을 형성하는 단계와,상기 제 2 절연막/상기 도전층/상기 제 1 절연막의 소정부분을 제거하여 게이트를 패터닝하는 단계와,상기 제 1 웰 부위에 제 2 도전형 엘디디를 형성하고 제 2 웰 부위에는 제 1 도전형 엘디디를 형성하는 단계와,잔류한 상기 제 2 절연막/상기 게이트/상기 제 1 절연막의 노출된 측면에 측벽을 형성하는 단계와,노출된 상기 제 1 웰의 표면에 버퍼용 제 3 절연막을 형성하는 단계와,상기 제 1 웰에 고농도의 제 2 도전형 불순물매립층을 상기 제 2 도전형 엘디디에 연결된 제 1 소스/드레인 졍션을 형성하는 단계와,상기 제 3 절연막을 제거하는 단계와,상기 제 2 웰의 노출된 표면에 및 노출된 상기 필드격리막 표면에 금속박막을 형성하는 단계와,상기 금속박막의 원자가 상기 제 2 웰 속으로 확산되게 하여 제 2 소스/드레인을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형은 P형으로 하고 상기 제 2 도전형은 N형으로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 1 절연막은 열산화방법으로 게이트산화막을 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 금속박막은 붕소를 진공증착 또는 스퍼터링 방법으로 증착하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 2 소스/드레인 형성단계에서 형성되는 비에스지막을 제거하는 단계를 더 포함하여 이루어진 반도체장치의 제조방법.
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