KR19990045650A - 반도체칩의 본딩방법 및 그 장치 - Google Patents

반도체칩의 본딩방법 및 그 장치 Download PDF

Info

Publication number
KR19990045650A
KR19990045650A KR1019980051360A KR19980051360A KR19990045650A KR 19990045650 A KR19990045650 A KR 19990045650A KR 1019980051360 A KR1019980051360 A KR 1019980051360A KR 19980051360 A KR19980051360 A KR 19980051360A KR 19990045650 A KR19990045650 A KR 19990045650A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
electrode
substrate
bonding
relative position
Prior art date
Application number
KR1019980051360A
Other languages
English (en)
Other versions
KR100283834B1 (ko
Inventor
모토지로 시바타
유키히로 이케야
데츠야 구보
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR19990045650A publication Critical patent/KR19990045650A/ko
Application granted granted Critical
Publication of KR100283834B1 publication Critical patent/KR100283834B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K3/00—Tools, devices, or special appurtenances for soldering, e.g. brazing, or unsoldering, not specially adapted for particular methods
    • B23K3/04—Heating appliances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/759—Means for monitoring the connection process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

본 발명은 반도체칩을 페이스다운으로 기판상에 본딩하더라도 본딩정밀도의 이상을 확실하게 검출할 수 있다.
본딩 전에 있어서의 반도체칩(13)의 측면을 검출하고, 본딩 후에 기판(11)상의 반도체칩(13)의 측면과 기준패턴(28)의 거리를 제1검출부(23)에서 구하고, 이들 각 상대위치와 거리에 기초하여 위치오차 판정용의 기준치를 등록부(24)에서 등록하며, 실제의 본딩 중, 본딩 전의 반도체칩(13)의 측면과 본딩 후의 반도체칩(13)의 측면, 기준패턴(28)과의 거리에 기초하여 측정치를 제2검출부(25)에서 구하고, 이 측정치와 기준치를 검사부(26)에서 비교하여 반도체칩(13)과 기판(11)과의 위치오차를 검사한다.

Description

반도체칩의 본딩방법 및 그 장치
본 발명은 기판에 대해, 예컨대 IC 등의 반도체칩을 페이스다운 본딩하는 반도체칩의 본딩방법에 관한 것으로, 특히 페이스다운 본딩 후에 외부로부터의 검사에 의해 반도체칩의 전극과 기판에 설치된 배선과의 위치오차를 검출할 수 있는 본딩방법 및 그 장치에 관한 것이다.
프린트 배선기판 등의 실장기판에 대해, 예컨대 IC 등의 반도체칩을 직접 탑재하여 본딩하는 방법의 하나로서, 반도체칩의 전극(범프전극)이 형성된 면을 기판에 대향시켜 이 전극과 기판의 배선패턴을 직접 접합하는 방법이 있다. 이 방법은, 반도체칩을 전극이 형성된 면이 아래쪽을 향하게 한 상태로 유지하여 본딩동작을 행하는 것으로, 일반적으로 “페이스다운 본딩”이라고 칭해지고 있다.
이러한 페이스다운 본딩에서는 전극과 회로패턴의 접합부분이 반도체칩으로 덮여 숨겨져 버리기 때문에, 본딩이 정확하게 행해졌는지의 확인이 곤란하다는 결점이 있다.
본딩이 정확하게 행해졌는가의 여부, 즉 본딩정밀도를 검사하기 위한 방법으로서는 전극과 회로패턴의 접합부위의 상태를 물리적으로 관찰하여 그 좋고 나쁨을 판정하는 방법이 일반적으로 취해지고 있다.
즉, 페이스다운 본딩이 행해진 반도체장치를 정기적으로 샘플링하여 반도체칩을 기판으로부터 떼어내거나 절단하여 전극의 접합부위를 검사하는 방법이나, 기판의 안쪽으로부터 전극과 회로패턴의 접합부위를 투과적으로 조사하는 방법이 있다.
반도체칩을 떼어내거나 절단하는 방법에서는, 샘플링한 반도체칩 및 기판을 다른 장치로 반송하여 행할 필요가 있어 규모가 커지게 된다. 또한, 본딩동작 중에 실시간의 검사는 행할 수 없다.
또한, 투과적인 검사방법에 있어서도, 접합부위의 선명한 화상을 얻을 수는 없기 때문에 정밀도가 양호한 검사는 행할 수 없다는 경우가 있다. 즉, 기판으로서 예컨대 세라믹기판이나 유리기판이 있는데, 이 중 세라믹기판에서는 광의 투과량이 매우 적기 때문에, 전극과 회로패턴의 접합부위는 물론 반도체칩(2)의 외형을 확인하는 것조차도 곤란하다.
또한, 유리기판상에 반도체칩을 페이스다운 본딩한 경우에는 반도체칩의 외형을 잡을 수는 있지만, 유리기판의 굴절 상태나 회로패턴 등의 존재에 따라 전극과 회로패턴 접합부의 선명화상을 얻는 것은 곤란하다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 반도체칩을 기판상에 페이스다운 본딩한 후에 본딩정밀도를 용이하게 또한 정확하게 검사할 수 있는 반도체장치의 제조방법을 제공하는 것에 그 목적이 있다.
또한, 본 발명은 페이스다운 본딩 후에 있어서, 범프와 기판의 위치정밀도를, 떼어내기나 절단 등을 행하지 않고 외부 관찰에 의해 검사할 수 있는 반도체장치의 제조방법을 제공하는 것에 그 목적이 있다.
도 1은 본 발명에 관련된 반도체장치 제조장치의 제1실시예를 나타낸 구성도,
도 2a, b는 같은 장치에 의한 반도체칩의 측면검출의 작용을 나타낸 모식도,
도 3a, b는 같은 장치에 의한 반도체칩의 측면과 기준마크와의 간격의 검출작용을 나타낸 모식도,
도 4는 같은 장치에서의 검사 플로차트,
도 5는 반도체칩의 측면의 검출작용을 나타낸 도면,
도 6은 반도체칩의 측면의 촬상상태를 나타낸 외관도,
도 7은 기판상의 기준패턴의 촬상상태를 나타낸 도면,
도 8은 기판상의 기준패턴의 촬상상태를 나타낸 외관도,
도 9는 본 발명장치의 변형예를 나타낸 구성도,
도 10은 반도체칩을 페이스다운으로 본딩한 반도체장치를 나타낸 도면이다.
〈도면의 주요부분에 대한 부호의 설명〉
c … 코너엣지, 1 … 기판,
2 … 반도체칩, 10 … 본딩스테이지,
11a … 배선패턴, 11 … 기판,
12 … 본딩기구, 13 … 반도체칩,
14 … 제1인식카메라, 15 … 전극,
16 … 제2인식카메라, 20 … 주제어부,
21 … 화상메모리, 22 … 입력부,
23 …제1검출부, 24 … 등록부,
25 … 제2검출부, 26 … 검사부,
27 … 경보부, 28 … 기준패턴,
30 … 빔스플리터, 31 … 인식카메라.
상기의 목적을 달성하기 위해, 본 발명에 의하면 ,반도체칩의 전극이 형성된 면을 촬상하고, 반도체칩에 대한 전극의 상대위치를 검출하는 공정과,
반도체칩의 전극과 기판에 설치된 회로패턴을 대향시켜 접합하는 본딩공정,
반도체칩이 탑재된 기판을 촬상하고, 기판에 대한 반도체칩의 상대위치를 검출하는 공정 및,
기판에 대한 반도체칩의 상대위치와 반도체칩에 대한 전극의 상대위치로부터 기판에 대한 상대위치를 산출하고, 이것에 기초하여 본딩정밀도의 평가를 행하는 공정을 갖춘 반도체칩의 본딩방법이 제공된다.
여기에서, 반도체칩에 대한 전극의 상대위치를 검출하는 공정은,
반도체칩을 전극이 형성된 면쪽에서 촬상하여 반도체칩의 소정위치를 기준으로 해서 전극의 위치를 검출하는 것이고,
기판에 대한 반도체칩의 상대위치를 검출하는 공정은,
기판에 탑재된 반도체칩을 전극이 형성되어 있지 않은 면쪽에서 촬상하여 기판상에 형성된 위치결정마크를 기준으로 해서 반도체칩의 상기 소정위치의 상대위치를 검출하는 것이어야 하는 것이 바람직하다.
이러한 구성에 의하면, 본딩 전에 반도체칩의 소정위치를 기준으로 한 전극의 위치를 검출해 두고, 본딩 후에 기판에 대한 반도체칩의 소정위치의 상대위치를 검출함으로써, 연산에 의해 기판에 대한 전극의 위치를 구할 수 있다. 이렇게 함으로써, 반도체칩을 기판으로부터 떼어내거나 절단하지 않아도 본딩정밀도를 검사할 수 있다.
또한, 상기 반도체칩의 소정위치로서는 반도체칩의 엣지, 특히 코너엣지인 것이 바람직하다. 이렇게 하면, 반도체칩에 마크 등을 설치하지 않아도 좋다.
또한, 본딩정밀도의 평가는 기판에 대한 전극의 상대위치를 미리 설정된 기준치와 비교함으로써 행하는 것이 바람직하고, 이 기준치는 티칭(teaching)동작을 통해 설정하는 것이 바람직하다.
(실시예)
이하, 본 발명의 제1실시예에 대해 도면을 참조하여 설명한다.
도 1은 반도체장치 제조장치의 전체구성도이다.
이 장치는 도 10에 나타낸 바와 같이 표면에 범프전극(15)이 형성되어 이루어지는 IC 등의 반도체칩(13)을 배선패턴(11a)이 형성되어 이루어진 기판(11)상에 페이스다운식으로 탑재하고, 상기 범프전극(15)과 배선패턴(11a)을 접합(페이스다운 본딩)하는 것이다.
이 장치는 도 1에 나타내는 바와 같이, 반도체칩(13)을 페이스다운상태, 즉 범프전극(15)이 아래쪽을 향하게 한 상태에서 흡착유지하는 본딩기구(12)와, 반도체칩(13)이 본딩되는 기판(11)을 유지하는 본딩스테이지(10)를 갖춘다. 이 본딩기구(12)는 반도체칩(13)을 흡착유지한 상태에서 도면에 화살표(α)로 나타낸 방향으로 이동하고, 반도체칩(13)을 기판(11)에 대향시킨다.
또한, 본딩기구(12)의 통과경로(α)의 아래쪽에는 본딩기구(12)에 유지된 반도체칩(13)을 촬상확인하기 위한 제1인식카메라(14)가 설치되어 있다. 이 제1인식카메라(14)는 본딩 전의 반도체칩(13)의 아래면, 즉 반도체칩(13)의 범프전극(15)을 촬상하고, 그 화상신호를 출력하는 기능을 갖추고 있다.
또한, 상기 본딩기구(12)의 측방에는 이 본딩기구(12)와 일체적으로 이동하는 제2인식카메라(16)가 설치되어 있다. 이 제2인식카메라(16)는 반도체칩(13)이 기판(11)상에 본딩되는 전과 후, 기판(11)상에 형성되어 있는 기준패턴(도 3a, b에 28로 나타낸다)을 촬상하여 그 화상신호를 출력하는 기능을 갖추고 있다.
한편, 도 1 중 20은 제조장치 전체를 제어하는 주제어부이다. 이 주제어부(20)가 접속된 버스에는 제1 및 제2인식카메라(14,16)로부터의 화상신호가 입력되는 입력부(22)와, 입력부(22)에 입력된 화상데이터를 격납하는 화상메모리(21), 본딩동작시의 위치결정 정보를 생성하는 제1검출부(23), 본딩정밀도를 검사하기 위한 정보를 생성하는 제2검출부(25), 본딩정밀도를 검사하기 위한 기준치가 등록되는 등록부(24), 본딩정밀도를 검사하는 검사부(26) 및, 검사부(26)의 검사결과에 기초하여 필요한 경보를 발생시키는 경보부(27)가 접속되어 있다.
이 중 제1검출부(23)는 페이스다운 본딩을 행하는데 필요한 위치결정 정보를 산출한다. 즉, 상기 화상메모리(21)로부터 제1인식카메라(14)로 촬상한 본딩 전의 반도체칩(13; 범프전극(15))의 화상 및 상기 제2인식카메라(16)로 촬상한 본딩 전의 기판(11)상의 기준패턴(28)의 화상을 불러낸다. 그리고, 상기 반도체칩(13)을 기판(11)에 대향하여 위치결정하기 위해 필요한 반도체칩(13)의 기울기 보정각도 및 상기 본딩기구(12)의 구동량을 결정한다.
한편, 제2검출부(25)는 본딩정밀도를 평가하기 위해 본딩 실행 후의 범프전극(15)의 상기 기준패턴(28)에 대한 상대위치를 출력한다. 즉, 이 제2검출부(25)는 화상메모리(21)로부터 상기 제1인식카메라(14)에 의해 촬상된 본딩 전의 범프전극(15)의 화상 및 상기 제2인식카메라(16)에 의해 촬상된 본딩 후의 반도체칩(13)과 기준패턴(28)의 화상을 불러낸다. 그리고, 이것들로부터 본딩 후에 있어서의 기준패턴(28)에 대한 범프전극(15)의 상대위치를 검출한다.
이하, 이 제2검출부(25)에 의한 검출을 상세하게 설명한다.
첫 번째로, 이 제2검출부(25)는 반도체칩(13)의 외형에 대한 범프전극(15)의 상대위치의 검출을 행한다. 도 2a, 도 2b는 이 검출방법을 설명하기 위한 개념도이다. 도 2a는 이상적인 상태로 유지된 반도체칩(13)의 화상, 도 2b는 위치오차(기울기 및 오프세트)가 생겨 있는 반도체칩(13)의 화상이다.
도 2a에 나타내는 바와 같이, 범프전극(15)의 상대위치는 반도체칩(13)의 코너엣지(c)를 기준으로 한 좌표(X1, Y1)로 구해진다. 이 좌표(X1, Y1)는 반도체칩(13)의 코너엣지(c)로부터의 거리(l1) 및 반도체칩(13)의 기울기(θ1)를 반영한 것이 된다.
한편, 실제의 측정에서는 상기 범프전극(15)의 반도체칩(13)에 대한 상대위치가 도 2b에 나타낸 바와 같이 어긋나 있다고 하자. 이 경우에도 범프전극(15)의 상대위치는 반도체칩(13)의 코너엣지(c)를 기준으로 한 좌표(X1', Y1')로 구해진다. 이 좌표(X1', Y1')는 반도체칩(13)의 코너엣지(c)로부터의 거리(l1') 및 반도체칩(13)의 경사(θ1')를 반영한 것이 된다. 한편, θ1과 θ1'의 차는 상기 제1검출부(23)에 의한 검출에 기초하여 반도체칩(13)의 기울기가 보정된 후의 오차각도로 통상 ±2° 이내이다.
두 번째로, 이 제2검출부(25)는 본딩 후의 반도체칩(13)과 기판(11)의 위치관계를 검출한다. 도 3a는 이상적으로 페이스다운 본딩된 후에 있어서의 반도체칩(13)과 기판(11; 기준패턴(28))의 화상, 도 3b는 실제의 본딩 후에 있어서의 반도체칩(13)과 기판(11; 기준패턴(28))의 화상을 나타낸 것이다.
도 3a, 도 3b에 나타낸 바와 같이, 반도체칩(13)과 기판(11)의 위치관계의 검출은 상기 기판(11)상의 기준패턴(28)을 원점으로 하여 반도체칩(13)의 코너엣지(c)의 좌표(X2, Y2) 및 (X2', Y2')를 구하는 것으로 검출한다. 이 좌표는 코너엣지(c)로부터 기준패턴(28)까지의 거리(l2, l2') 및 기울기(θ2, θ2')를 반영하고 있다. 한편, θ1과 θ1'의 차는 본딩 후에 있어서의 반도체칩(13)의 기울기 오차 및 본딩스테이지(10)에 의한 기판(11)의 위치결정 오차에 기초한 것이다.
이상에 설명한 도 2a 및 도 3a의 검출결과로부터 이상적인 페이스다운 본딩이 행해진 경우의 범프전극(15)의 상기 기준패턴(28)에 대한 상대위치(Xs, Ys)를 이하와 같이 구할 수 있다.
Xs= X1+ X2
Ys= Y1+ Y2
이값 Xs, Ys는 기준치(S)로서 도 1에 나타낸 등록부(24)에 등록된다.
또한, 도 2b 또는 도 3b로부터 실제의 페이스다운 본딩 후에 있어서의 범프전극(15)의 상기 기준패턴(28)에 대한 상대위치(Xs', Ys')를 다음과 같이 구할 수 있다.(이하, 이 상대위치(Xs', Ys')를 검출치라고 한다.)
Xs'= X1'+ X2'
Ys'= Y1'+ Y2'
그리고, 도 1에 나타낸 검사부(26)는 상기 기준치(Xs, Ys)와 이 검출치(Xs', Ys')의 차를 소정의 임계치(H)와 비교하여 임계치(H) 이외의 값이 된 경우에 불량이라고 판정하는 기능을 갖는다. 또한, 상기 경보부(27)는 상기 검사부(26)에 의해 불량이라고 판단된 경우에 작동하여, 이 장치의 오퍼레이터에 경고를 행하는 기능을 갖는다.
다음에, 이 페이스다운 본딩장치의 동작을 도 4의 플로차트를 참조하여 설명한다.
우선, 위치오차 판정용의 기준치(Xs, Ys)를 등록하기 위해 스텝 #1∼#4로 이상적인 페이스다운 본딩동작을 재현하고, 티칭작업을 행한다.
즉, 본딩스테이지(10)상에 기판(11)을 고정밀도로 배치한다. 이 기판(11)에는 상기 기준패턴(28)과, 상기 범프전극(15)을 접합하는 회로패턴(11a; 도 10)이 이상적으로 배치되어 있다. 또한, 본딩기구(12)의 선단에는 범프전극(15)이 이상적인 위치에 배치되어 이루어지는 반도체칩(13)을 페이스다운 상태에서 흡착유지한다(도 2).
우선, 스텝 #1에 있어서, 도 5에 나타낸 바와 같이 본딩기구(12)에 흡착되어 있는 반도체칩(13)을 제1인식카메라(14)의 시야내에 들어오게 한다. 이에 따라, 도 6에 나타낸 바와 같이, 반도체칩(13)의 아래면을 반도체칩(13)의 아래쪽부터 촬상하여, 도 2a에 나타낸 화상신호를 출력할 수 있다. 이 화상데이터는 입력부(22)를 통해 화상메모리(21)에 기억된다.
그리고, 제2검출부(25)는 화상메모리(21)에 기억된 화상데이터를 읽어 내고, 이 화상데이터로부터 도 2a에 나타낸 바와 같이 범프전극의 상대위치좌표(X1, Y1)를 검출한다. 이 경우, 전극(범프; 15)은 반도체칩(13)의 코너에 가장 접근해 있는 것이 대표로서 검출된다.
이 후, 본딩기구(12)를 기판(11)의 윗쪽으로 이동시켜 이상적인 위치결정상태로 반도체칩(13)의 페이스다운 본딩동작을 행하게 한다(스텝 #2).
이 본딩동작 후, 제2인식카메라(16)를 도 7에 나타낸 바와 같이 반도체칩(13)이 마운트된 기판(11)의 윗쪽으로 이동시킨다. 그리고, 스텝 #2에 있어서, 이 제2인식카메라(16)로 도 8에 나타낸 바와 같이 본딩이 종료한 반도체칩(13)의 각부의 외형과 기판(11)상에 형성되어 있는 기준패턴(28)을 촬상한다. 이 화상데이터는 입력부(22)를 통해 화상메모리(21)에 기억된다.
그리고, 제2검출부(25)는 화상메모리(21)에 기억된 화상데이터를 읽어 내고, 이 화상데이터로부터 이상적으로 본딩된 반도체칩(13)과 기판(11)상의 기준패턴(28)의 위치관계를 도 3a에 나타낸 좌표(X2, Y2)로 하여 얻는다.
다음의 스텝 #4에서는 위치오차 판정용의 기준치를 등록부(24)에 등록한다. 즉, 상기 제2검출부(25)는 범프전극(15)의 반도체칩(13)의 코너엣지(c)에 대한 상대위치(X1, Y1)와, 반도체칩(13)의 코너엣지(c)의 기준패턴(28)에 대한 상대위치(X2, Y2)로부터 범프전극(15)의 기준패턴(28)에 대한 상기 기준위치(Xs, Ys)를
Xs= X1+ X2
Ys= Y1+ Y2
로 하여 구해 이것을 상기 등록부(24)에 등록한다.
이상의 티칭동작은 제품제조의 1로트마다 행해진다.
이 후, 스텝 #5∼#12에 따라 실제의 본딩을 개시한다.
우선, 스텝 #5에서 본딩개시의 지령을 받았다면, 스텝 #6에서 상기 스텝 #1과 같은 동작을 실행한다. 즉, 상기 제2검출부(25)에 의해 도 2b에 나타낸 바와 같이 범프전극(15)의 반도체칩(13)의 코너엣지(c)에 대한 상대좌표(X1', Y1')를 얻는다.
이어서, 스텝 #7에 있어서, 상기 제1검출부(23)는 상기 메모리(21)로부터 상기 제1인식카메라(14)에 의한 촬상화상을 꺼내어 상기 반도체칩(13)의 자세 및 범프전극(15)의 절대위치를 검출한다.
스텝 #8에서는 상기 제2인식카메라(16)를 상기 기판(11)상의 기준패턴(28)에 대향시켜 이 기준패턴(28)을 촬상하고, 그 촬상화상을 화상메모리(21)에 격납한다. 제1검출부(23)는 이 촬상화상을 꺼내어 기준패턴(28)의 자세 및 절대좌표를 검출한다.
그리고, 상기 주제어부(20)는 범프전극(15)과 기준패턴(28)의 위치검출결과(스텝 #7,8)에 기초하여 상기 본딩기구(12)를 구동하고, 반도체칩(13)과 기판(11)을 대향하여 위치결정한다. 이어서, 이 본딩기구(12)는 반도체칩(13)을 하강구동하고, 기판(11)상에 페이스다운 본딩한다(스텝 #9).
페이스다운 본딩이 행해졌다면, 스텝 #10에서 상기 스텝 #3과 같은 동작이 행해진다. 즉, 상기 제2검출부(25)에 의해 도 3b에 나타낸 바와 같이 반도체칩(13)의 상기 코너엣지(c)의 기준패턴(28)에 대한 상대좌표(X2', Y2')를 얻는다.
다음에, 스텝 #11에서 상기 검사부에 의해 상기 기준치(Xs, Ys)와 검출치(Xs', Ys'; Xs'= X1'+ X2', Ys'= Y1'+ Y2')의 비교가 이루어져 그 차가 임계치(H)를 넘고 있는지가 판단되어 스텝 #12로 이행한다.
임계치(H)를 넘고 있지 않은 경우에는, 계속해서 다음의 반도체칩(13)에 대한 페이스다운 본딩이 실행되고(스텝 #6∼#11), 임계치(H)를 넘고 있다고 판단된 경우에는 스텝 #13에서 상기 경보부(27)에 의한 경보가 발생된다.
또한, 상기 검사공정(스텝 #6,10,11,12)은 매회의 본딩동작에서 행할 필요는 없고, 수회에 1번, 갑작스레 행하면 된다.
이상 설명한 구성에 의하면, 반도체칩(13)의 코너엣지(c)를 기준으로 하여 범프전극(15)의 상대위치, 기준패턴(28)의 상대위치를 구하도록 했기 때문에, 본딩 후에 기준패턴(28)과 범프전극(15)의 상대위치를 구할 수 있다. 따라서, 본딩 후이더라도 반도체칩(13)을 기판(11)으로부터 떼어내거나 절단하지 않고 본딩정밀도의 평가를 행할 수 있다.
특히, 상대위치를 구하기 위한 기준위치로서 아래 위 어느쪽에서 보더라도 동일 위치에 있는 코너엣지(c)를 사용했기 때문에 그 신뢰성은 높다. 또한, 위나 아래로부터의 동일위치에 설치한 마크를 사용하여도 좋다. 또한, 상하면에서 다른 위치에 있는 마크이더라도 상하면에서의 상대위치관계가 고정밀도로 유지되어 있는 것이라면 기준위치로서 사용할 수 있다.
또한, 본 발명은 상기 제1실시예에 한정되는 것이 아니라 다음과 같이 변형해도 된다.
예컨대, 도 9에 나타낸 바와 같이 기판(11)과 반도체칩(13)의 사이에 빔스플리터(30)를 배치하고, 그 분기방향으로 1개의 인식카메라(31)를 배치하여, 기판(11)과 반도체칩(13)의 촬상을 1개의 인식카메라(31)로 행하도록 하여도 좋다.
또한, 기판(11)상의 기준패턴(28)은 예컨대 도 8에 나타낸 바와 같이 반도체칩(13)을 중심으로 하여 대칭으로 위치에 형성되어 있으므로, 어느 한쪽 또는 양쪽의 기준패턴(28)을 사용하여 검사를 행해도 좋다.
본 발명은, 반도체칩을 페이스다운으로 기판상에 본딩하더라도 본딩정밀도의 이상을 확실하게 검출할 수 있다.

Claims (19)

  1. 반도체칩의 전극이 형성된 면을 촬상하고, 상기 반도체칩에 대한 전극의 상대위치를 검출하는 공정과,
    상기 반도체칩의 전극과 기판에 설치된 회로패턴을 대향시켜 접합하는 본딩공정,
    상기 반도체칩이 탑재된 상기 기판을 촬상하고, 상기 기판에 대한 상기 반도체칩의 상대위치를 검출하는 공정 및,
    상기 기판에 대한 상기 반도체칩의 상대위치와 상기 반도체칩에 대한 전극의 상대위치로부터 상기 기판에 대한 전극의 상대위치를 산출하고, 이것에 기초하여 본딩정밀도의 평가를 행하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체칩의 본딩방법
  2. 제1항에 있어서, 상기 반도체칩에 대한 전극의 상대위치의 검출은 반도체칩의 엣지를 기준으로 하여 행하는 것을 특징으로 하는 반도체칩의 본딩방법.
  3. 제2항에 있어서, 상기 반도체칩에 대한 전극의 상대위치의 검출은 반도체칩의 엣지와 이 엣지에 근접하는 전극의 상대위치를 검출하는 것으로 행하는 것을 특징으로 하는 반도체칩의 본딩방법.
  4. 제1항에 있어서, 상기 기판에 대한 상기 반도체칩의 상대위치를 검출하는 공정은 기판에 설치된 마크와 반도체칩의 엣지와의 상대위치를 구하는 것으로 행하는 것을 특징으로 하는 반도체칩의 본딩방법.
  5. 제1항에 있어서, 상기 기판에 설치된 회로는 전극 및/또는 회로패턴인 것을 특징으로 하는 반도체칩의 본딩방법.
  6. 제1항에 있어서, 상기 본딩정밀도의 평가는 상기 기판에 대한 상기 반도체칩의 전극의 상대위치를 미리 설정된 기준치와 비교함으로써 행하는 것을 특징으로 하는 반도체칩의 본딩방법.
  7. 제6항에 있어서, 상기 기준치를 산출하는 공정을 포함하는 것을 특징으로 하는 반도체칩의 본딩방법.
  8. 제7항에 있어서, 상기 기준치를 산출하는 공정은 상기 반도체칩의 전극과 상기 기판의 회로가 이상적으로 위치결정된 상태에서의 기판에 대한 전극의 상대위치를 티칭에 의해 구하는 것을 특징으로 하는 반도체칩의 본딩방법.
  9. 제6항에 있어서, 상기 기판에 대한 상기 반도체칩의 전극의 상대위치가 상기 기준치와 소정 이상 다른 것에 기초하여 경고를 발생시키는 공정을 갖춘 것을 특징으로 하는 반도체칩의 본딩방법.
  10. 제1항에 있어서, 상기 반도체칩에 대한 상기 전극의 상대위치를 검출하는 공정은 상기 반도체칩을 상기 전극이 형성된 면쪽으로부터 촬상하여,
    상기 반도체칩의 소정위치를 기준으로 해서 상기 전극의 위치를 검출하는 것이고,
    상기 기판에 대한 상기 반도체칩의 상대위치를 검출하는 공정은 상기 기판에 탑재된 상기 반도체칩을 상기 전극이 형성되어 있지 않은 면쪽으로부터 촬상하여,
    상기 기판상에 형성된 위치결정마크를 기준으로 해서 상기 반도체칩의 상기 소정위치의 상대위치를 검출하는 것을 특징으로 하는 반도체칩의 본딩방법.
  11. 제10항에 있어서, 상기 소정위치는 상기 반도체칩의 엣지인 것을 특징으로 하는 반도체칩의 본딩방법.
  12. 반도체칩의 전극이 형성된 면을 촬상하는 제1촬상장치와,
    기판의 상기 반도체칩이 탑재된 면을 촬상하는 제2촬상장치,
    상기 반도체칩의 전극과 상기 기판에 설치된 회로를 대향시켜 접합함으로써 반도체칩을 기판상에 탑재하는 본딩기구,
    상기 제1촬상장치에 의해 본딩 전에 검출한 상기 반도체칩에 대한 전극의 상대위치와 상기 제2촬상장치에 의해 본딩 후에 검출한 상기 기판에 대한 상기 반도체칩의 상대위치로부터 상기 기판에 대한 반도체칩의 전극의 상대위치를 산출하는 전극위치검출부 및,
    이 전극위치검출부에 의해 산출된 상기 기판에 대한 전극의 상대위치에 기초하여 본딩정밀도의 평가를 행하는 평가부를 구비하여 구성된 것을 특징으로 하는 반도체칩을 기판상에 탑재한 본딩장치.
  13. 제12항에 있어서, 상기 전극위치검출부는 상기 반도체칩에 대한 전극의 상대위치의 검출을 반도체칩의 엣지를 기준으로 하여 행하는 것을 특징으로 하는 본딩장치.
  14. 제13항에 있어서, 상기 전극위치검출부는 상기 반도체칩에 대한 전극의 상대위치의 검출을 반도체칩의 엣지와 이 엣지에 근접하는 전극의 상대위치를 검출하는 것으로 행하는 것을 특징으로 하는 본딩장치.
  15. 제12항에 있어서, 상기 전극위치검출부는 상기 기판에 대한 상기 반도체칩의 상대위치의 검출을 기판에 설치된 마크와 반도체칩의 엣지와의 상대위치를 구하는 것으로 행하는 것을 특징으로 하는 본딩장치.
  16. 제12항에 있어서, 상기 검사부는 상기 본딩정밀도의 평가를 상기 기판에 대한 상기 반도체칩의 전극의 상대위치와 미리 설정된 기준치를 비교함으로써 행하는 것을 특징으로 하는 본딩장치.
  17. 제16항에 있어서, 상기 기준치를 산출하는 기준치산출부를 더 포함하는 것을 특징으로 하는 본딩장치.
  18. 제17항에 있어서, 상기 기준치산출부는 상기 반도체칩의 전극과 상기 기판의 회로가 이상적으로 위치결정된 상태에서의 기판에 대한 전극의 상대위치를 구해 이것을 기준치로 하는 것을 특징으로 하는 본딩장치.
  19. 제16항에 있어서, 상기 기판에 대한 상기 반도체칩의 전극의 상대위치가 상기 기준치와 소정이상 다른 것에 기초하여 경고를 발시키는 경고부를 갖춘 것을 특징으로 하는 본딩장치.
KR1019980051360A 1997-11-27 1998-11-27 반도체칩의 본딩방법 및 그 장치 KR100283834B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-325940 1997-11-27
JP9325940A JPH11163047A (ja) 1997-11-27 1997-11-27 半導体装置の製造方法及びその装置

Publications (2)

Publication Number Publication Date
KR19990045650A true KR19990045650A (ko) 1999-06-25
KR100283834B1 KR100283834B1 (ko) 2001-04-02

Family

ID=18182306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980051360A KR100283834B1 (ko) 1997-11-27 1998-11-27 반도체칩의 본딩방법 및 그 장치

Country Status (4)

Country Link
US (1) US6193132B1 (ko)
JP (1) JPH11163047A (ko)
KR (1) KR100283834B1 (ko)
TW (1) TW403976B (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133936B1 (ko) * 2008-11-03 2012-04-13 미래산업 주식회사 반도체소자의 실장장치, 실장시스템 및 실장방법
KR20160111261A (ko) 2015-03-16 2016-09-26 한화테크윈 주식회사 본딩 장치 및 본딩 방법
KR20190091018A (ko) 2018-01-26 2019-08-05 한화정밀기계 주식회사 부품 실장 장치
KR20190135155A (ko) * 2018-05-28 2019-12-06 세메스 주식회사 본딩 툴과 이를 포함하는 다이 본딩 장치 및 이를 이용하는 다이 본딩 방법
KR20190138204A (ko) 2018-06-04 2019-12-12 한화정밀기계 주식회사 본딩 장치
KR20190138203A (ko) 2018-06-04 2019-12-12 한화정밀기계 주식회사 본딩 장치
KR20200005334A (ko) 2018-07-06 2020-01-15 한화정밀기계 주식회사 본딩 장치

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001051018A (ja) * 1999-08-17 2001-02-23 Nec Machinery Corp Ｉｃ試験装置
WO2001063991A1 (fr) * 2000-02-25 2001-08-30 Ibiden Co., Ltd. Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
EP1321980A4 (en) * 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
JP2002157582A (ja) * 2000-11-21 2002-05-31 Matsushita Electric Ind Co Ltd 半導体ウエハ上のｉｃ傾き補正方法、及びｉｃ傾き補正装置
JP4615117B2 (ja) * 2000-11-21 2011-01-19 パナソニック株式会社 半導体ウエハへのバンプ形成方法及びバンプ形成装置
KR100605398B1 (ko) * 2000-12-21 2006-07-28 시바우라 메카트로닉스 가부시키가이샤 열압착 방법 및 열압착 장치
JP2002198398A (ja) * 2000-12-27 2002-07-12 Shibuya Kogyo Co Ltd ボンディング装置
JP4119098B2 (ja) * 2001-02-27 2008-07-16 芝浦メカトロニクス株式会社 部品保持ヘッド、及びそれを用いた部品実装装置並びに部品実装方法
US6776327B2 (en) * 2002-11-05 2004-08-17 Palomar Technologies, Inc. High-accuracy placement method utilizing double pick and place
JP4128513B2 (ja) * 2003-10-07 2008-07-30 株式会社新川 ボンディング用パターン識別方法、ボンディング用パターン識別装置及びボンディング用パターン識別プログラム
JP4088232B2 (ja) * 2003-10-07 2008-05-21 株式会社新川 ボンディング方法、ボンディング装置及びボンディングプログラム
JP5022598B2 (ja) * 2005-12-27 2012-09-12 株式会社東芝 ボンディング装置及び半導体装置の製造方法
JP2010251415A (ja) * 2009-04-13 2010-11-04 Hitachi High-Technologies Corp 作業処理装置あるいは表示基板モジュール組立ラインまたは表示基板モジュール組立方法
JP5501696B2 (ja) * 2009-08-19 2014-05-28 オリンパス株式会社 実装装置および実装方法
WO2011151440A1 (de) * 2010-06-02 2011-12-08 Kiener Maschinenbau Gmbh Verfahren zur automatisierten montage von modulen an aufnahmeeinrichtungen, insbesondere solarmodulen auf aufständerungen sowie mobile montageeinrichtungen für solche module
KR102238649B1 (ko) * 2014-09-16 2021-04-09 삼성전자주식회사 반도체 칩 본딩 장치
US9847313B2 (en) * 2015-04-24 2017-12-19 Kulicke And Soffa Industries, Inc. Thermocompression bonders, methods of operating thermocompression bonders, and horizontal scrub motions in thermocompression bonding
JP6538596B2 (ja) * 2016-03-14 2019-07-03 東芝メモリ株式会社 電子部品の製造方法及び電子部品の製造装置
KR102425309B1 (ko) * 2016-10-12 2022-07-26 삼성전자주식회사 본딩 헤드와 스테이지 사이의 평행도 보정 장치 및 이를 포함하는 칩 본더
KR102528016B1 (ko) * 2018-10-05 2023-05-02 삼성전자주식회사 솔더 부재 실장 방법 및 시스템
WO2023181346A1 (ja) * 2022-03-25 2023-09-28 株式会社Fuji 検査支援装置、生産管理システム、および検査支援方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3838274A (en) * 1973-03-30 1974-09-24 Western Electric Co Electro-optical article positioning system
US3946931A (en) * 1974-11-27 1976-03-30 Western Electric Company, Inc. Methods of and apparatus for bonding an article to a substrate
JPS5211774A (en) * 1975-07-17 1977-01-28 Canon Inc Method of detecting relative position of patterns
JPS55154740A (en) * 1979-05-23 1980-12-02 Hitachi Ltd Wire bonding device
US4671446A (en) * 1982-12-02 1987-06-09 Stanley Electric Company, Ltd. Method and system for automatically bonding a leadwire on a semiconductor
US4899921A (en) * 1988-10-28 1990-02-13 The American Optical Corporation Aligner bonder
US5342460A (en) * 1989-06-13 1994-08-30 Matsushita Electric Industrial Co., Ltd. Outer lead bonding apparatus
JPH0793340B2 (ja) * 1989-08-18 1995-10-09 株式会社東芝 半導体装置の配線接続装置
AU634334B2 (en) * 1990-01-23 1993-02-18 Sumitomo Electric Industries, Ltd. Packaging structure and method for packaging a semiconductor device
CA2044649A1 (en) * 1990-06-19 1991-12-20 Masanori Nishiguchi Method and apparatus for packaging a semiconductor device
US5042709A (en) * 1990-06-22 1991-08-27 International Business Machines Corporation Methods and apparatus for precise alignment of objects
US5113565A (en) * 1990-07-06 1992-05-19 International Business Machines Corp. Apparatus and method for inspection and alignment of semiconductor chips and conductive lead frames
JPH05251535A (ja) 1992-03-05 1993-09-28 Fujitsu Ltd バンプ検査装置
JPH06268050A (ja) * 1993-03-15 1994-09-22 Matsushita Electron Corp ダイスボンディング装置
JPH06310569A (ja) * 1993-04-27 1994-11-04 Seikosha Co Ltd 半導体素子のフェースダウンボンディング法
JPH07142545A (ja) 1993-11-22 1995-06-02 Matsushita Electric Ind Co Ltd フリップチップ部品の実装装置
US5628660A (en) * 1994-04-28 1997-05-13 Matsushita Electric Industrial Co., Ltd. Bonding apparatus and bonding method of devices
JPH0878479A (ja) * 1994-08-31 1996-03-22 Toshiba Corp アウタリ−ドボンディング装置およびアウタリ−ドボンディング方法
US5590456A (en) * 1994-12-07 1997-01-07 Lucent Technologies Inc. Apparatus for precise alignment and placement of optoelectric components
JP2663921B2 (ja) * 1995-06-08 1997-10-15 日本電気株式会社 半導体装置の製造方法
JP3285294B2 (ja) * 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
JP2930093B2 (ja) * 1995-08-18 1999-08-03 澁谷工業株式会社 ボンディング方法
JP3658110B2 (ja) * 1995-11-27 2005-06-08 キヤノン株式会社 画像表示装置のための製造方法及び製造装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101133936B1 (ko) * 2008-11-03 2012-04-13 미래산업 주식회사 반도체소자의 실장장치, 실장시스템 및 실장방법
KR20160111261A (ko) 2015-03-16 2016-09-26 한화테크윈 주식회사 본딩 장치 및 본딩 방법
KR20190091018A (ko) 2018-01-26 2019-08-05 한화정밀기계 주식회사 부품 실장 장치
KR20190135155A (ko) * 2018-05-28 2019-12-06 세메스 주식회사 본딩 툴과 이를 포함하는 다이 본딩 장치 및 이를 이용하는 다이 본딩 방법
KR20190138204A (ko) 2018-06-04 2019-12-12 한화정밀기계 주식회사 본딩 장치
KR20190138203A (ko) 2018-06-04 2019-12-12 한화정밀기계 주식회사 본딩 장치
KR20200005334A (ko) 2018-07-06 2020-01-15 한화정밀기계 주식회사 본딩 장치

Also Published As

Publication number Publication date
JPH11163047A (ja) 1999-06-18
KR100283834B1 (ko) 2001-04-02
US6193132B1 (en) 2001-02-27
TW403976B (en) 2000-09-01

Similar Documents

Publication Publication Date Title
KR100283834B1 (ko) 반도체칩의 본딩방법 및 그 장치
US6055055A (en) Cross optical axis inspection system for integrated circuits
JPH0348755A (ja) 電子部品の半田付状態の検査方法
JP2007033048A (ja) はんだ接合判定方法，はんだ検査方法，はんだ検査装置およびはんだ検査用プログラムならびに記録媒体
US8860456B2 (en) Non-destructive tilt data measurement to detect defective bumps
JPH0666370B2 (ja) 半導体デバイス用外観検査装置
JP3272998B2 (ja) バンプ高さ良否判定装置
JPH07117388B2 (ja) 外観検査方法
WO2021079541A1 (ja) 外観検査装置及び、不良検査方法
JPH08213436A (ja) 光学的高さ検出装置及びプローブ装置
JPH11251799A (ja) 部品認識方法および部品検査、実装方法
JPH033941B2 (ko)
JP2003130619A (ja) 電子部品の不良リード端子検出方法及び装置
JP2525261B2 (ja) 実装基板外観検査装置
JP2803427B2 (ja) 表面実装ｉｃリードずれ検査装置
JPH0729483Y2 (ja) 実装済プリント基板自動検査装置
JP2739739B2 (ja) 位置ずれ検査装置
JP2568125B2 (ja) ボンディング装置のツールとカメラとのオフセット量検出機構並びにその方法
JPH0894332A (ja) 電子基板上の実装部品検査装置
JPH05288687A (ja) リード検査装置
JPS59171199A (ja) 微小部品装着位置検査装置
JPH07122896A (ja) 電子部品の位置・姿勢計測方法及び装置
JPH07104136B2 (ja) 端子の傾き検出方法
JPH1187452A (ja) 検査装置および位置ずれ検査方法
JPH0372203A (ja) 半田付け部の外観検査方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051130

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee