TW403976B - Method for flip-chipping the semiconductor chip and the device of the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 157
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 235000012431 wafers Nutrition 0.000 claims description 144
- 238000001514 detection method Methods 0.000 claims description 30
- 238000010030 laminating Methods 0.000 claims description 5
- 238000004364 calculation method Methods 0.000 claims description 4
- 238000011156 evaluation Methods 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 3
- 238000009434 installation Methods 0.000 claims description 2
- 238000004070 electrodeposition Methods 0.000 claims 3
- 230000002079 cooperative effect Effects 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 235000015170 shellfish Nutrition 0.000 claims 1
- 238000005406 washing Methods 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 238000007689 inspection Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 210000000078 claw Anatomy 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003195 fascia Anatomy 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000011031 large-scale manufacturing process Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003032 molecular docking Methods 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
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- B23K2101/00—Articles made by soldering, welding or cutting
- B23K2101/36—Electric or electronic devices
- B23K2101/40—Semiconductor devices
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/759—Means for monitoring the connection process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
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Description
A7 B7 403976 五、發明説明(1 ) 〔發明之背景〕 本發明係有關對於基板進行面朝下來搭接(或接合) 例如I C等之半導體晶片的半導體晶片之搭接方法者,尤 其,在面朝下接合之後,可由從外部之檢査來偵測半導體 晶片之電極和配設於基板之配線的偏位之搭接方法及其裝 置有關。 做爲對於印刷電路基板等之裝配基板,直接搭載例如 I C等之半導體晶片的搭接方法之一,有一種使形成有半 導體晶片之電極(bump electrode )之面成相對向於基板, 而使該電極和基板之配線(布線)圖案予以直接接合(搭 接)之方法。該方法,因將半導體晶片以形成有電極之面 朝向下方之狀態來保持而進行接合之動作,因而,一般予 以稱爲 '面朝下p合'。 於如此之面朝下接合時,由於電極和電路圖案之接合 部位會被半導體晶片所覆蓋遮住,因而具有要確認是否正 確地實施了搭接乙事極爲困難之缺點。 而做爲檢査是否正確地實施了搭接,亦即檢査搭接精 度之方法,一般採用著以物理性地來觀察電極和電路圖案 之接合部位之狀態,而判定其好壞之方法。 亦即,有一種以定期性地取樣已實施面朝下接合之半 ( 導體裝置,而使半導體晶片從基板剝開或切斷來檢査電極 之接合部位,或從基板之背面側以透射性地來調査電極和 電路圖案之接合部位之方法。 惟有關剝開或切斷半導體晶片之方法,因需要搬運所 本纸張尺度这叩中KK家標彳(rNS ) Λ4規格(2丨0X297公釐) ---------#---:--—.钉 ----------.線 (計1閱請背而之ii.->s事項再功巧本打) . 、 ,- . η π .1 Hi A \\ 印 •v_ 403976 a? _B7______ 五、發明説明(2 ) 取樣i半導體晶片及基板至另外之裝置來進行,因而會形 成大規模化。又無法進行搭接動作中之即時的檢査。 又,甚至在於透射性之檢査方法,亦由於無法可獲得 接合部位之明顯之圖像,因而有可能無法實施所請精度爲 良好之檢之情事產生。亦即,做爲基板雖有例如陶瓷基板 或玻璃基板,惟其中之陶瓷基板,因光線之透射量極爲少 ,因此,不僅要確認電極和電路圖案之接合部位,甚至要 確認半導體晶片之外形,亦極困難。 又在玻璃基板上,將半導體晶片以面朝下來接合之時 ,雖可獲取半導體晶片之外形,惟由於存在有玻蘀基板之 拆射狀態或電路圖案等,因而要獲得電極和電路圖案之接 合部位的淸楚圖像亦極困難。 _ ♦ ' 〔發明之摘要〕 因此,本發明之主要目的,係擬提供一種以面朝下接 合半導體晶片於基板上之後,可容易且正確地檢査搭接精 度的半導體裝置之製造方法者。 本發明之另一目的,係擬提供一種在進行面朝下接合 之後,不必進行剝開或切斷等之狀況下,可由外部觀^來 檢査碰撞(Bump )電極和基板之位置精度的半導體裝置之 製造方法者。 ' 爲了達成上述之目的,依據本發明,半導體晶片之搭 接方法,將提供包括有: 攝影形成有半導體晶片之電極的面,以偵測對於半導 本紙乐尺度述W中K家椋屮((,NS ) Λ4規格(2丨0X297公釐) I in 11 I n —I I n I 1I n 11 (¾先閱請背IfJ之注*-事項再^.1:1¾本頁) . · . 403976 Α7 __Β7_____ 五、發明説明(3 ) 體晶#之電極的相對位置之過程: 將半導體晶片之電極和配設於基板之電路圖案予以形 成相對向來接合之搭接過程; 攝影搭載有半導體晶片之基板,以偵測對於基板之半 導體晶片之相對位置的過程; 從對於基板之半導體晶片的相對位置和對於半導體晶 片之相對位置來算出對於基板之電極的相對位置,並依據 該算出來進行搭接精度之評價的過程。 而上述之偵測對於半導體晶片之電極的相對位置之過 程,係從形成有電極之面一側攝影半導體晶片,並將半導 雔晶片之所定位置做爲基準來偵測電極之位置者。 而偵測對於基板之半導體晶片的相對位置之過程.,係 從未形成有軍極之面一側攝影搭載於基板之半導體晶 片,並形成於基板上之定位標記做爲基準來偵測半導體晶 片之前述所定位置的相對位置者爲其理想。 依據如此之結構時,以在搭接前予以偵測半導體晶片 之所定位置做爲基準之電極位置,且在搭接後予以偵測對 於基板之半導體晶片的所定位置之相對位置,就能由運算 來求出對於基板之電極的相對位置。當構成爲如此之時, 即使並未從基板剝開或切斷半導體晶片,亦可檢査搭接精 度。 又做爲前述半導體晶片之所定位置,以半導體晶片之 邊緣,尤其在角隅邊緣爲其理想•若採用如此之方法時, 就不需要配設標記等於半導體晶片亦可行· >、纸乐尺度速)0中Κ Κ:雾桴今「( NS > Λ4^格(210X297公漦)~ΖΚΙ 裝 訂 j 線 (誚先閱讀背而之注意事項再填{本頁) * . A7 B7 403976 五、發明説明(4 再者,搭接精度之評價,以對於基板之電極的相對位 置,和預先所設定之基準(參考)値加以比較來實施爲其 理想,而該基準値以經由教育動作來設定爲其理想。 〔實施形態〕 以下,將參照圖式之下來對於本發明之一實施形態加 以說明。 圖1係半導體裝置之製造裝置的整體結構圖。 該裝置係如圖1 0所示,由形成有碰撞電極1 5於表 面所形成之I C等之宇_體晶片1 3,以面朝下方式來搭 載於形成有配線圖案電極1 1 a所形成之基板1 1上,而 接合(面朝下接合)前述碰撞電極1 5和配線圖案1_1 a 所用者。 該裝置係如圖1所示,具備有使半導體晶片1 3形成 面朝下之狀態,亦即碰撞電極1 5以形成朝下方之狀態來 吸著保持之搭接工具1 2,及要保持半導體1 3會被搭接 之基板1 1用之搭接台1 0。該搭接工具1 2係以吸著保 持半導體晶片1 3之狀態下來朝圔中以箭印(α )所示之 方向移動,以令半導體晶片1 3形成相對向於基板1 1。 又在搭接工具1 2所通過路徑(α )之下方,配設有 攝影(辨識(辨別)被保持於搭接工具12之半導體晶片 13用之第1 (之)辨識攝像(照相)器14。該第1辨 識攝像器14具有會攝影搭接前之半導體晶片13之下面 ,亦即攝影半導體晶片1 3之碰撞電極1 5,並输出該圖 ----.1 I ——- -: ------hy . . ! - ——.T . ----n I ^^1 {計先閱誚背而之注念事項再"巧本頁) :·- · •Ψ. K t J> .1 t: 合 r, 本纸张尺度適用中SB;家悻呤(rNS > Λ4規格(210X297公釐) 403976 A7 B7__ 五、發明説明(5 ) 像信-之功能。 又在前述搭接工具1 2之側方,配設有會與該搭接工 具1 2成^體來移動之第2之辨識攝像器1 6。該第2辨 識攝像器16係具備有在於搭接半導體晶片13於基板 1 1上之前及後,予以攝影形成於基板1 1上之基準圖案 (在圖3A,3B以28來表示),並輸出其圖像信號之 功能。 另一方面,圖1中之2 0係要控制製造裝置整體之主 控制部。而在連接在該主控制部2 0之匯流排,連接有: 會輸入來自第1及第2之辨識攝像機1 4,1 6之圖像信 號的輸入部2 2 ;要儲存所輸入於輸入部2 2之圖像資料 的圖像記憶器21;要生成搭接動作時之定位資訊的第1 偵測部2 3 ;要槔査搭接精度用之基準値會被記憶之暫存 部2 4 ;要檢査搭接精度的檢査部2 6 :及依據檢査部 2 6之檢査結果來發出所需要之警報的警報部2 7。 而其中之第1偵測部2 3係用以算出要進行面朝下接 合所需要之定位資訊β亦即,從前述圖像記憶器2 1呼叫 在第1辨識攝像器1 4所攝影之搭接前之半導體晶片1 3 (碰撞電極15)的圖像及在前述第2辨識攝像器16所 攝影之搭接前之基板11上之基準圖案28的圖像。而予 以決定要使前述半導體晶片1 3形成對向定位於基板1 1 所需要之半導體晶片13之傾斜修正角及前述搭接工具 1 2之驅動量. 另一方面,第2偵測部2 5係爲了評價搭接精度,將 本紙張尺度诚5中Κ家標今((NS > Λ4规格(210X297公釐) I n *ϋ I I I I I I I n n I I n J— ^線 (誚先閱請背而之注ώ事項再4¾本頁) . 、 一· ^ 403976 A7 B7 五、發明説明(6 ) . I · 輸出ί於搭接之實施後的碰撞電極15之對於前述基準圖 案2 8的相對位置。亦即•該第2偵測部2 5係將從圖像 記憶器2 1呼叫由前述第1辨識攝像機1 4所攝影之搭接 前之碰撞電極1 5之圖像及由前述第2辨識攝像機1 6所 攝影之搭接後之半導體晶片1 3和基準圖案2 8的圖像。 而偵測在搭接後之對於基準圖案2 8之碰撞電極1 5之相 對位置。 以下,將詳細地來說明有關由該第2偵測部2 5所進 行之偵測。· 首先,該第2偵泖茚2 5會進行對於半導體晶片1 3 之外形的碰撞電極1 5之相對位置。圖2A,2B係要說 明該偵測方法的槪念圖。圖2 A係以理想之狀態被保持之 半導體晶片1 3之圖像,圖2 B係產生有偏位(傾斜及偏 置)之半導體晶片1 3之圖像。 如圖2 A所示,碰撞電極1 5之相對位置係做爲以半 導體晶片1 3之角隅邊緣C爲基準之座標(X 1,Y 1 ) 來求出。而該座標(XI,Y1),將成爲反映從半導體 晶片1 3之角隅邊緣C之距離1 ^及半導體晶片1 3之傾斜 0 1者* 另一方面,在於實際之測定,將預計前述碰撞電極
V 15之對於半導體晶片13之相對位置,係形成如圖2B 所示有偏位。而甚至如此之狀態下,碰撞電極1 5之相對 位置,亦能求出以半導體晶片1 3之角隅邊緣C做爲基準 之座標(il<,Y1>) ·該座標(Xl<,Y1>) 本紙张尺度述爪中標彳((-NS ) /\4規格(210X297公嫠)_ q . ---------裝------訂----------旅 (对先閱锖背而之注憑事項再填艿本頁) · \ · 403976 A7 _ B7_ 五、發明説明(7 ) 係形成反映了從半導體晶片1 3之角隅邊緣C之距離1 : < 及半導體晶片1 3之傾斜0 ! /者。再者,0 X和0 i -之 差係依據由前述第1偵測部2 3之偵測而修正(校正)半 導體晶片1 3之傾斜之後的誤差角度,通常在於±2°以 內。 其次,該第2偵測部2 5係會偵測搭接後之半導體晶 片13和基板11之位置關係•圖3A係顯示在理想地被 實施面朝下接合之後的半導體晶片13和基板11 (基準 圖案2 8 )之圖像,圖3 B係顯示在實際之搭接後的半導 體晶片1 3和基板1 .1 (基準圖案28)之圖像者。 如圖3A,圖3B所示,偵測半導體晶片13和基板 1 1之位置關係以前述基板1 1上之基準圖案2 8做爲原 點來求出半導體畢片1 3之角隅邊緣C之座镡(X2, Y2)及(X2>,Y2>)而加以偵測。該座標係反映 著從角隅邊緣C至基準圖案2 8爲止之距離1 2,1 2 >及 傾斜02,02<。再者,02和之差係依據在搭接後 之半導體晶片13傾斜誤差及由搭接台10所形成之基板 1 1的定位誤差者。 由以上所述之圖2 Α及圖3 Α之偵測結果,將有實施 理想性之面朝下接合之狀態時的碰撞電極15之對於前述 1 基準圖案28之相對位置(Xs,Ys),能以如下之式 子來求出。
Xs=Xl+X2 ----------裝---.--—訂--^------線 {誚先閱讀背Vg之注"事項私填艿本頁) . .、 - . 本紙张尺度诚州中β K家標啥(CNS ) Λ4規格(210X297公釐) _<|〇. A7 B7 403976 五、發明説明(8 )
Ys=Yl+Y2 而該値Xs,Ys,將做爲基準値S來記錄於圖1所 示之暫存部2 4。 又由圖2 B及圖3 B,能以如下式來求出在於實際之 面朝下接合後之碰撞電極1 5的對於前述基準圖案2 8之 相對位置(Xs >,Ys /)。(以下,該相對位置( 又8>,丫8 >)將稱爲偵測値) X s 一 =X 1 ^ + X 2 Y s ^ = Υ 1 ^ + Υ 2 而圖1所示之檢査部2 4具有,將前述基準値X s, Y與該偵測値Xs >,Ys >之差和所定之臨限値Η加以 比較,當形在於臨限値Η以外之時,就判定爲不良之功能 。又前述警報部2 7係具有在於判斷爲不良之時會產生動 作,而對於操作該裝置之操作者加以警告之功能。 接著,參照圖4之流程圖來說明該面朝下接合裝置之 動作。 首先,爲了記錄偏位判定用之基準値Xs,Ys,重 現理想性之面朝下接合動作於步騾# 1〜# 4,以進行教 育作業》 亦即,高精度地來配置基板1 1於搭接台。在該基板 1 1,以形成理想狀地配置著前述基準圖案2 8和要接合 ---------^---.--—.訂——;-----—.^ (1S先閱讀1Ϊ·而之注意事項再填«?本Η ) . · V - . <, r, ί) 1.1- 本紙張尺度適州中家標rNS > Λ4現格.(210X297公釐) 11 403976 at B7 五、發明説明(9 ) 前述威撞電極15之電路圖案11 a (參照圖1〇)。又 在搭接工具1 2前端,使配置碰撞電極1 5於理想的位置 所形成之半導體晶片1 3,以面朝下之狀態予以吸著保持 著(參照圖2 )。 首先’在步驟#1,以如圖5所示,將被吸著於搭接 工具1 2之半導體晶片1 3,予以放入於第1辨識攝像機 1 4之視野內。由而’如圖6所示,可由半導體晶片1 3 之下方側攝影半導體晶片1 3之下面,而可輸出如圖2A 所示之圖像信號。該圖像資料,將經由輸入部2 2來被記 憶於圖像記憶器2 1。 而第2偵測部2 5 ’將讀取被記憶於圖像記憶器2 1 之圖像資料,並由該圖像資料來偵測如鬮2 A所示之.碰撞 電極之相對位置寧標(X 1,γ 1 )。該場合時,電極( 碰撞)15將以最接近於半導體晶片13之角隅者做爲代 表來偵測。 而後’移動搭接工具1 2至基板1 1上方,並以理想 性之定位狀態來進行半導體晶片1 3之面朝下接合之動作 (步驟# 2 )。 完成該搭接動作之後’將第2辨識攝像機1 6以如 圖7所示予以移動至裝載有半導體晶片丨3之基板1 1上 。並在步驟#2,由該第2辨識攝像機16,以如圖8所 示來攝影已完成搭接之半導體晶片13之角隅部及被形成 於基板1 1上基準圖案2 8。而該圖像資料,將經由输入' 部2 2來被記億於圖像記憶器2 1。 (邡先閱請背而之注意事項再¾本Π ) -Μ® 丁 本纸乐尺度珅用‘忧彳((’NS 格(' 210X297公釐) 12 403976 五、發明説明(10) 偵測部2 5乃讀取被記憶於圖像記億器2 1之圖 像資料,並由該圖像資料,將可獲得被搭接成理想之半導 體晶片1Θ和基板.1 1上之基準圖案2 8之位置關係做爲 圖3A所示之座標(X2,Y2)。 在其次之步驟# 4,將予以記億偏位判定用之基準値 於暫存部24。亦即,前述第2偵測部25,將由碰撞電 極1 5之對於半導體晶片1 3之角隅邊緣C之相對位置( XI,Υ1),及半導體晶片13之角隅邊緣C之對於基 準圖案2 8之相對位置(Χ2,Υ2),做爲如下式來求 出碰撞電極1 5之對於棊準圖案2 8的前述基準位置( Xs,Ys),並記錄其於前述暫存部。 X s = X 1 十 X 2 Ys = Yl+Y2 以上之教育動作,將會在每一批之製品之製造予以實 施。 然後’將依照步驟# 5〜# 1 2來開始實際之搭接。 首先,在步驟# 5接到搭接開始之命令之時,就會在 步驟#6實施與前述步驟# 1同樣之動作。亦即,由前述 第2偵測部2 5,以如圖2 B所示來獲得碰撞電極1 5之 對於半導體晶片13之角隅邊緣C之相對座標(XI /, Y 1。。 接著’在步驟# 7,前述第1偵測部會從前述圖像記 (誚先閲讀背而之注总事項再蛾艿本对) ^° " 本紙浓尺度^〇中网氏家忧彳((,NS ) Λ4規格(2丨0X297公漤) • 13 · vr‘·'•'VI IV V· ?··尤 π ^診 么^'印心— 403976 A7 B7 五、發明説明(11) 憶器έ1取出由前述第1辨識攝像機14所獲取之攝影圖 像,以偵測前述半導體晶片1 3之姿勢及碰撞電極1 5之 絕對位置^ 在步驟#8,將前述第2辨識攝像機1 6形成相對向 於前述基板1 1上之基準圖案2 8,並攝影該基準圖案 2 8,且予以儲存該攝影圖像於圖像記億器2 1 ·第1偵 測部2 3則取出該攝影圖像,以偵測基準圖案2 8之姿勢 及絕對座標。 而前述主控制部2 0,將依據碰撞電極1 5和基準圖 案28之位置偵測結果(.步驟#7,#8),來.移動前述 搭接工具1 2,以令半導體晶片1 3和基板成相對向定位 接著,該搭接工具12予以驅動半導體晶片13下降, 而實施面朝下接舍於基板11上(步驟#9)。 當完成了面朝下接合,就在步驟# 1 0來進行與步驟 # 3同樣之動作。亦即,由前述第2偵測部2 5來獲得如 圖3 B所示之對半導體晶片1 3之前述角隅邊緣C之基準 圖案28之相對座標(X2<,Y2>)。 其次,在步驟# 1 1,由前述檢査部來進行前述基準 値 Xs,Ys 和偵測値Xs 一,Ys 一(Xs 一 =X1 一 + X2>,Ys/=Yl#+Y2>)之比較,以判斷其 < . 差是否已超過其臨限値Η,而移動至步騍#1 2。 當並未超過臨限値Η之時,就繼繽地實施其次之有關 半導體晶片13之面朝下接合(步騍#6〜#11),而 在判斷已超過臨限値Η之時,就在步驟# 1 3,由前述警 本纸張尺度试出中 R Κ 家抒4* ( CNS ) ( 210X 297/^« ) . -14 - ~~~ ---------^1------.πI--ρ-----^ (ΐί先閱請背而之注Α事項再^本頁) . 广一 ' · - A7 B7 403976 五、發明説明(12) · ·· 報部έ 7來發出警報。 再者,前述檢査過程(步驟#6,#10,#1 1, # 1 2 ) Μ不需在每一之搭接動作就加以進行,而是每數 次進行一次,亦即,未有規定性地隨意地進行即可。 依據以上所說明的結構,由於構成爲以半導體晶片 13之角隅邊緣C爲基準來求出碰撞電極15之相對位置 ,基準圖案2 8之相對位置,因而能在搭接後求出基準圖 案2 8和碰撞電極1 5之相對位置。因此,甚至在搭接後 ,亦可不需要從基板1 1剝開或切斷半導體晶片1 3下來 進行搭接精度之評價、· . 尤其,做爲要求出相對位置之基準位置,因採用從上 面或從下面觀看亦均在於同一位置之角隅邊緣C,因而其 可靠性極爲高。声者,從上面觀看時亦可使用設置於從下 面觀看時之同一位置之標記》又甚至在上下面,位於不同 位置之標記,只要在上下面之相對位置的關係保持有高精 度者,就可用爲基準位置。 再者,本發明並非僅限定於上述一實施形態者而已, 亦可予以變形成如下。 例如圖9所示,在基板1 1和半導體晶片1 3之間, 予以配置射束***器3 0,且配置一辨識攝像機3 1於其 分岐方向,以一辨識攝像機3 1來攝影基板1 1和半導體 晶片1 3亦可, 又基板1 1上之基準圖案2 8係例如圖8所示,因以 半導體晶kl 3爲中心被形成爲對稱之位置,因而,亦可 本纸张尺度这.丨丨〗中KK家fe今((,NS ) /\4現格(2丨0X297公釐) — — — — — — — I 裝 I 訂— I I I 線 {誚先間讀背而之注&事項再硪巧本S ) >-. · k 又:】 \\ f 合 -15- A7 B7 403976 五、發明说明(13) 使用#何之一方或雙方之基準圖案2 8來實施檢査。 〔圖式之鲔單說明〕 圖1係顯示有關本發明之半導體裝置的製造裝置之一 實施形態的結構圖。 圖2 A,2B係顯示由同裝置所實施之半導體晶片的 側面偵測作用之模式圖》 圖3 A,3 B係顯示由同裝置所實施之半導體晶片的 側面和基準標記之間隔的偵測作用之模式圖》 圖4係在同裝置之檢査流程圖》 . 圖5係顯示半導體晶片側面之偵測作用圖· 圖6係顯示半導體晶片側面之攝影狀態的外觀圖。 圖7係顯示萼板上之基準圖案的攝影狀態圖。 圖8係顯示基板上之基準圖案的攝影狀態之外觀圖。 圖9係顯示本發明裝置之變形例的結構圖。 圖10係顯示以面朝下來搭接半導體晶片之半導體裝 置之圖。 〔符號之說明〕 C :角隅邊緣 \ 1 :基板 2 ·‘半導體晶片 1 〇 :搭接台 11a:配線(布線)圖案 采. -J clt --°1 線 .屮 ;/. λ Γί J f- <, 本紙张义度试扪中(CNSM4現格(210X297公釐} . -|β. 403976 A7 B7 五、發明説明(14) i 1 :基板 1 2 :搭接工具 1 3 半導體晶片 1 4 :第1辨識攝像機 1 5 :電極 16:第2辨識攝像機 2 0 :主控制部 2 1 :圖像記億器 2 2 :輸入部 2 3 :第1偵測部 2 4 :暫存部 2 5 :第2偵測部 2 6 :檢査f 2 7 :警報部 2 8 :基準圖案 3 0 :射束***器 3 1 :辨識攝像機 (对先閒讀背而之注总事項再填«?本頁) -裝-
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Claims (1)
- 403976 A8 六、申請專利範圍 1 . 一種半導體晶片之搭接方法,包括有: 攝影形成有半導體晶片之電極之面,以偵測對於前述 半導體晶片之電極的相對位置之過程; 將前述半導體晶片之電極和配設於基板之電路圖案使 之成相對來接合之搭接過程; 攝影搭載有前述半導體晶片的前述基板,以偵測對於 前述基板的前述半導體晶片之相對位置的過程;及 由對於前述基板的前述半導體晶片之相對位置和對於 前述半導體晶片的電極之相對位置來算出對於前述基板的 電極之相對位置,並依_該算出之結果來評價搭接精度的 過程。 2 .如申請專利範圍第1項之半導體晶片之搭接方法 ,其中偵測對於_前述半導體晶片的電極之相對位置,係以 半導體晶片之邊緣做爲基準(參考)來進行。 3 .如申請專利範圍第2項之半導體晶片之搭接方法 ,其中偵測對於前述半導體晶片的電極之相對位置,係以 偵測半導體晶片之邊緣及接近於該邊緣之電極的相對位匱 來進行。 4. 如申請專利範圍第1項之半導體晶片之搭接方法 ,其中偵測對於前述基板的前述半導體晶片之相對位置之 過程係以求出配設於基板之標記和半導體晶片之邊緣的相 對位置來進行。 5. 如申請專利範圍第1項之半導體晶片之搭接方法· ,其中配設於前述基板之電路係電極及/或電路圖案* 本纸張尺度逋用中國國家搮率(CNS ) A4规格(210X297公釐) -------------裝----^---^訂-------線 (請先閱讀背面之注f項其¾本頁> 經濟部中央揉準局負工消费合作社印策 -18- 經濟部中央標率局貝工消费合作社印«. Bg 403976_S§__ 六、申請專利範圍 b.如申請專利範圔第1項之半導體晶片之搭接方法 ’其中前述評價前述搭接精度係以比較對於前述基板的前 述半導體晶片之電極的相對位置與預先所設定之基準値而 進行》 7. 如申請專利範圍第6項之半導體晶片之搭接方法 ,其中包括有要算出前述基準値之過程。 8. 如申請專利範圔第7項之半導體晶片之搭接方法 ’其中要算出前述基準値之過程係由教育來求出前述半導 體晶片之電極和前述基板之電路以形成理想性之被定位之 狀態下的對於基準的電極之相對位置者。 ' . » 9. 如申請專利範圍第6項之半導體晶片之搭接方法 ,其中具備有依據對於前述基板的前述半導體晶片之電極 的相對位置形成_與前述基準値有所定以±之相異來發出警 告的過程。 10. 如申請專利範圍第1項之半導體晶片之搭接方 法,其中偵測對於前述半導體晶片的前述電極之相對位置 的過程係從形成有前述電極之面側予以攝影前述半導體晶 片,並將前述半導體晶片之所定位置做爲基準而偵測前述 電極之位置者, 而偵測對於前述基板的前述半導體晶片之相對位置之 過程係從未形成有前述電極之面側予以攝影搭載於前述基 板之前述半導體晶片,並將形成於前述基板上之定位標記 做爲基準而偵測前述半導體晶片之前述所定位置的相對位… 置者。 . · 本紙張尺度逋用中困國家橾準(CNS ) A4规格(210X297公釐) -19- ---------^------if--:-----1^ (請先《讀背面之注意事項再填寫本頁) · Ψ 經濟部中央標準局貝工消费合作社印*. 403976 六,申請專利範園 1 1 ·如申請專利範圍第1〇項之半導體晶片之搭接 力法’其中前述所定位置係前述半導體晶片之邊緣。 1 2 種搭載半導體晶片於基板上之搭接裝置,包 括有: 攝影形成有半導體晶片之面的第1攝影裝置; 攝影基板之要搭載前述半導體晶片之面的第2攝影裝 置; 將前述半導體晶片之電極和配設於前述基板之電路圖 案使之成爲相對向來接合,以搭載半導體晶片於基板上之 搭接機構; ' . -由以前述第1攝影裝置所獲得之在搭接前所偵測之對 於前述半導體晶片的電極之相對位置和以前述第2攝影裝 置所獲得之在搭接後所偵測的對於前述基板的前述半導體 晶片之相對位置來算出對於前述基板的半導體晶片之電極 的相對位置之電極位置偵測部;及 依據由該電極位置偵測部所算出之對於前述基板的電 極之相對位置來進行評價搭接精度之評價部。 1 3 .如申請專利範圍第1 2項之半導體晶片之搭接 裝置,其中前述電極位置偵測部,將偵測對於前述半導體 晶片的電極之相對位置,以半導體晶片之邊緣做爲基準來 進行。 1 4 .如申請專利範圍第1 3項之半導體晶片之搭接 裝置,其中前述電極位置偵測部係將偵測對於前述半導體 晶片之相對位置,以偵測半導體晶片之邊緣及接近於該邊 — — ^ — ——1— 裝— I — — II 订— — 線 (請先S讀背面之注奉項再填寫本頁> 一'*> 本紙張尺度逋用中國國家揉準(CNS ) A4洗格(210X297公釐) -20- A8 B8 C8 D8 403976 六、申請專利範圍 . 緣之電極的相對位置來進行。 1 5 .如申請專利範圍第1 2項之半導體晶片之搭接 裝置’其中前述電極位置偵測部係將偵測對於前述基板的 前述半導體晶片之相對位置,以求出配設於基板之標記和 半導體晶片之邊緣的相對位置來進行。 1 6 .如申請專利範圍第1 2項之半導體晶片之搭接 裝置,其中前述評價搭接精度係以比較對於前述基板的前 述半導體晶片之電極的相對位置與預先所設定之基準値而 進行。 1 7 .如申請專利稗圍第1 6項之半導體晶片之搭接 裝置,其中更包括有要算出前述基準値之基準値算出部。 1 8 .如申請專利範圔第1 7項之半導體晶片之搭接 裝置,其中前述_基準値算出部係求出前述半導體晶片之電 極和前述基板之電路以形成理想性之被定位之狀態下的對 於基板的電極之相對位置,並使其做爲基準値者。 1 9 .如申請專利範園第1 6項之半導體晶片之搭接 裝置,其中具備有依據對於前述基板的前述半導體晶片之 電極的相對位置形成與前述基準値有所定以上之相異來發 出警告的警告部· 本纸ft尺度逍用中國國家椹準(CNS)A4規格(2丨0X297公釐) -21 - ---------裝— (請先閱讀背面之注$項再壤寫本頁) 訂 線 經濟部中央搮丰局貝工消费合作社印装
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9325940A JPH11163047A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法及びその装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW403976B true TW403976B (en) | 2000-09-01 |
Family
ID=18182306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW087119204A TW403976B (en) | 1997-11-27 | 1998-11-19 | Method for flip-chipping the semiconductor chip and the device of the same |
Country Status (4)
Country | Link |
---|---|
US (1) | US6193132B1 (zh) |
JP (1) | JPH11163047A (zh) |
KR (1) | KR100283834B1 (zh) |
TW (1) | TW403976B (zh) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001051018A (ja) * | 1999-08-17 | 2001-02-23 | Nec Machinery Corp | Ic試験装置 |
EP1990832A3 (en) * | 2000-02-25 | 2010-09-29 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
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KR102425309B1 (ko) * | 2016-10-12 | 2022-07-26 | 삼성전자주식회사 | 본딩 헤드와 스테이지 사이의 평행도 보정 장치 및 이를 포함하는 칩 본더 |
KR20190091018A (ko) | 2018-01-26 | 2019-08-05 | 한화정밀기계 주식회사 | 부품 실장 장치 |
KR102122038B1 (ko) * | 2018-05-28 | 2020-06-11 | 세메스 주식회사 | 본딩 툴과 이를 포함하는 다이 본딩 장치 및 이를 이용하는 다이 본딩 방법 |
KR102568388B1 (ko) | 2018-06-04 | 2023-08-18 | 한화정밀기계 주식회사 | 본딩 장치 |
KR102568389B1 (ko) | 2018-06-04 | 2023-08-18 | 한화정밀기계 주식회사 | 본딩 장치 |
KR20200005334A (ko) | 2018-07-06 | 2020-01-15 | 한화정밀기계 주식회사 | 본딩 장치 |
KR102528016B1 (ko) * | 2018-10-05 | 2023-05-02 | 삼성전자주식회사 | 솔더 부재 실장 방법 및 시스템 |
WO2023181346A1 (ja) * | 2022-03-25 | 2023-09-28 | 株式会社Fuji | 検査支援装置、生産管理システム、および検査支援方法 |
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JP3658110B2 (ja) * | 1995-11-27 | 2005-06-08 | キヤノン株式会社 | 画像表示装置のための製造方法及び製造装置 |
-
1997
- 1997-11-27 JP JP9325940A patent/JPH11163047A/ja active Pending
-
1998
- 1998-11-19 TW TW087119204A patent/TW403976B/zh active
- 1998-11-23 US US09/197,704 patent/US6193132B1/en not_active Expired - Fee Related
- 1998-11-27 KR KR1019980051360A patent/KR100283834B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6193132B1 (en) | 2001-02-27 |
KR100283834B1 (ko) | 2001-04-02 |
KR19990045650A (ko) | 1999-06-25 |
JPH11163047A (ja) | 1999-06-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent |