KR19990006609A - 액정 패널용 기판, 액정 패널 및 이것을 사용한 전자기기 - Google Patents

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Abstract

반도체 기판을 사용한 종래의 반사형 액정 패널에서는, 저장 용량이 작은 화소 사이즈로 기판의 표면에 형성되기 때문에, 충분한 저장 용량(50 내지 100fF)이 확보될 수 없고, 액정을 구동하는데 필요한 전압을 유지할 수 없다.
각각의 화소의 반사 전극은 저장 용량을 구성하는 전극쌍들중 하나의 도전층으로서 기능하며, 저장 용량의 또다른 도전층은 절연막을 통해서 반사 전극 아래에 형성되므로 또다른 도전층이 소정의 전위에 고정된다.

Description

액정 패널용 기판, 액정 패널 및 이것을 사용한 전자기기
본 발명은, 반사형 액정 패널을 구성하는 반사 전극측 기판의 구조, 및 그 기판을 이용하여 구성되는 액정 패널, 및 그 액정 패널을 이용한 전자기기에 관한 것이다.
종래의 기술
종래, 프로젝터용 라이트 밸브 등의 용도에 알맞은 초소형 고세밀 액티브 매트릭스 액정 패널로써, 석영 기판 상에 폴리실리콘을 이용한 박막 트랜지스터(TFT)를 형성하며, 또한 그 상측에 화소 전극으로 이루어지는 투명 전극을 형성하여 구성되는 투과형 액정 패널이 실용화되어 있다. 상기 TFT를 이용한 투과형 액정 패널로서는, 각 화소에 마련된 TFT의 영역 및 상기 TFT를 구동하기 위한 게이트 전극, 소스·드레인 전극을 구성하는 배선 영역은, 광을 투과시키는 투과 영역으로는 되지 않기 때문에, 패널의 해상도가 XGA, SXGA로 높아져 1화소 영역의 사이즈가 작게 됨에 따라서, 개구율이 작게 된다고 하는 치명적인 결함을 갖고 있다.
그래서, 투과형 액티브 매트릭스 액정 패널에 비교하여 높은 개구율화가 용이한 액티브 매트릭스 액정 패널로써, 화소 전극을 반사 전극으로 하여, 그 하측으로 트랜지스터를 구성하도록 한 반사형 액티브 매트릭스 액정 패널이 제안되어 있다.
상기한 종래의 반사형 액티브 매트릭스 액정 패널에 있어서는, 반사 전극에 인가된 전압을 저장하는 저장 용량도, 트랜지스터와 마찬가지로 반사 전극의 하측의, 트랜지스터의 배치 영역과 평면적으로 분리된 다른 영역에 배치되어 있다. 따라서, 종래의 반사형 액티브 매트릭스 액정 패널로서는, 각 화소에 마련된 트랜지스터의 배치 영역에는 저장 용량을 형성할 수 없기 때문에, 화소 사이즈(화소 영역의 크기)가 작게 되면, 그것에 따라서 저장 용량을 배치할 수 있는 면적도 작게 되어, 그 결과, 충분한 저장 용량(30∼100fF이상, 바람직하게는 50∼100fF이상)을 확보할 수 없다고 하는 결점을 갖고 있다. 저장 용량을 확보할 수 없게 되면, 트랜지스터가 도통된 선택 기간에 있어서 트랜지스터를 통해서 반사 전극에 인가된 전압이, 일단은 저장 용량에 축적되지만, 축적된 전하는 그 후의 비선택 기간에 있어서 액정층의 저항 성분이나 트랜지스터의 0FF 리크에 의해 방전되어, 저장한 전압이 저하하고 비선택 기간 전체에 있어서 반사 전극에 안정한 전압을 인가하기를 계속할 수 없다. 1수직 주사 기간(필드나 프레임)중에, 반사 전극에 대하여, 안정한 전압을 인가할 수 없으면, 계조 표시를 충분하게 할 수 없게 되어, 콘트라스트가 열화하며, 표시 품질이 열화한다.
도 2a는, 반도체 기판을 이용한 종래의 반사형 액정 패널에 있어서의, 반사 전극측 기판에 형성된 화소 영역의 1화소 부분의 단면도를 나타낸다. 도 2a는 반사 전극측 기판에 형성된 화소 영역의 1화소 부분의 평면도를 나타내는 도 2b에 있어서의 파단선 A―A'의 단면도를 나타낸다. 도 2a에 있어서, 201은 반도체 기판, 2O2는 웰 영역, 203은 필드 산화막, 204a는 게이트 절연막, 204b는 저장 용량을 구성하는 유전체막으로 이루어진 절연막, 2O5a는 주사 신호가 인가되는 게이트 전극, 205b는 용량 전극을 구성하고, 게이트 전극과 동일층으로부터 이루어지는 폴리실리콘 또는 메탈 실리사이드층, 206a, 206b는 소스 영역·드레인 영역, 207a, 207b는 소스 전극·드레인 전극으로 이루어지는 제 1 도전층, 213은 BPSG(Boron Phosphorus Silica Grass)막과 같은 제 1 층간 절연막, 208은 Si02로 이루어지는 제 2 층간 절연막, 209는 제 2 도전층, 210은 Si02로 이루어지는 제 3 층간 절연막, 212는 반사형 화소 전극으로 이루어지는 제 3 도전층, 21l은 드레인 전극(207b)과 화소 전극(212)을 접속하는 접속 플러그이다.
도 2a가 나타내는 바와 같이, 종래의 저장 용량의 구조로서는, 기판 표면에서 필드 산화막(203)이 형성되지 않는 영역에, P형 불순물의 도핑 영역(206c)이 형성됨과 동시에, 이 P형 불순물 도핑 영역(206c)의 표면에는 절연막(204b)을 통해서 폴리실리콘 또는 메탈 실리사이드 등으로 이루어지는 용량 전극(205b)이 형성된다. 이 용량 전극(205b)과 상기 P형 불순물 도핑 영역(206c)과 양자에게 사이에 끼워지는 절연막(204b)에 의해 저장 용량이 구성되어 있다.
도 2b는 종래의 반사형 액정 패널의 반사 전극측 기판에 있어서의 1화소 영역의 평면도를 나타낸다. 도면중의 부호는 도 2a와 동일한 것을 나타낸다. 게이트 전극(205a)은 화소 행방향(주사 방향)으로 연장하여, 주사 방향의 각 화소의 트랜지스터의 게이트 전극에 주사 신호를 전달하는 주사선을 구성하며, 또한 게이트 전극(205a)과 동일층의 용량 전극(205b)은, 드레인 전극(207b)을 통해서 트랜지스터의 드레인 영역(206b)과 접속된다. 또한, 소스 전극(207a)은 화소 열방향으로 연장하여, 화소 열방향의 각 화소의 트랜지스터의 소스에 데이터 신호를 순차적으로 공급하는 데이터선을 구성한다. 트랜지스터는, 소스 전극(데이터선)(207a)에 접속된 소스 영역(206a), 드레인 영역(206b), 소스 영역과 드레인 영역 사이의 기판 표면에 형성되는 채널 영역, 게이트 절연막(204a), 게이트 전극(205a)으로부터 구성된다. 드레인 전극(2O7b)은 배선 도중에 접속 플러그(211)를 통해서 화소 전극(212)(도 2b에는 도시 생략)에 접속된다. 용량 전극(2O5b)의 직하에는 절연막(204b)이 배치되어, 그 밑의 기판 표면의 P형 불순물 도핑 영역(206c)이 형성되며, 이들에 의해 저장 용량을 형성하고 있다. 따라서, 저장 용량은, 트랜지스터를 통해서 인가되는 데이터 신호의 전압을 도시한 영역에 축적할 수 있다.
그러나, 도 2b에 나타내는 바와 같이, 종래예에서는, 게이트 전극(205a)과 저장 용량의 상측 전극(205b)이 동일층에서 구성되기 때문에, 양자를 평면적으로 분리하지 않을 수 없었다. 즉, 각 화소에 마련된 트랜지스터의 형성 영역에 저장 용량을 형성할 수 없기 때문에, 충분한 저장 용량치를 확보할 수 없다.
본 발명의 목적은, 반사형 액티브 매트릭스 액정 패널에 있어서, 화소 사이즈가 작더라도 충분한 저장 용량을 얻을 수 있는 기술을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명은, 상기 목적을 달성하기 위해서,
청구항 제 1 항에 관계되는 발명은, 기판상에 반사 전극이 매트릭스 형상으로 형성되어, 상기 각 반사 전극에 대응하여 트랜지스터가 형성되며, 해당 트랜지스터를 통해서 상기 반사 전극에 전압이 인가되도록 구성하여, 각 화소마다 상기 반사 전극에 전기적으로 접속되어 전하를 축적하는 저장 용량을 갖는 액정 패널용 기판에 있어서,
상기 트랜지스터는 상기 반사 전극의 하방으로 형성되어, 해당 트랜지스터의 소스 전극 또는 드레인 전극과 상기 반사 전극과의 사이에는 중간 도전층이 형성되며, 상기 저장 용량은, 상기 반사 전극과, 상기 반사 전극의 하측에 절연막을 통해서 배치되는 상기 중간 도전층을 한 쌍의 전극으로서 구성되며, 해당 중간 도전층에는 소정의 전위가 인가되는 것을 특징으로 한다. 이상의 구성을 갖는 것에 의해, 저장 용량부는, 각 화소의 영역에서, 반사 전극과 소스 또는 드레인 전극과의 접속 개소를 제외한 나머지의 영역에 넓은 면적으로 설치할 수 있으며, 각 화소마다, 충분한 저장 용량의 값을 확보할 수 있다. 즉, 화소 영역에 거의 가까운 면적을 저장 용량으로 사용할 수 있어, 큰 저장 용량이 얻어지기 때문에, 반사 전극에 안정적으로 전압을 인가할 수 있다.
제 2 항에 관계되는 발명은, 제 1 항에 있어서, 상기 중간 도전층에는, 상기 반사 전극과 액정을 사이에 끼워 대향 배치되는 공통 전극의 전위 또는 그 근방, 상기 반사 전극에 인가되는 전압 진폭의 중심 전위 또는 그 근방, 또는 상기 2개의 전위의 중간 전위의 어느 것인가를 제공하는 배선측이 전기적으로 접속되는 것을 특징으로 한다. 저장 용량을 구성하는 한 쌍의 전극의 다른 쪽에는, 액정 패널에 있어서 사용되는 전압이, 전하 축적을 위한 기준 전압으로서 인가된다. 즉, 반사 전극측 기판상에 배선되어 구동 회로 등에 공급되는 전압을 이용하여, 저장 용량의 기준 전압으로 하고 있기 때문에, 외부로부터 전용의 전압 공급을 받지 않아도 된다.
제 3 항에 관계되는 발명은, 제 1 항에 있어서, 상기 중간 도전층이, 상기 각 반사 전극의 하측과, 서로 인접 배치되는 상기 반사 전극의 틈의 하측으로 연속적으로 배치되는 금속층인 것을 특징으로 한다. 중간 도전층은, 인접하는 반사 전극의 틈으로부터 입사하는 광을 차광하는 차광층으로 기능한다. 입사광이 트랜지스터를 구성하는 반도체층에 들어가면, 광전류가 흘러, 트랜지스터가 0FF 상태라도 광리크를 일으키지만, 본 발명에서는 그 광은 중간 도전층에 의해 차광할 수 있다.
제 4 항에 관계되는 발명은, 제 3 항에 있어서, 상기 중간 도전층이, 해당 액정 패널용 기판에 있어서의 화소 영역의 주변 영역에 있어서 상기 소정의 전위를 주는 배선층과 접속되어, 각 화소의 상기 저장 용량을 구성하는 다른 쪽의 전극으로서 공통화되는 것을 특징으로 한다. 중간 도전층은, 각 화소의 저장 용량에 공통인 도전층으로 할 수 있다. 따라서, 도전층으로서의 면적도 충분히 확보할 수 있고, 배선 용량도 커진다. 중간 도전층에 인가하는 소정의 전압은, 각 화소의 저장 용량의 변동에 의한 영향을 받아 전위 변동하기 쉽지만, 본 발명에 의하면 배선 용량이 크기 때문에 전위가 안정하다.
제 5 항에 관계되는 발명은, 제 1 항에 있어서, 상기 중간 도전층이 그 표면을 평탄화 처리되어 이루어지며, 상기 절연막은 해당 평탄화된 표면에 형성되어 이루어지는 것을 특징으로 한다. 저장 용량의 한 쌍의 전극간의 거리를 균일화하기 위해서, 하측 전극으로 이루어지는 중간 도전층의 표면을 평탄화 처리하며, 그 표면에 유전체막이 되는 절연막을 형성하여, 그 위에 반사 전극을 형성한다. 이것에 의해, 저장 용량의 전하의 축적 및 반사 전극의 전압 인가가 균일화된다. 또한, 평탄화된 중간 도전층의 위에, 상기 반사 전극을 형성하기 때문에, 반사 전극도 평탄화되어 반사율을 향상시킬 수 있다.
제 6 항에 관계되는 발명은, 제 1 항 내지 제 5 항 중 어느 한 항에 있어서의 상기 트랜지스터의 소스·드레인 전극의 한 쪽과 상기 반사 전극은, 직접적으로 전기적 접속되는 것을 특징으로 한다. 또한, 본 발명의 경우는, 중간 도전층의 상층과 하층의 절연막에, 연속적인 콘택트홀을 형성하기 때문에, 상층과 하층의 절연막은 동일 재료로 형성하는 것이 바람직하다. 동일의 에칭 가스 또는 부식액으로, 다른 절연막에 접속용 콘택트홀의 에칭을 하면, 각각의 절연막의 에칭 비율의 차이에 의해, 한 쪽의 절연막으로 사이드 에칭되어, 비상(庇狀)의 가공 형상으로 이루어지기 쉽지만, 동일의 절연막으로 함으로써, 양호한 에칭 형상을 얻을 수 있다고 하는 효과가 있다.
또한, 제 7 항에 관계되는 발명은, 제 1 항 내지 제 5 항의 어느 한 항에 있어서의 상기 트랜지스터의 소스·드레인 전극의 한 쪽과 상기 반사 전극은, 상기 중간 도전층과 동일층이지만 전기적으로는 절연된 접속부를 통해서, 전기적 접속되는 것을 특징으로 한다. 따라서, 중간 도전층은, 그 접속 개소에서 개구되며, 그 부분에는 저장 용량을 형성하지 않는 것으로 된다. 특히, 반사 전극을, 중간 도전층과 동일층으로 이루어지는 접속부를 통해서, 소스·드레인 전극의 한 쪽에 전기적으로 접속시키는 것에 의해, 중간 도전층의 상층과 하층의 절연막이, 예를 들면 SiN과 SiO2나 TaOx와 SiO2와 같은 다른 막으로 구성된 경우, 동일의 에칭 가스 또는 부식액으로, 소스·드레인 전극과 반사 전극의 접속용 콘택트홀의 에칭을 하면, 각각의 절연막의 에칭 비율의 차이에 의해, 한 쪽의 절연막에 사이드 에칭되기 때문에, 비상의 가공 형상이 되기 쉽다. 본 발명의 구성에 의하면, 각각의 절연막에 적합한 에칭 가스 또는 부식액으로 에칭을 할 수 있기 때문에, 사이드 에칭되지 않게 이루어져, 양호한 에칭 형상을 얻을 수 있다고 하는 효과가 있다.
제 8 항에 관계되는 발명은, 제 1 항 내지 제 7 항에 있어서의 상기 저장 용량의 한 쌍의 전극간에 끼워진 상기 절연막은, 이산화 실리콘인 것을 특징으로 한다. 이산화 실리콘은 밀착성이 좋기 때문에, 상층의 반사 전극과의 접합에 있어서의 균열이 발생하기 어렵게 된다.
제 9 항에 관계되는 발명은, 제 8 항에 있어서의 상기 절연막의 막두께는 650OÅ이하인 것을 특징으로 한다. 이산화 실리콘을 절연막으로 하는 경우는, 반사 전극에 안정적으로 전압을 인가할 수 있는 최저의 저장 용량의 값 30fF이상을 얻기 위해서는 6500이하의 막두께가 필요하다.
제 10 항에 관계되는 발명은, 제 1 항 내지 제 7 항에 있어서, 상기 저장 용량의 한 쌍의 전극간에 끼워진 상기 절연막은, 이산화 실리콘보다 고유전율의 재료로 이루어지는 것을 특징으로 한다. 이산화 실리콘이 아니라, 다른 고유전율의 재료를 저장 용량의 유전체막으로서 사용할 수 있다.
제 11 항에 관계되는 발명은, 제 10 항에 있어서, 상기 절연막은 질화 실리콘인 것을 특징으로 한다. 질화 실리콘의 유전율ε는 ε=6.5로써 이산화 실리콘(ε=3.9)보다 고유전율이다. 질화 실리콘은 이산화 실리콘보다 고유전율이기 때문에, 저장 용량의 면적이 작더라도 용량치를 확보할 수 있고, 고세밀의 액정 패널로 되어 화소 사이즈가 작게 되어도 저장 용량을 얻기 쉽다.
제 12 항에 관계되는 발명은, 제 11 항에 있어서, 상기 절연막의 막두께는 10800Å이하인 것을 특징으로 한다. 이산화 실리콘보다 고유전율이기 때문에, 유전체막으로서의 절연막 두께를 두껍게 할 수 있다. 막두께가 얇으면 제조가 어렵지만, 보다 두꺼운 막두께로 이루어지기 때문에 CVD법 등에 의해 절연막을 형성하는 것이 용이하게 된다.
제 13 항에 관계되는 발명은, 제 l2 항에 있어서의 상기 절연막은 산화 탄탈인 것을 특징으로 한다. 산화 탄탈의 유전율 ε는 ε=27.6으로써 이산화 실리콘(ε=3.9)보다 고유전율이다. 산화 탄탈은 이산화 실리콘이나 질화 실리콘보다 고유전율이기 때문에, 저장 용량의 면적이 작더라도 용량치를 확보할 수 있고, 고세밀의 액정 패널로 되어 화소 사이즈가 작게 되어도, 엷은 절연막이라도 저장 용량을 얻기 쉽다.
제 l4 항에 관계되는 발명은, 제 13 항에 있어서의 상기 절연막의 막두께는 46000Å이하인 것을 특징으로 한다. 이산화 실리콘이나 질화 실리콘보다 고유전율이기 때문에, 유전체막으로서의 절연막 두께를 두껍게 할 수 있다. 막두께가 엷으면 제조가 어렵지만, 보다 두꺼운 막두께로 이루어지기 때문에, 상기 중간 도전층의 양극 산화 등에 의해 절연막을 형성하는 것이 용이하게 된다.
제 15 항에 관계되는 발명은, 제 13 항 또는 제 14 항에 있어서의 상기 중간 도전층을 탄탈에 의해 형성하며, 해당 탄탈을 양극 산화하여 상기 절연막을 형성하여 이루어지는 것을 특징으로 한다. 중간 도전층을 비저항의 낮은 탄탈로 형성할 수 있고, 저장 용량의 다른 쪽의 전극 전위의 화소 영역에서의 균일성을 얻기 쉽게 됨과 동시에, 중간 도전층의 표면을 산화하여 절연막이 형성되기 때문에, 절연막의 밀착성이 향상된다.
제 16 항에 있어서의 발명은, 제 1 항 내지 제 15 항중 어느 한 항에 기재된 액정 패널용 기판과, 이것과 대향하는 투명 기판이 간격을 두고 배치됨과 동시에, 상기 액정 패널용 기판과 상기 투명 기판의 간격 내에 액정이 끼워져 구성됨으로써 액정 패널을 제공한다. 각 화소에 있어서 저장 용량을 충분히 확보할 수 있기 때문에, 액정 패널이 고세밀화하여 각 화소의 사이즈가 보다 작게 되어도, 선택 기간중에 화소에 인가된 전압을 비선택 기간중에 저장 용량에 의해 저장하여, 1수직 주사 기간(프레임 또는 필드)에 안정한 전압을 인가하는 것이 가능하게 된다.
제 17 항에 있어서의 발명은, 제 16 항의 액정 패널을 이용한 전자기기를 제공한다. 특히, 반사형 액정 패널을 표시 장치로서 사용한, 내장 전지에 의해 전원 공급되는 휴대형 전자기기(컴퓨터, 휴대전화, 액정 텔레비전, 전자시계, 휴대형 단말 기기 등)에 사용하면, 소비 전력이 작은 표시 장치로 되기 때문에, 전지 수명을 연장할 수 있다. 또한, 반사형 액정 패널을 라이트 밸브로 한 투사형 표시 장치에 사용하면, 액정 패널을 고세밀화해도 고화질이 얻어진다.
도 1a는 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 1 실시예를 나타내는 단면도.
도 1b는 본 발명을 적용한 반사형 액정 패널의 등가회로 구성도.
도 2a는 종래의 반사형 액정 패널의 반사 전극측 기판의 화소 영역을 도시하는 단면도.
도 2b는 종래의 반사형 액정 패널의 반사 전극측 기판의 화소 영역을 도시하는 평면도.
도 3은 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 1 실시예를 나타내는 평면도.
도 4는 종래의 반사형 액정 패널의 화소 사이즈에 의한 저장 용량의 변동을 나타내는 플롯도.
도 5는 종래의 반사형 액정 패널의 화소 사이즈에 의한 저장 용량의 변동을 나타내는 플롯도.
도 6은 본 발명을 적용한 반사형 액정 패널의 화소 사이즈에 의한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 Si02(ε=3.9)인 때의 플롯도.
도 7은 본 발명을 적용한 반사형 액정 패널의 화소 사이즈에 의한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 SiN(a:6.5)인 때의 플롯도.
도 8은 본 발명을 적용한 반사형 액정 패널의 화소 사이즈에 의한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 TaOx(ε=27.6)인 때의 플롯도.
도 9는 본 발명을 적용한 반사형 액정 패널의 각 화소 사이즈에 있어서의, 절연막의 막두께에 대한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 SiO2(ε=3.9)인 때의 플롯도.
도 10은 본 발명을 적용한 반사형 액정 패널의 각 화소 사이즈에 있어서의, 절연막의 막두께에 대한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 SiN(ε=6.5)인 때의 플롯도.
도 11은 본 발명을 적용한 반사형 액정 패널의 각 화소 사이즈에 있어서의, 절연막의 막두께에 대한 저장 용량의 변동을 나타내며, 저장 용량의 절연막이 Ta0x(ε=27.6)인 때의 플롯도.
도 12는 본 발명을 적용한 반사형 액정 패널의 각 화소의 스위칭 소자로 이루어지는 FET의 게이트 전극에 인가하는 주사 신호 파형 및 데이터선에 인가하는 데이터 신호 파형예를 나타내는 파형도.
도 13은 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 2 실시예를 나타내는 단면도.
도 14는 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 2 실시예를 나타내는 평면도.
도 15a는 실시예의 반사형 액정 패널의 반사 전극 기판의 레이 아웃 구성예를 나타내는 평면도.
도 15b는 실시예의 액정 패널용 기판을 적용한 반사형 액정 패널의 일례를 나타내는 단면도.
도 16은 실시예의 반사형 액정 패널을 라이트 밸브로서 응용한 투사형 표시장치의 개략 구성도.
도 17a는 실시예의 반사형 액정 패널을 사용한 휴대전화를 도시하는 외관도.
도 17b는 실시예의 반사형 액정 패널을 사용한 손목 시계형 텔레비전을 도시한 외관도.
도 17c는 실시예의 반사형 액정 패널을 사용한 퍼스널 컴퓨터를 도시한 외관도.
도 18은 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 3 실시예를 나타내는 단면도.
※도면의 주요 부분에 대한 부호의 설명※
101: 반도체 기판 102: 웰 영역
l03: 필드 산화막 105: 주사선
106a,l06b: 소스·드레인 영역
107a, 107b: 제 1 도전층(소스 드레인 전극)
l08: 제 1 층간 절연막 109: 제 2 도전층(중간 도전층)
110: 제 2 층간 절연막 111: 접속 플러그
112: 제 3 도전층(반사 전극) 201: 반도체 기판
202: 웰 영역 2O3: 필드 산화막
204: 게이트 절연막 205a: 게이트 전극
205b: 게이트 전극과 동일층으로 이루어지는 폴리실리콘 또는 메탈 실리사이드층
2O6a, 206b: 소스·드레인 영역
207a, 2O7b: 제 1 도전층(소스 드레인 전극)
208: 제 1 층간 절연막 209: 제 2 도전층
21O: 제 2 층간 절연막 2l1: 접속 플러그
212: 제 3 도전층(화소 전극) 601: 반도체 기판
602: 웰 영역 603: 필드 산화막
605: 주사선 606a, 606b: 소스·드레인 영역
607a, 607b: 제 1 도전층 (소스 드레인 전극)
608: 제 l 층간 절연막 6O9: 제 2 도전층(중간 도전층)
610: 제 2 층간 절연막 611: 접속 플러그
612: 제 3 도전층(반사 전극) 801: 반도체 기판
820: 화소 영역 821: 데이터선 구동 회로
822: 주사선 구동 회로 823: 입력 회로
824: 타이밍 제어 회로 825: 차광막 (제 3 도전층)
826: 패드 영역 831: 액정 패널 기판
832: 지지 기판 912: 제 3 도전층(반사 전극)
925: 차광막(제 3 도전층) 926: 패드 영역
930: 액정 패널 931: 액정 패널 기판
932: 지지 기판 933: 대향 전극
935: 입사측의 글라스 기판 936: 밀봉재
937: 액정 1301: 지지 기판
1303: 절연막 13O4b: 절연막
1305: 게이트 전극 1306a: 소스 영역
1306b: 드레인 영역 1307a: 소스 전극
1308: 절연막 1309: 중간 도전층
1310: 절연막 1311: 접속 플러그
1312: 화소 전극
이하, 본 발명의 양호한 실시예를 도면에 근거하여 설명한다.
액정 패널의 전체 구성과 본 발명의 액정 패널용 기판의 구성의 설명
도 1a 및 도 3은, 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판에 있어서의 화소 영역의 1화소 부분의 구성을 나타내는 제 1 실시예의 단면도와 평면도이다. 도 15a는 본 발명의 반사형 액정 패널의 평면도(A)와 단면도(B)를 나타낸다.
본 발명에 있어서의 반사 전극측 기판은 도 1a에 나타내는 바와 같이 반도체 기판(10)을 사용하고 있다. 우선, 본 발명의 반사형 액정 패널의 전체 구성에 대해서 그 개요를 설명한다.
도 15a, 도 15b에 나타내는 바와 같이, 반사 전극측 기판(801)(도 15b에서는 932)의 중앙부에는 화소 영역(820)이 설치되고, 화소 영역에는 주사선과 데이터선이 매트릭스 형상으로 배치된다. 주사선과 데이터선의 교점에 따라서 각 화소가 배치되며, 각 화소에는 후술하는 바와 같이, 반사 전극(912)과 스위칭 소자가 설치되어 있다. 화소 영역(820)의 주변 영역에는, 주사선에 주사 신호를 공급하는 주사선 구동 회로(822), 데이터선에 데이터 신호를 공급하는 데이터선 구동 회로(821), 패드 영역(826)(도 15b에서는 926)을 통해서 외부로부터 입력되는 화상 데이터를 입력하는 입력 회로(823), 이것들의 회로를 제어하는 타이밍 제어 회로(824)등의 회로가 배치된다. 액정 패널은, 반사 전극측 기판(801(931))과, 내면에 공통 전극(933)이 형성된 투명한 글라스로 이루어지는 대향 기판(935)을 밀봉재(936)에 의해 영역(실선과 일점쇄선으로 끼워진 영역)(836)으로써 접착 고정하여, 그 간격에 액정(937) 봉입함으로써 구성된다. 또한, 점선으로 끼워진 영역(825)(도 15b에서는 925)은 화소 영역 주변을 차광하는 차광막을 나타낸다.
다음에, 도 1a에 근거하여 반사 전극측 기판(801, 931)의 단면 구조에 대하여 상세하게 설명한다. 도 1a에 있어서, 10l은 단결정 실리콘과 같은 P형 반도체 기판(N형 반도체 기판이어도 된다), 102는 이 반도체 기판(101)의 표면에 형성되며, 기판보다 불순물 농도가 높은 P형 웰 영역이다. 웰 영역(102)은, 특히 한정되지 않지만, 예를 들면 768×1024개의 화소를 갖는 고세밀인 액정 패널의 경우에는, 그것들의 화소의 웰 영역을 공통 웰 영역으로서 형성하여, 도 11a의 액정 패널 평면도에 나타내어지는 데이터선 구동 회로(821)나 주사선 구동 회로(822), 입력 회로(823), 타이밍 제어 회로(824) 등의 주변 회로를 구성하는 소자가 형성되는 부분의 웰 영역과는 분리하여 형성할 수도 있다.
1O3은 반도체 기판(l)의 표면에 형성된 소자 분리용의 필드 산화막(소위 LOC0S)이다. 필드 산화막(103)은 선택 열산화에 의해서 형성된다. 필드 산화막(103)에 개구부가 형성되며, 이 개구부의 내측 중앙에, 실리콘 기판 표면의 열산화에 의해 형성되는 게이트 산화막(114)을 통해서 폴리실리콘 또는 메탈 실리사이드 등으로 이루어지는 게이트 전극(105a) 및 주사선(105)이 형성되며, 이 게이트 전극(1O5a)의 양측의 기판 표면에는 웰 영역(102)보다 고불순물 농도의 N형 불순물층(이하, 도핑층이라고 칭함)으로부터 이루어지는 소스, 드레인 영역(l06a, 106b)이 형성되어, 이들에 의해 전계 효과 트랜지스터(이하, FET라고 칭함)가 구성된다. 그리고, 상기 소스, 드레인 영역(1O6a, 106b)의 상측에는, BPSG(Boron Phosphorus Si1ica Grass)막과 같은 제 1 층간 절연막(104)을 통해서 일층째의 알루미늄층으로 이루어지는 제 1 도전층(107a, 1O7b)이 형성되며, 이 제 1 도전층(107a)은 상기 절연막(104)에 형성된 콘택트홀을 통해서 소스 영역(1O6a)과 전기적으로 접속되어, 데이터 신호의 전압을 소스 영역(106a)에 공급하는 소스 전극(데이터선에 상당한다)을 구성한다. 또한, 제 1 도전층(107b)은 상기 절연막(104)에 형성된 콘택트홀로써 드레인 영역(l06b)에 전기적으로 접속되어, 드레인 전극을 구성한다.
또한, 상기 제 1 도전층(107a, 107b)의 상측에는 이산화 실리콘과 같은 절연막으로 이루어지는 제 2 층간 절연막(108)이 형성되며, 또한 그 상측에는 알루미늄층 또는 탄탈층으로 이루어지는 제 2 도전층(109)(본 발명의 중간 도전층에 상당한다)이 형성된다. 이 제 2 도전층(109)은, 후술하는 바와 같이 화소의 저장 용량(113)을 구성하기 위해서 그 표면이 평탄화되는 것이 바람직하다.
그것을 위해서는, 제 2 층간 절연막(1O8)을 형성후 그 표면을 CMP(화학적 기계 연마)법 등에 의해 평탄화하여, 평탄화된 제 2 층간 절연막(108)의 표면상에 제 2 도전층(1O9)을 형성한다. 이 밖에 별도의 방법으로서는, 제 2 층간 절연막(108), 제 2 도전층(109)을 순차적으로 적층 형성한 후, 제 2 도전층(109)의 표면을 CMP법 등에 의해 평탄화해도 된다.
상기 제 2 도전층(109)상에는, 후에 상세하게 설명하는 절연막(11O)을 통해서 화소 전극인 반사 전극(l12)이 형성된다. 반사 전극(l12)은, 절연막(108, 110)에 형성된 콘택트홀을 통해서 드레인 전극(1O7b)에 전기적으로 접속된다. 이 반사 전극(112)은 알루미늄으로 이루어지며, 그 표면이 CMP법에 의해 평탄화되어 있다. 드레인 전극(107b)과 반사 전극(112)의 접속은, 절연막(108, 110)에 개구된 콘택트홀에 접속 플러그(111)를 CVD법 등으로 꽂아 형성하여 행하여진다.
제 2 도전층(109)에는, 액정 패널에 있어서의 공통 전극 전위(VC0M) 또는 그 근방, 또는 상기 반사 전극(112)에 인가되는 전압(즉, 데이터선에 공급되는 데이터 신호 전압)의 진폭의 중심 전위 또는 그 근방, 또는 상기의 공통 전극 전위와 상기의 전압 진폭 중심 전위의 중간의 전위의 어느 것인가 소정의 전위(Vref)를 주는 배선이 전기적으로 접속되어 있다. 또한, 상기 공통 전극 전위(VC0M)란, 도 15b에 나타내어지는 공통 전극(933)의 전위로써, 화소 전극(921)과 액정(937)을 끼워 대향하는 대향 기판(935)상에 형성되는 공통 전극(933)에 주어지며, 각 화소의 액정층을 극성 반전 구동할 때의 반전 중심 전위에 상당한다.
이 소정의 전위(Vref)는, 반사 전극측 기판 상에 배치되는 주변 회로에서 사용되는 전압을 겸용하는 것이 바람직하다. 그렇게 하면, 제 2 도전층(109)에의 인가 전위(Vref) 전용의 패드를 일부러 마련하지 않아도 된다. 제 2 도전층(109)과 상기 배선과의 접속은, 화소 영역의 주변 영역에서 행하여진다.
상기 제 2 도전층(109)의 상측에는 이산화 실리콘 SiO2(ε=3.9), 질화 실리콘 SiN(ε=6.5), 또는 산화 탄탈 TaOx(ε=27.6), 등의 Si02보다 고유전율의 재료로 이루어지는 제 3 층간 절연막(110)을 형성한 후, CMP(화학적 기계 연마)법으로 평탄화한다. 평탄화후, 드레인 전극(1O7b)과 반사 전극(112)을 전기적으로 접속하기 위해서, 텅스텐 등의 고융점 금속으로 이루어지는 접속 플러그(111)를 층간 절연막의 콘택트홀 내에 CVD법 등에 의해 꽂아 형성한다. 상기 접속 플러그(111)를 형성후, 반사 전극(112)을 예를 들면 저온 스패터법에 의해 형성한다. 여기서 제 2 도전층(109)과 반사 전극(1l2)은 제 2 층간 절연막(110)을 통해서 한 쌍의 전극으로 이루어지며, 도시되는 바와 같이 각 화소마다의 저장 용량(113)을 구성한다.
제 3 층간 절연막(110)의 형성은, 이산화 실리콘이나 질화 실리콘의 경우, CVD법 등에 의해 막을 퇴적하여 그 후 평탄화 처리하지만, 산화 탄탈의 경우는, 제 2 층간 도전층을 탄탈로 형성하고 그 후에 탄탈 표면을 양극 산화하여 산화 탄탈을 형성한 후에 평탄화 처리한다. 또한, 제 2 도전층(109) 표면이 평탄화되어 있으며, 그 표면에 형성하는 절연막(110) 표면의 요철이 저장 용량의 형성에 있어서 무시할 수 있는 정도이면, 제 3 층간 절연막을 평탄화하지 않아도 된다.
이상의 제조 방법의 설명에 있어서는, 제 2 도전층(l09)의 표면, 및/또는 제 3 층간 절연막(110)의 표면을 CMP법에 의해 평탄화하지만, 이들은 제조 방법에 있어서 필수 요건은 아니다. 본 발명으로 중요한 것은, 제 2 도전층(l09)상에 형성되는 제 3 층간 절연막(110)의 막두께가 균일화되어, 저장 용량(l13)을 충분히 확보할 수 있는 것에 있다. 따라서, 제 2 도전층(109)의 표면에 다소의 요철이 있더라도, 그 위에 제 3 층간 절연막(110)이 CVD법이나 양극 산화에 의해 균일한 막두께로 형성하며, 제 3 층간 절연막(110)의 요철이 있는 표면상에 반사 전극 재료를 두껍게 형성하여 그 표면을 CMP법에 의해 연마하여 반사 전극(112)을 형성하는 제조 프로세스라도, 저장 용량(113)은 형성할 수 있다. 이 경우, 반사 전극(112)의 하표면은 하층의 요철에 따라 요철을 갖지만, 상표면은 평탄화된 경면으로 할 수 있다.
또한, 제 2 도전층(109)은, 매트릭스 형상으로 배치되는 반사 전극(112)의 틈에 입사하는 광이 기판의 반도체층측으로 들어가 FET가 광리크하지 않도록, 인접하는 반사 전극(112)의 사이의 틈을 차광하는 기능도 갖고 있다. 또한, 제 2 도전층(109)은, 화소 영역 전체에 걸쳐, 각 화소의 저장 용량의 전극으로서 공통화할 수 있다. 따라서, 제 2 도전층(109)은, 화소 영역에서는, FET와 반사 전극을 접속하는 개소의 주변이 개구될 뿐, 거의 화소 영역 전체를 덮도록 구성된다. 이것에 의해, 제 2 도전층(109)은 화소 영역 전체에 있어서의 입사광의 차광막으로서 기능할 수 있을 뿐만 아니라, 넓은 배선 면적을 갖는 것에 의해 배선 용량을 크게 저장하는 것으로 되기 때문에, 이 도전층에 인가되는 상기 소정 전위(Vref)의 변동을 방지할 수 있으며, 저장 용량의 전하 저장 기능을 안정화할 수 있는 등의 효과를 갖는다.
또한, 본 실시예에 있어서는, 도전층(109)의 상층과 하층의 절연막(110, 108)에, 연속적인 콘택트홀을 형성하기 때문에, 상층과 하층의 절연막은 동일 재료로 형성하는 것이 바람직하다. 동일의 에칭 가스 또는 부식액으로, 다른 절연막에 접속용 콘택트홀의 에칭을 하면, 각각의 절연막의 에칭 비율의 차이에 의해, 한 쪽의 절연막으로 사이드 에칭되기 때문에, 비상의 가공 형상으로 되기 쉽지만, 동일의 절연막으로 함으로써, 양호한 에칭 형상을 얻을 수 있다고 하는 효과가 있다.
다음에, 도 1b에 상기 반사 전극측 기판을 사용하여 액정 패널을 구성한 경우의 등가회로도를 나타낸다. 또한, 도 12a는 이 등가회로의 동작 파형도를 나타낸다.
주사선(105)과 데이터선(1O7a)이 매트릭스 형상으로 배치되며, 각 화소는, 게이트 전극이 주사선(105)에 접속되어, 소스 영역이 데이터선(107a)에 접속된 FET(300)와, FET(300)의 드레인 영역에 접속된 반사 전극(112)과 이것에 대향하는 공통 전극(933)에 의해 끼워지는 액정층(937)에 의해 구성되는 표시 요소(액정 용량 CLC을 구성한다)와, 저장 용량(113)으로 이루어진다. 상기한 바와 같이 액정 용량(CLC)의 한 쪽의 전극을 구성하는 공통 전극(933)은 공통 전극 전위(VC0M)로 접속되어 있다. 또한, 저장 용량(113)을 구성하는 다른 쪽의 전극(109)은 상기한 바와 같은 소정 전위(Vref)로 접속되어 있다.
VG는 각 주사선(105)에 순차 인가되는 주사 신호 파형, VD는 데이터선(107a)에 인가되는 데이터 신호 전압 파형을 나타낸다. 공통 전극 전위(VC0M)는, 상기 제 3 도전층(112)과 액정을 끼워 대향되는 공통 전극(도 11b 933)에 인가되는 전압이고, 액정 구동으로 문제가 되는 소위 푸시다운(FET의 게이트-드레인 용량의 영향을 받아 액정으로의 실질적인 기입 전압이 마이너스측으로 전압 △V분 시프트하는 현상)을 고려하여, 데이터 신호(VD)의 진폭의 중심 전위(Vc)에 대하여 그 몫 △V만 미리 시프트한 전압이다. 또한, 데이터 신호의 진폭의 중심 전위(Vc)는, 데이터 신호(VD)의 최대 진폭의 정확히 중간 전위이다.
1프레임 기간에 있어서의 선택 기간(VG의 고전압 기간)에 화소의 FET가 온하여, 그 때에 데이터선(107a)에 공급되는 데이터 신호 전압(VD)이 FET(300)를 통해서 반사 전극(112)에 공급된다. 저장 용량(113)은 반사 전극에 인가된 전위와 소정의 전위(Vref)와의 전위차에 따라서 전하를 축적하며, 비선택 기간(VG의 저전압 기간)에 FET가 오프 상태로 되어도 그 전압을 저장하여, 화소 전극인 반사 전극(112)에 그 저장 전압을 인가하기를 계속하기 위해서 존재한다.
저장 용량(113)은, 한 쪽의 전극(제 2 도전층 109)을 공통 전극 전위(VCOM)에 접속함으로써, 저장하는 전압은 반사 전극(112)과 공통 전극(933) 간의 액정층(937)에 인가되는 전압과 동일하게 할 수 있다. 이 경우, 액정 용량(CLC)과 저장 용량(113)이, 반사 전극(112)과 공통 전극 전위(VCOM)의 사이에 전기적으로 병렬 접속되는 구성이 되기 때문에, FET(300)가 비도통된 비선택 기간에서 액정의 인가전압을 안정화할 수 있다. 또한 상술한 바와 같이, 제 2 도전층(109)에 인가하는 전위는, 공통 전극 전위(VC0M)가 아니라, 그 근방의 전위나, 데이터 신호의 중심 전위(Vc) 또는 그 근방의 전위나, 공통 전극 전위(VC0M)와 데이터 신호의 중심 전위(Vc)의 중간의 전위로 바꾸어 놓아도, 전하를 저장하는 것이 가능하다.
다음에, 도 3을 참조하여 도 1a에 나타나고 있는 액정 패널의 반사 전극측 기판에 있어서의 화소 영역의 평면 구성을 설명한다.
도면중, 주사선(105)은 매트릭스 배치된 화소의 행방향(주사 방향)으로 연장되어 있다. 한편, 소스 전극(데이터선)(107a)은 화소의 열방향으로 연장하고 있다. 소스 전극(107a)은 FET의 소스(106a)에 접속되며, 소스(106a)와 채널을 끼워 대향하는 드레인(106b)에는 드레인 전극(107b)이 전기적으로 접속되어, 거기로부터 인출되고 있다. 드레인 전극(107b)은 접속 플러그(111)를 통해서 화소 전극(112)에 접속되어 있다. 화소 전극(112)의 하측으로는, 절연막(110)을 통해서 제 2 도전층(109)이 형성되어 있다. 이 제 2 도전층(109)은, 각 화소에 있어서의 접속 플러그(111)가 형성되는 콘택트홀의 주위만을 제외하여, 복수의 화소 영역 전역, 또한 화소 영역 전체에 걸쳐서 연속적으로 형성되어 있다. 따라서, 화소 전극(112)에 거의 가까운 면적이 저장 용량으로서 사용되게 된다. 또한, 상기한 바와 같이 제 2 도전층(l09)은 콘택트홀의 주위만을 제외하고 연속적으로 형성되기 때문에, 반사 전극간의 틈의 차광층으로서 기능할 수 있다.
동 도면에 나타내는 바와 같이, 상기 저장 용량부는 상기 반사 전극(112)과 드레인 전극(l07b)과의 접속부를 제외하고, 반사 전극의 면적의 대부분을 저장 용량(113)을 구성하는 한 쪽의 전극으로서 이용할 수 있다.
또한, 이상의 설명에 있어서는, 106a 및 107a를 소스 영역 및 소스 전극으로 하여, l06b 및 1O7b를 드레인 영역 및 드레인 전극으로서 설명하였지만, 소스와 드레인의 호칭은 교체하여 생각할 수 있으며, 106a 및 107a를 드레인 영역 및 드레인 전극, 106b 및 107b를 소스 영역 및 드레인 전극으로 할 수 있다.
저장 용량의 유전체막으로 이루어지는 절연막의 막두께의 설명
다음에, 화소 사이즈의 크기에 따라서 변동하는 저장 용량의 값을 나타내는 도 4 내지 도 8의 플롯도를 이용하여, 저장 용량에 사용되는 절연막의 재료와 그 막두께에 대하여 설명한다.
도 4 및 도 5는, 도 2a 및 도 2b에 나타내는 바와 같은 종래 구조에 있어서, 저장 용량을 구성하는 절연막이 Si02(ε=3.9)인 때의 플롯도를 나타낸다. 도 4 및 도 5에 나타내는 종래 구조의 플롯도에서는, 저장 용량을 구성하는 게이트 절연막(204)을 SiO2(ε=3.9)로서, 또한 화소 사이즈가 변동하더라도, FET의 사이즈 및 배선 규칙은 변하지 않은 것으로 하여 저장 용량을 산출한다.
한편, 도 6 내지 도 8은 본 발명을 적용한 구조에 있어서, 저장 용량(113)을 구성하는 절연막이 각각 이산화 실리콘 Si02(ε=3.9), 질화 실리콘 SiN(ε=6.5), 산화 탄탈 Ta0x(ε=27.6)일 때의 저장 용량의 플롯도를 나타낸다. 본 발명의 구조로서는, 도 1a 및 도 1b 및 도 3에 나타내는 바와 같이, 반사 전극(112)과 제 2 도전층(109)의 겹치는 영역중, 드레인 전극(107b)과의 접속부(접속 플러그(111) 주위의 제 2 도전층(109)을 개구한 영역)를 제외한 영역을, 저장 용량(113)의 한 쌍의 전극으로 하고 있다. 또한, 도 6 내지 도 8에서는, 저장 용량(113)을 형성하는 절연막(112)을 각각 Si02(ε=3.9), SiN(ε=6.5), Ta0x(ε=27.6)로 하여, 화소 사이즈가 변동하더라도 FET의 사이즈 및 배선 규칙은 변하지 않은 것으로 하여 저장 용량을 산출한다.
또한, 도 4 및 도 6 내지 도 8은, 특히 화소 사이즈(화소 영역을 정사각형으로 가정한 경우의 한 변의 길이)를 10μm으로 한 경우에, 저장 용량으로서 30fF, 50fF, 100fF를 얻는 데 필요한 절연막(110)의 막두께를, Si02, SiN, Ta0x에 대해서 각각 산출하고, 또한 얻어진 각 막두께에 관해서 화소 사이즈를 변화시켜(그것에 의하여 저장 용량의 전극 면적을 변화시켜) 얻어지는 저장 용량의 값의 플롯도를 각각 나타내고 있다. 마찬가지로, 도 5는, 상기 화소 사이즈를 15μm으로 한 경우에, 저장 용량으로서 30fF, 50fF, 100fF를 얻는데 필요한 막두께를, SiO2, SiN, Ta0x에 대하여 각각 산출하고, 또한 얻어진 각 막두께에 관해서 화소 사이즈를 변화시켜(그것에 의하여 저장 용량의 전극 면적을 변동시켜) 얻어지는 저장 용량의 값의 플롯도를 각각 나타내고 있다.
또한, 이하에 설명하는 화소 사이즈는, 원래는 화소의 반사 전극의 면적에 근거하여 설명하는 것이 바람직하지만, 설명의 간편을 위하여, 화소 영역에서의 1화소가 차지하는 영역을 정사각형으로서 정의한 경우의 화소 피치를 의미한다. 즉, 본 발명에 있어서의 화소 사이즈는 1화소 영역의 종횡 길이를 의미한다. 본 발명에 있어서는, 인접 화소끼리의 경계의 마진을 제외하고 1화소 영역의 대부분이 반사 전극으로 되며, 또한 그 반사 전극의 대부분이 저장 용량의 전극으로서 사용할 수 있기 때문에, 화소 피치를 화소 사이즈로서 파악하는 것으로 한다. 또한, 화소 사이즈를 화소 면적으로 파악하는 경우는, 이하에 나타내는 화소 사이즈를 제곱하면 좋고, 화소 사이즈 10μm의 화소 면적은 100μm2, 화소 사이즈 15μm의 화소 면적은 225μm2, 화소 사이즈 20μm의 화소 면적은 400μm2, 화소 사이즈 25μm의 화소 면적은 625μm2으로서 바꾸어 생각해도 된다.
또한, 저장 용량은, 상술한 바와 같이, FET가 비도통의 비선택 기간에, 화소 전극에 인가하는 전압을 저장하는 기능을 갖는다. 따라서, 비선택 기간에, FET의 오프 리크나 액정층에서의 전류 리크 등에 의한 전하의 방전이 있더라도, 저장하는 전압치의 변동을 적게 하기 위해서는, 화소 사이즈에 의하지 않고, 최저라도 대개 30fF의 용량치를 갖는 것이 필요하다.
도 4에 나타내는 바와 같이 종래 구조에서는, 화소 사이즈가 10μm인 때, 저장 용량을 30 내지 100fF 형성하기 위해서는 Si02(도 2a 및 도 2b에 나타내는 같이 게이트 절연막과 동일층)는 80 내지 270Å의 막두께가 필요하다. 또한, 도 5에 나타내는 바와 같이, 화소 사이즈가 15μm인 때, 저장 용량을 30 내지 100fF 형성하기 위해서는, SiO2(게이트 절연막)는 33O 내지 1110Å의 막두께로 하지 않으면 안된다. 즉, 종래의 저장 용량의 구조로서는 대단히 얇은 막두께의 Si02를 형성하지 않으면 안되며, 제조가 용이하지 않다.
한편, 본 발명에 있어서는, 도 6 내지 도 8에 나타내는 바와 같이, 화소 사이즈가 l0μm인 때, 저장 용량을 3O 내지 100fF 형성하기 위해서는, Si02(ε=3.9)의 경우는 250 내지 85OÅ의 막두께, SiN(ε=6.5)의 경우는 420 내지 1400Å의 막두께, TaOx(ε=27.6)의 경우는 1800 내지 6000Å의 막두께로 하면 좋다. 이 막두께는, 종래 구조의 절연막 두께보다 비교적 두꺼운 막두께라도 종래와 동등한 저장 용량을 얻을 수 있는 것을 의미한다. 따라서, 저장 용량의 절연막을 간단히 만들 수 있다.
다음에, 도 9 내지 도 11은, 본 발명에 있어서의 SiO2(ε=3.9), SiN(ε=6.5), Ta0x(ε=27.6)의 각 절연막의 막두께를 변화시킨 경우의 저장 용량의 변동을 나타낸다. 각 도면에 있어서는, 화소 사이즈를 10μm, 15μm, 25μm으로 한 경우에 있어서, 절연막(110)의 막두께 변화에 대한 저장 용량의 변화 특성을, 절연막의 구성 재료마다로 나타내고 있다. 도 9는 절연막을 Si02(ε=3.9)로 한 경우, 도 10은 절연막을 SiN(ε=6.5)로 한 경우, 도 12는 절연막을 TaOx(ε=27.6)로 한 경우를 나타낸다.
본 발명에 있어서는 이하의 결과가 얻어진다.
(a) 화소 사이즈가 10μm인 때
① 최저 한도 필요 저장 용량을 30fF로 가정한 경우 절연막의 막두께는,
Si02(ε:3.9)에서는 850Å이하,
SiN(ε=6.5)에서는 1400Å이하,
TaOx(ε=27.6)에서는 6000Å이하로 하면 좋다.
② 최저 한도 필요 저장 용량을 50fF로 가정한 경우 절연막의 막두께는,
SiO2(ε=3.9) 에서는 500Å이하,
SiN(ε=6.5)에서는 850Å이하,
Ta0x(ε=27.6)에서는 3600Å이하로 하면 좋다.
③ 최저 한도 필요 저장 용량을 100fF로 가정한 경우 절연막의 막두께는,
SiO2(ε=3.9)에서는 250Å이하,
SiN(ε=6.5)에서는 420Å이하,
TaOx(ε=27.6)에서는 1800Å이하로 하면 좋다.
(b) 화소 사이즈가 15μm인 때
① 최저 한도 필요 저장 용량을 30fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 2100Å이하,
SiN(ε=6.5)에서는 360OÅ이하,
Ta0x(ε=27.6)에서는 15000Å이하로 하면 좋다.
② 최저 한도 필요 저장 용량을 5OfF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 126OÅ이하,
SiN(ε=6.5)에서는 2160Å이하,
TaOx(ε=27.6)에서는 9O00Å이하로 하면 좋다.
③ 최저 한도 필요 저장 용량을 100fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 630Å이하,
SiN(ε=6.5)에서는 1O80Å이하,
TaOx(ε=27.6)에서는 4500Å이하로 하면 좋다.
(C) 화소 사이즈가 20μm인 때
① 최저 한도 필요 저장 용량을 30fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 4000Å이하,
SiN(ε=6.5)에서는 6700Å이하,
Ta0x(ε=27.6)에서는 28000Å이하로 하면 좋다.
② 최저 한도 필요 저장 용량을 50fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 20O0Å이하,
SiN(ε=6.5)에서는 3350Å이하,
Ta0x(ε=27.6)에서는 14000Å이하로 하면 좋다.
③ 최저 한도 필요 저장 용량을 100fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 100OÅ이하,
SiN(ε:6.5)에서는 1680Å이하,
TaOx(ε:27.6)에서는 7O00Å이하로 하면 좋다.
(d) 화소 사이즈가 25μm인 때
① 최저 한도 필요 저장 용량을 30fF로 가정한 경우 절연막의 막두께는,
SiO2(ε=3.9)에서는 6500Å이하,
SiN(ε=6.5)에서는 l0800Å이하,
Ta0x(ε=27.6)에서는 46000Å이하로 하면 좋다.
② 최저 한도 필요 저장 용량을 50fF로 가정한 경우 절연막의 막두께는,
Si02(ε=3.9)에서는 3900Å이하,
SiN(ε=6.5)에서는 6480Å이하,
Ta0x(ε=27.6)에서는 27600Å이하로 하면 좋다.
③ 최저 한도 필요 저장 용량을 l00fF로 가정한 경우 절연막의 막두께는,
SiO2(ε=3.9)에서는 1950Å이하,
SiN(ε=6.5)에서는 3240Å이하,
TaOx(ε=27.6)에서는 13800Å이하로 하면 좋다.
이상의 것으로부터 분명한 바와 같이, 화소 사이즈(화소 피치)가 25μm이하(화소 면적을 625μm2이하)의 고세밀인 액정 패널용 기판은, 저장 용량의 절연막으로서 이산화 실리콘을 사용하는 경우는 6500Å이하, 질화 실리콘을 사용하는 경우는 108O0Å이하, 산화 탄탈을 사용하는 경우는 46000Å이하의 막두께로 하면, 30fF이상의 용량치를 얻을 수 있다. 따라서, 본 발명에 의하면, 액정 패널이 고세밀화해도 화소에 있어서의 전하 저장 특성을 양호하게 유지할 수 있을 뿐만 아니라, 절연막 두께를 얇게 형성하지 않아도 좋기 때문에, 제조가 용이하고 제품 비율도 향상시킬 수 있다.
또한 상술한 바와 같이, 상기 저장 용량의 절연막으로서, Si02(ε=3.9)보다 고유전율의 절연막인 예를 들면 SiN(ε=6.5)나 TaOx(ε=27·6)를 채용하면, 10O00Å이상의 두꺼운 절연막이라도 충분한 저장 용량을 확보할 수 있고, 화소 사이즈가 10μm에 미세화되어도, 충분히 저장 용량을 확보할 수 있다. 따라서, SiN이나 Ta0x를 저장 용량의 절연막으로서 사용한 쪽이, 막두께를 두껍게 형성할 수 있어, 절연막을 만들기 쉽게 된다.
또한, 저장 용량의 절연막(110)을 SiN에서 구성한 경우, 내습성을 향상시키는 것도 가능하다. 즉, 반사 전극(112)의 상측에 패시베이션(passivation)막으로서 일반적으로 사용되어 있는 플라스마 CVD법에 의한 SiN을 사용한 경우, SiN의 막두께가 10%정도 분산된 것만으로도, 가시광 영역의 반사율이 그 막두께의 격차에 따라서, 크게 변화하는 좋지 않은 상태가 있다. 따라서, 반사 전극상의 패시베이션막으로서 SiN을 사용하는 것은 어렵다. 그 때문에, 본 발명에서는, 반사 전극상에는 패시베이션막으로서 SiO2를 사용하든지, 또는 패시베이션막을 형성하지 않는다. 이 경우, 절연막(110)을 Si02로 구성하면, 기판이나 소자에 대한 수분의 차폐(遮蔽)라는 점에서 불충분하게 이루어진다. 그래서, 상기 절연막(110)을 SiN이라고 하면, 이 절연막(110)이 패시베이션막으로서도 기능할 수 있기 때문에, 수분에 대한 차폐 기능에 뒤떨어지는 Si02를 절연막에 사용한 경우와 비교하여, 내습성을 향상시킬 수 있다.
또한 화소 사이즈를 10μm으로 미세화하여, 예를 들면 절연막(1l0)을 SiO2로 한 경우, 도 5에 나타내는 바와 같이 저장 용량을 50fF 확보하기 위해서는, 절연막(110)의 막두께를 50OÅ이하로 할 필요가 있으며, 상기 제 2 도전층(109)과 반사 전극(112)이 단락 또는 충분한 절연 내압을 확보할 수 없을 가능성이 있다. 그 경우, 특히 도시하지 않지만, 본 발명에 근거하는 각 화소마다 구성한 제 2 도전층(109)과 절연막(110)을 통해서 형성한 반사 전극(112)을 한 쌍의 전극으로 하는 저장 용량을 제 1 저장 용량으로 하여, 그 외에 예를 들면 도 2a 및 도 2b에 나타내는 바와 같은 폴리실리콘 또는 메탈 실리사이드 등으로 이루어지는 용량 전극(205b)과 도핑 영역(206c)을 한 쌍의 전극으로 한 제 2 저장 용량을 병렬로 형성하면 좋다. 이 때, 화소 사이즈가 10μm에서, 저장 용량을 50fF 확보하기 위해서는, 상기 제 2 저장 용량으로 15fF(SiO2의 막두께는 6O0Å로 한다)의 용량치를 확보할 수 있기 때문에, 상기 제 1 저장 용량은 35fF 확보하면 좋고, 절연막(110)의 막두께는 850Å으로 좋다.
또한, 상기 제 2 저장 용량을 실리콘 기판상에 형성하지 않고서, 저장 용량(113)만으로 하는 경우에는, 그 용량의 몫만큼 기판 표면상은 면적적인 여유를 발생한다. 그 경우, 예를 들면 각 화소에 대하여 SRAM(Static Random access Memory)등의 기억 소자를 FET(필요에 따라서 저항소자)에 의해 형성하는 것도 가능하게 된다.
또한, 본 발명에 있어서의 제 2 도전층(109)은, 저장 용량의 한 쪽의 전극으로 될 뿐만 아니라, 반사 전극(112)의 하측으로 화소 영역의 전역에 걸쳐 공통으로 형성되기 때문에, 반사 전극(112)의 간격에도 형성되어 있고, 그 간격부로의 입사광이 반도체 기판 내로 들어가는 것을 차광하는 기능도 갖고 있다.
본 발명의 반사 전극측 기판의 화소 영역의 다른 구성예
도 13은, 본 발명을 적용한 반사 전극측 기판의 화소 영역의 제 2 실시예의 단면도를 나타낸다. 본 실시예에서는, 반사 전극측 기판의 단면 구조는 제 1 실시예와 다르지만, 그 등가 회로나 그 동작, 액정 패널의 구조 등은 제 1 실시예와 동일하다. 또한, 화소에는 제 1 실시예와 마찬가지로 N채널 트랜지스터를 배치하고 있다.
601은 P형 반도체 기판(N형 반도체 기판이라도 된다), 602는 기판보다도 고불순물 농도의 P형 웰 영역, 603은 필드 산화막, 605는 게이트 전극, 606a, 606b는 웰 영역(602)보다 고불순물 농도의 N형 도핑층으로 이루어지는 소스·드레인 영역, 6O7a, 607b는 소스·드레인 전극으로 이루어지는 제 1 도전층, 604는 BPSG막과 같은 절연막으로 이루어지는 제 1 층간 절연막, 608은 SiO2와 같은 제 2 층간 절연막, 609a, 609b는 제 2 도전층, 61O은 제 3 층간 절연막, 611은 접속 플러그, 612는 알루미늄 등의 금속의 반사 전극으로 이루어지는 화소 전극으로 되는 제 3 도전층이다. 제 3 층간 절연막(610)은, SiO2(ε=3.9)에 의해 형성되든지, 또는 예를 들면 SiN(ε=6.5)이나 TaOx(ε=27.6)와 같은 Si02보다 고유전율의 절연막으로 형성된다.
도 13에 나타내는 바와 같이, 이 실시예에서는, 제 1 도전층(607)의 일부(607b)는, 제 2 층간 절연막(608)에 마련된 콘택트홀을 통해서 제 2 도전층(609b)에 접속되어 있고, 이 제 2 도전층(609b)은, 제 3 층간 절연막(610)에 마련된 콘택트홀을 통해서, 반사 전극(612)에 접속되어 있다. 제 3 층간 절연막(610)에 마련된 콘택트홀에는, 텅스텐 등의 고융점 금속으로 이루어지는 접속 플러그(611)가 제 1 실시예와 마찬가지로 꽂아 형성되고, 이것에 의해 제 2 도전층(609b)과 화소 전극(612)이 전기적으로 접속되어 있다. 또한, 절연막(610)에 마련된 콘택트홀은 깊이가 얕기 때문에, 고융점 금속으로 이루어지는 접속 플러그(611)를 사용하지 않고, 제 2 도전층(609b)에 제 3 도전층(612)을 콘택트홀을 통해서 직접 접속해도 된다.
본 실시예에 있어서, 저장 용량(613)은, 화소 전극(612)과 제 2 도전층(609a)이 제 1 층간 절연막(610)을 통해서 대향하는 부분에서 형성된다.
이상과 같이 본 실시예의 구성에 있어서는, 제 3 층간 절연막(610)과 제 2 도전층(609b)과 제 2 층간 절연막(608)을 각각 별도로 에칭을 한다. 제 3 층간 절연막(610)과 제 2 층간 절연막(608)이, 예를 들면 SiN과 Si02나 Ta0x와 Si02와 같이 다른 막으로 구성된 경우, 동일한 에칭 가스 또는 부식액으로, 2개의 절연막을 에칭하여 콘택트홀을 형성하면, 각각의 절연막의 에칭 비율의 차이에 의해, 한 쪽의 절연막이 사이드 에칭되기 쉽기 때문에, 비상의 가공 형상이 되기 쉽다. 한편, 본 실시예의 구성에 의하면, 각각의 절연막에 알맞은 에칭 가스 또는 부식액으로 에칭을 할 수 있기 때문에, 사이드 에칭되지 않게 되며, 양호한 에칭 형상을 얻을 수 있다. 이 때문에, 제 3 층간 절연막(610)과 제 2 층간 절연막(608)이 다른 막으로 형성된 경우에 있어서, 본 실시예는 특히 유효하다.
도 14는 도 13에 나타내고 있는 액정 패널의 반사측 기판의 화소 영역을 나타내는 평면도이다. 도면중, 주사선(게이트 전극과 동일층)(605)은 매트릭스 배치된 화소의 행방향으로 연장되어 있다. 한편, 소스 전극(데이터선)(607a)은 화소의 열방향으로 연장하고 있다. 소스 전극(607a)은 FET의 소스(606a)에 접속되며, 소스와 채널을 끼워 대향하는 드레인(606b)에는 드레인 전극(607b)이 접속되어, 거기로부터 인출되고 있다. 드레인 전극(607b)은 접속 플러그(611)를 통해서 화소 전극(612)에 접속되어 있다. 화소 전극(612)의 하측으로는, 절연막(610)을 통해서 제 2 도전층(609a)이 형성되어 있다. 이 제 2 도전층(609a)은, 각 화소에서의 제 2 도전층(609b)에 의한 접속 영역만을 제외하여, 복수의 화소 영역 전역, 또한 화소 영역 전체에 걸쳐서 연속적으로 형성되어 있다. 따라서, 화소 전극(612)에 거의 가까운 면적이 저장 용량으로써 사용되는 것으로 된다.
또한, 저장 용량(613)을 구성하는 제 3 층간 절연막(610)은, 제 1 실시예와 마찬가지로, Si02, SiN, 또는 Ta0x 등의 절연막으로 이루어지며, 그 막두께는 도 6 내지 도 11에서 설명한 바와 같은 두께로 설정된다.
또한, 본 발명에 있어서의 제 2 도전층(609a)은, 저장 용량의 한 쪽의 전극으로 구성될 뿐만 아니라, 반사 전극(612)의 하측으로 화소 영역의 전역에 걸쳐서 공통으로 형성되기 때문에, 반사 전극(612)의 간격에도 형성되어 있고, 그 간격부로의 입사광이 반도체 기판내로 들어가는 것을 차광하는 기능도 갖고 있다.
또한, 본 실시예에 있어서도, FET의 소스와 드레인은 교체하여 생각할 수 있다.
(본 발명의 반사 전극측 기판의 화소 영역의 다른 구성예)
도 18은 본 발명을 적용한 반사형 액정 패널의 반사 전극측 기판의 화소 영역의 제 3 실시예를 나타내는 단면도이다. 본 실시예에 있어서는 화소 스위칭용의 트랜지스터로서 N채널 TFT가 사용되고 있다. 실시예에서는, 반사 전극측 기판의 단면 구조는 제 1 실시예와 다르지만, 그 등가 회로나 그 동작, 액정 패널의 구조등은 제 1 실시예와 동일하다.
1301은 석영이나 무알칼리성의 글라스로 이루어지는 절연 기판으로써, 이 절연 기판상에는 단결정 또는 다결정 또는 비정질의 실리콘막(1306a, 1306b의 형성층)이 형성되어 있으며, 이 실리콘막상에는 열산화하여 형성한 실리콘 산화막과 CVD법으로 퇴적한 실리콘 질화막의 2층 구조로 이루어지는 절연막(13O4b)이 형성된다. 또한, 절연막(1304b) 상층의 실리콘 질화막의 형성 이전에는, 실리콘막의 (1306a, 1306b)의 영역에 N형 불순물이 도핑되어, TFT의 소스 영역(1306a), 드레인 영역(l306b)이 형성된다. 또한 절연막(1304b)의 위에는, TFT의 게이트 전극 그 위에 주사선으로 이루어지는 폴리실리콘 또는 메탈 실리사이드 등의 배선층(1305)이 형성된다.
또한, 배선층(1305)의 위에는 실리콘 질화막 또는 실리콘 산화막에 의해 형성되는 절연막(1303)이 형성되며, 이 절연막(1303)에 형성된 콘택트홀을 통해서 소스 영역(1306a)에 접속되는 소스 전극(데이터선)(1307a)이, 알루미늄층으로 이루어지는 메탈층에 의해 형성된다. 상기 메탈층의 위에는 또한 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 2층 구조에 의해 형성되는 절연막(1308)이 형성된다. 이 층간 절연막(1308)의 구조는, 2층 구조의 층간 절연막으로서 구성하면 좋다. 그렇게 함으로써, 내습성 등의 효과를 얻을 수 있다. 이 절연막(1308)의 위에 중간 도전층(1309)이 형성되며, 이 중간 도전층(1309)의 위에 절연막(1310)이 형성되고, 이 절연막(1310)의 위에 알루미늄으로 이루어지는 반사 전극으로 이루어지는 화소 전극(1312)이 각 화소마다 형성된다.
또한, 실리콘막의 드레인 영역(1306b)과 화소 전극(1312)은 콘택트홀을 통해서 전기적으로 접속된다. 이 접속은, 텅스텐 등의 고융점 금속으로 이루어지는 접속 플러그(1311)를 꽂아 형성하여 행하여진다.
또한, 도 18에서는 게이트 전극이 채널보다 상측에 위치하는 톱 게이트 타입이지만, 게이트 전극을 먼저 형성하여, 게이트 절연막을 통해 위에 채널로 되는 실리콘막을 배치하는 보텀 게이트 타입으로 해도 좋다.
이 중간 도전층(1309)은, 각 화소에 있어서의 드레인 영역(1306b)과 화소 전극(1312)과의 접속 영역을 제외하여, 복수의 화소 영역 전역, 또한 화소 영역 전체에 걸쳐 연속적으로 형성되어 있다. 따라서, 화소 전극(1309)에 거의 가까운 면적이 저장 용량(1313)으로서 사용되는 것으로 된다.
또한, 저장 용량(1313)을 구성하는 절연막(131O)은, 제 1 실시예와 마찬가지로, Si02, SiN, 또는 Ta0x 등의 절연막으로 이루어지며, 그 막두께는 도 6 내지 도 11로써 설명한 바와 같은 두께로 설정된다.
또한, 본 발명에 있어서의 중간 도전층(1309)은, 저장 용량의 한 쪽의 전극으로 이루어질 뿐만 아니라, 반사 전극(1312)의 하측으로 화소 영역의 전역에 걸쳐 공통으로 형성되기 때문에, 반사 전극(1312)의 간격에도 형성되어 있고, 그 간격부로의 입사광이 실리콘층내로 들어가는 것을 차광하는 기능도 갖고 있다.
또한, 본 실시예에 있어서도, FET의 소스와 드레인은 교체하여 생각할 수 있다.
본 발명의 액정 패널 구조의 설명
도 15a는 상기 제 l, 제 2 또는 제 3 실시예를 적용한 액정 패널용 기판(반사 전극측 기판)(801)의 전체 평면도를 나타낸다.
도 15a에 나타내는 바와 같이, 본 실시예에 있어서는, 기판의 둘레 테두리부에 설치되어 있는 주변 회로에 광이 입사하는 것을 방지하는 차광막(825)이 설치되어 있다. 반사 전극으로 이루어지는 상기 화소 전극이 매트릭스 형상으로 배치된 화소 영역(820)의 주변에는, 상기 데이터선(107a, 607a)에 화상 데이터에 따른 화상 신호를 공급하는 데이터선 구동 회로(821)나 주사선(105, 605)을 순번으로 주사하는 주사선 구동 회로(822), 패드 영역(826)을 통해서 외부로부터 입력되는 화상 데이터를 취입하는 입력 회로(823), 이것들의 회로를 제어하는 타이밍 제어 회로(824) 등의 회로로 이루어지는 주변 회로가 설치된다. 이것들의 회로는 화소 전극 스위칭 소자로 하여, 이것에 저항이나 용량 등의 부하 소자를 조합하는 것으로 구성된다. 또한, 836은 대향하는 글라스 기판과의 접착 고정을 행하는 밀봉재의 형성 영역이다.
본 실시예에 있어서는, 상기 차광막(825)은, 도 1a에 나타내고 있는 화소 전극(112)이나 도 9에 나타내는 화소 전극(612)과 동일 공정으로 형성되는 제 3 도전층으로 구성되어, 전원 전압이나 화상 신호의 중심 전위 또는 공통 전극 전위 등의 소정 전위가 인가되도록 구성되어 있다. 차광막(825)에 소정의 전위를 인가하는 것으로 플로팅이나 다른 전위인 경우에 비교하여 반사를 적게 할 수 있다. 826은 전원 전압을 공급하기 위해서 사용되는 패드 또는 단자가 형성된 패드 영역이다.
도 15b는 상기 액정 패널용 기판(도 15a의 8O1)을 적용한 반사형 액정 패널의 단면 구성을 나타낸다. 도 15b에 나타내는 바와 같이, 액정 패널 기판(931) (801)은, 그 이면에 글라스 또는 세라믹 등으로 이루어지는 지지 기판(932)이 접착제에 의해 접착되어 있다. 이와 함께, 그 표면측에는, 공통 전극 전위(VCOM)가 인가되는 투명 전도막(IT0)으로 이루어지는 대향 전극(공통 전극이라고도 한다)(933)을 갖는 입사측의 글라스 기판(935)이 적당한 간격을 두고 배치되며, 주위를 도 15a의 밀봉재 형성 영역(836)에 형성한 밀봉재(936)로 접착된 간격 내에, 주지의 TN(Twisted NematiC)형 액정 또는 전압 무인가 상태에서 액정 분자가 거의 수직 배향된 SH(Super Homeotropic)형 액정(937)등이 충전되어 액정 패널(930)로서 구성되어 있다. 또한, 외부로부터 신호를 입력하거나, 패드 영역(926(826))은 상기 밀봉재(936)의 외측에 오도록 밀봉재를 설치하는 위치가 설정되어 있다.
주변 회로상의 차광막(925)(825)은, 액정(937)을 사이에 끼워서 대향 전극(933)과 대향되도록 구성되어 있다. 그리고, 차광막(925)에 공통 전극 전위(VCOM)를 인가하면, 대향 전극(933)에는 공통 전극 전위(VCOM)가 인가되기 때문에, 그 사이에 끼워진 액정에는 직류 전압이 인가되지 않게 된다. 따라서 TN형 액정이면 항상 액정 분자가 거의 90°비틀린 채로 되며, SH형 액정이면 항상 수직 배향된 상태로 액정 분자가 유지된다.
본 실시예에 있어서는, 반도체 기판으로 이루어지는 상기 액정 패널 기판(931)은, 그 이면에 글라스 또는 세라믹 등으로 이루어지는 지지 기판(932)이 접착제에 의해 접합되어 있기 때문에, 그 강도가 현저하게 높여진다. 그 결과, 액정 패널 기판(931)에 지지 기판(932)을 접합시킨 후 대향 기판과 접합을 하도록 하면, 패널 전체에 걸쳐 액정층의 갭이 균일하게 된다고 하는 이점이 있다.
상기 제 1, 제 2 또는 제 3 실시예에 있어서, 화소 전극과 대향하여 저장 용량을 형성하는 도전층(제 1 실시예의 109, 제 2 실시예의 609a, 제 3 실시예의 1309)에는, 도 15a 및 도 15b에 있어서의 주변 회로 영역에서, 소정의 전위(Vref)(공통 전극 전위(VCOM)를 포함한다)가 인가된다. 이 소정의 전위(Vref)는, 패드 영역(826)으로부터 입력되는 전위이다.
본 발명의 액정 패널을 사용한 전자기기의 설명
다음에, 본 발명의 반사형 액정 패널을 표시 장치로서 사용한 전자기기의 예를 설명한다.
도 16은, 본 발명의 액정 패널을 사용한 전자기기의 일례로써, 본 발명의 반사형 액정 패널을 라이브 밸브로서 사용한 프로젝터(투사형 표시 장치)의 주요부를 평면적으로 본 개략 구성도이다. 도 16은, 광학 요소(750)의 중심을 통과하는 XZ 평면에서의 단면도이다. 본 예의 프로젝터는, 시스템 광축(L)에 따라 배치한 광원부(700), 인테그레이션 렌즈(720), 편광 변환 소자(730)로부터 개략 구성되는 편광 조명 장치(70O), 편광 조명 장치(7O0)로부터 사출된 S편광 광속을 S편광 광속 반사면(741)에 의해 반사시키는 편광 빔 스플리터(740), 편광 빔 스플리터(740)의 S편광 반사면(741)으로부터 반사된 광중, 청색광(B)의 성분을 분리하는 다이크로익 미러(742), 분리된 청색광(B)을 변조하는 반사형 액정 라이트 밸브(745B), 청색광이 분리된 후의 광속중 적색광(R)의 성분을 반사시켜 분리하는 다이크로익 미러(743),분리된 적색광(R)을 변조하는 반사형 액정 라이트 밸브(745R), 다이크로익 미러(743)를 투과하는 나머지의 녹색광(G)을 변조하는 반사형 액정 라이트 밸브(745G), 3개의 반사형 액정 라이트 밸브(745R, 745G, 745B)로 변조된 광을 다이크로익 미러(743, 742), 편광 빔 스플리터(740)로 합성하여, 이 합성광을 스크린(760)에 투사하는 투사 렌즈로 이루어지는 투사 광학계(750)로 구성되어 있다. 상기 3개의 반사형 액정 라이트 밸브(745R, 745G, 745B)에는, 각각 상술한 도 15a 및 도 15b에 나타낸 액정 패널이 사용되고 있다.
광원부(710)로부터 사출된 램덤인 편광 광속은, 인테그레이션 렌즈(720)에 의해 복수의 중간 광속으로 분할된 후, 제 2 인테그레이션 렌즈를 광입사측에 갖는 편광 변환 소자(730)에 의해 편광 방향이 거의 일치한 한 종류의 편광 광속(S 편광 광속)으로 변환된 후 편광빔 스플리터(740)에 이르도록 되어 있다. 편광 변환 소자(730)로부터 사출된 S편광 광속은, 편광 빔 스플리터(740)의 S편광 광속 반사면(741)에 의해서 반사되며, 반사된 광속중, 청색광(B)의 광속이 다이크로익 미러(742)의 청색광 반사층으로써 반사되어, 반사형 액정 라이트 밸브(745b)에 의해서 변조된다. 또한, 다이크로익 미러(742)의 청색광 반사층을 투과한 광속중, 적색광(R)의 광속은 다이크로익 미러(743)의 적색광 반사층으로 반사되어, 반사형 액정 라이트 밸브(745R)에 의해서 변조된다. 한편, 다이크로익 미러(743)의 적색광 반사층을 투과한 녹색광(G)의 광속은 반사형 액정 라이트 밸브(745G)에 의해서 변조된다. 이와 같이 하여, 각각의 반사형 액정 라이트 밸브(745R, 745G, 745B)에 의해서 색광의 변조가 이루어진다.
반사형 액정 라이트 밸브(745R, 745G, 745B)로 이루어지는 반사형 액정 패널은, TN형 액정(액정 분자의 장축이 전압 무인가 시에 패널 기판에 거의 평행하게 배향된 액정) 또는 SH형 액정(액정 분자의 장축이 전압 무인가 시에 패널 기판에 거의 수직하게 배향된 액정)을 채용하고 있다.
TN형 액정을 채용한 경우에는, 화소의 반사 전극과, 대향하는 기판의 공통 전극과의 사이에 끼워 둔 액정층으로의 인가 전압이 액정의 임계치 전압 이하의 화소(OFF 화소)에서는, 입사한 색광은 액정층에 의해 타원 편광되며, 반사 전극에 의해 반사되어, 액정층을 통해서, 입사한 색광의 편광축과 거의 90도 어긋난 편광축 성분이 많은 타원 편광에 가까운 상태의 광으로서 반사·사출된다. 한편, 액정층에 전압 인가된 화소(0N 화소)에서는, 입사한 색광대로 반사 전극에 이르러, 반사되며, 입사 시와 동일한 편광축대로 반사·사출된다. 반사 전극에 인가된 전압에 따라서 TN형 액정의 액정 분자의 배열 각도가 변화하기 때문에, 입사광에 대한 반사광의 편광축 각도는, 화소의 FET를 통해서 반사 전극에 인가하는 전압에 따라서 가변된다.
또한, SH형 액정을 채용한 경우에는, 액정층의 인가 전압이 액정의 임계치 전압 이하의 화소(0FF 화소)에서는, 입사한 색광대로 반사 전극에 이르러, 반사되며, 입사 시와 동일 편광축대로 반사·사출된다. 한편, 액정층에 전압 인가된 화소(0N 화소)에서는, 입사한 색광은 액정층으로써 타원 편광되며, 반사 전극에 의해 반사되어, 액정층을 통해서, 입사광의 편광축으로 대해 편광축이 거의 90도 어긋난 편광축 성분이 많은 타원 편광으로서 반사·사출한다. TN형 액정의 경우와 마찬가지로, 반사 전극에 인가된 전압에 따라서 TN형 액정의 액정 분자의 배열 각도가 변화하기 때문에, 입사광에 대한 반사광의 편광축의 각도는, 화소의 FET를 통해서 반사 전극에 인가하는 전압에 따라서 가변된다.
이것들의 액정 패널의 화소로부터 반사된 색광중, S편광 성분은 S편광을 반사하는 편광빔 스플리터(740)를 투과하지 않으며, 한편, P편광 성분은 투과한다. 이 편광빔 스플리터(740)를 투과한 광에 의해 화상이 형성된다. 따라서, 투사되는 화상은, TN형 액정을 액정 패널에 사용한 경우는 0FF 화소의 반사광이 투사 광학계(750)에 이르며 0N 화소의 반사광은 렌즈에 이르지 않기 때문에 노멀리 화이트 표시로 이루어지고, SH 액정을 사용한 경우는 OFF 화소의 반사광은 투사 광학계에 이르지 않고 0N 화소의 반사광이 투사 광학계(75O)에 이르기 때문에 노멀리 블랙 표시로 이루어진다.
반사형 액정 패널은, 글라스 기판에 TFT 앨리를 형성한 액티브 매트릭스형 액정 패널에 비교하여, 반도체 기술을 이용하여 화소가 형성되기 때문에 화소수를 보다 많이 형성할 수 있고, 또한 패널 사이즈도 작게 할 수 있기 때문에, 고세밀인 화상을 투사할 수 있음과 동시에, 프로젝터를 소형화할 수 있다.
도 15a로써 설명한 바와 같이, 액정 패널의 주변 회로부는 차광막으로 덮어지며, 대향 기판의 대향하는 위치에 형성되는 공통 전극과 함께 동일 전위(예를 들면 공통 전극 전위. 단, 공통 전극 전위로 하지 않는 경우에는 화소부의 공통 전극과 다른 전위로 되기 때문에, 이 경우 화소부의 공통 전극과는 분리된 주변 대향 전극으로 이루어진다)가 인가되기 때문에, 양자간에 끼워져 있는 액정에는 거의 0V가 인가되어, 액정은 0FF 상태와 같게 이루어진다. 따라서, TN형 액정의 액정 패널에서는, 노멀리 화이트 표시에 맞추어 화상 영역의 주변이 모두 화이트 표시로 할 수 있으며, SH형 액정의 액정 패널에서는, 노멀리 블랙 표시에 맞추어 화상 영역의 주변이 모두 블랙 표시로 할 수 있다.
상기 실시예에 따르면, 반사형 액정 패널(745R, 745G, 745B)의 각 화소 전극에 인가된 전압이 충분히 저장됨과 동시에, 화소 전극의 반사율이 매우 높기 때문에 선명한 영상이 얻어진다.
도 17a 내지 도 17c는, 각각 본 발명의 반사형 액정 패널을 사용한 전자기기의 예를 나타내는 외관도이다. 또한, 이것들의 전자기기에서는, 편광빔 스플리터와 마찬가지로 사용되는 라이트 밸브로서가 아니라, 직시형의 반사형 액정 패널로서 사용되기 때문에, 반사 전극은 완전한 경면일 필요는 없고, 시야각을 확대하기 위해서는, 오히려 적당한 요철을 붙인 쪽이 바람직하지만, 그 이외의 구성 요건은, 라이트 밸브의 경우와 기본적으로 같다.
도 17a는 휴대 전화를 나타내는 사시도이다. 1000은 휴대 전화 본체를 나타내며, 그 중의 1O01은 본 발명의 반사형 액정 패널을 사용한 액정 표시부이다.
도 17b는, 손목 시계형 전자기기를 나타내는 도면이다. 110O는 시계 본체를 나타내는 사시도이다. 1101은 본 발명의 반사형 액정 패널을 사용한 액정 표시부이다. 이 액정 패널은, 종래의 시계 표시부에 비교하여 고세밀의 화소를 갖기 때문에, 텔레비전 화상 표시도 가능하게 할 수 있어, 손목 시계형 텔레비전을 실현할 수 있다.
도 17c는, 워드 프로세서, 퍼스널 컴퓨터 등의 휴대형 정보 처리 장치를 나타내는 도면이다. 1200은 정보 처리 장치를 나타내며, 12O2는 키보드 등의 입력부, 1206은 본 발명의 반사형 액정 패널을 사용한 표시부, l204는 정보 처리 장치 본체를 나타낸다. 각각의 전자기기는 전지에 의해 구동되는 전자기기이기 때문에, 광원 램프를 가지지 않은 반사형 액정 패널을 사용하면, 전지 수명을 연장시킬 수 있다. 또한, 본 발명과 같이, 주변 회로를 패널 기판에 내장할 수 있기 때문에, 부품 점수가 대폭 줄어, 보다 경량화·소형화할 수 있다.
이상의 구성을 구비함으로써, 본 발명에 의하면, 반사형 액정 패널의 각 화소에 설정된 저장 용량은, 각 화소의 영역에서의, 반사 전극과 소스 또는 드레인 전극과의 접속 개소를 제외한 나머지의 영역에 넓은 면적으로 설정할 수 있어, 각 화소마다, 충분한 저장 용량의 값을 확보할 수 있다. 즉, 화소 영역에 거의 가까운 면적을 저장 용량으로 사용할 수 있어, 큰 저장 용량이 얻어지기 때문에, 반사 전극에 안정적으로 전압을 인가할 수 있다.

Claims (17)

  1. 기판상에 반사 전극이 매트릭스 형상으로 형성되고, 상기 각 반사 전극에 대응하여 트랜지스터가 형성되어, 그 트랜지스터를 통해서 상기 반사 전극에 전압이 인가되도록 구성하고, 각 화소마다 상기 반사 전극에 전기적으로 접속되어 전하를 축적하는 저장(storage) 용량을 갖는 액정 패널용 기판에 있어서,
    상기 트랜지스터는 상기 반사 전극의 하측에 형성되고, 그 트랜지스터의 소스 전극 또는 드레인 전극과 상기 반사 전극과의 사이에는 중간 도전층이 형성되며,
    상기 저장(storage) 용량은, 상기 반사 전극과, 상기 반사 전극의 하측에 절연막을 통해서 배치된 상기 중간 도전층을 한 쌍의 전극으로서 구성되며, 그 중간 도전층에는 소정의 전위가 인가되는 것을 특징으로 하는 액정 패널용 기판.
  2. 제 1 항에 있어서, 상기 중간 도전층에는, 상기 반사 전극과 액정을 그 사이에 끼워 대향 배치된 공통 전극의 전위 또는 그 근방, 상기 반사 전극에 인가된 전압 진폭의 중심 전위 또는 그 근방, 또는 상기 2개의 전위의 중간 전위중 어느 한 전위를 인가하도록 배선층이 전기적으로 접속되는 것을 특징으로 하는 액정 패널용 기판.
  3. 제 1 항에 있어서, 상기 중간 도전층은, 상기 각 반사 전극의 하측과, 인접 배치된 상기 반사 전극의 틈 사이의 하측에 연속적으로 배치되는 금속층인 것을 특징으로 하는 액정 패널용 기판.
  4. 제 3 항에 있어서, 상기 중간 도전층은 상기 액정 패널용 기판의 화소 영역의 주변 영역에서 상기 소정의 전위를 인가하는 배선층과 접속되어, 각 화소의 상기 저장 용량을 구성하는 다른 쪽의 전극으로서 공통화되는 것을 특징으로 하는 액정 패널용 기판.
  5. 제 1 항에 있어서, 상기 중간 도전층은 그 표면이 평탄화 처리되어 이루어지며, 상기 절연막은 그 평탄화된 표면에 형성되어 이루어지는 것을 특징으로 하는 액정 패널용 기판.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 트랜지스터의 소스·드레인 전극의 한 쪽과 상기 반사 전극은 직접적으로 전기적 접속되는 것을 특징으로 하는 액정 패널용 기판.
  7. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 트랜지스터의 소스·드레인 전극의 한 쪽과 상기 반사 전극은, 상기 중간 도전층과 동일층이지만 전기적으로는 절연된 접속부를 통해서, 전기적 접속되는 것을 특징으로 하는 액정 패널용 기판.
  8. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 저장 용량의 한 쌍의 전극간에 개재하는 상기 절연막은, 이산화 실리콘인 것을 특징으로 하는 액정 패널용 기판.
  9. 제 8 항에 있어서, 상기 절연막의 막두께는 6500Å이하인 것을 특징으로 하는 액정 패널용 기판.
  10. 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 저장 용량의 한 쌍의 전극간에 개재하는 상기 절연막은, 이산화 실리콘보다 높은 유전율의 재료로 이루어지는 것을 특징으로 하는 액정 패널용 기판.
  11. 제 10 항에 있어서, 상기 절연막은 질화 실리콘인 것을 특징으로 하는 액정 패널용 기판.
  12. 제 11 항에 있어서, 상기 절연막의 막두께는 10800Å이하인 것을 특징으로 하는 액정 패널용 기판.
  13. 제 10 항에 있어서, 상기 절연막은 산화 탄탈인 것을 특징으로 하는 액정 패널용 기판.
  14. 제 13 항에 있어서, 상기 절연막의 막두께는 46000Å이하인 것을 특징으로 하는 액정 패널용 기판.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 중간 도전층을 탄탈로 형성하고, 그 탄탈을 양극 산화하여 상기 절연막을 형성하여 이루어지는 것을 특징으로 하는 액정 패널용 기판.
  16. 제 1 항에 기재된 액정 패널용 기판과, 이것과 대향하는 투명 기판이 간격을 갖고 배치됨과 동시에, 상기 액정 패널용 기판과 상기 투명 기판과의 간격 내에 액정이 끼워져 있음으로써 구성되는 것을 특징으로 하는 액정 패널.
  17. 제 16 항에 기재된 액정 패널을 이용한 것을 특징으로 하는 전자기기.
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