JP2004294913A

JP2004294913A - 液晶表示装置

Info

Publication number: JP2004294913A
Application number: JP2003089156A
Authority: JP
Inventors: Shinichiro Tanaka; 慎一郎田中; Kohei Oda; 幸平小田; Kenichi Hayashi; 健一林
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 2003-03-27
Filing date: 2003-03-27
Publication date: 2004-10-21

Abstract

【課題】アクティブマトリクス型液晶表示素子において、走査線に生じる直流電圧により液晶層に焼き付きが生じるのを防止すること。
【解決手段】ＴＦＴアレイ基板１０と、対向基板と、該ＴＦＴアレイ基板１０と該対向基板との間に挟持された液晶層を有し、該ＴＦＴアレイ基板１０上には少なくとも走査線１４、映像線２０、ＴＦＴ素子２２、画素電極２４、が形成された液晶表示素子において、前記走査線１４を絶縁層を介して金属製のシールド電極３０で被覆すると共に、該シールド電極３０に前記対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧を印加する。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は、アクティブマトリックス液晶表示装置に関し、特にこの液晶画素駆動用ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）のゲートパルスを供給するための走査線と対向電極間に印加される直流成分による焼き付き現象の生成を防止したアクティブマトリックス液晶表示装置に関する。
【０００２】
【従来の技術】
一般に液晶表示装置には薄型軽量、低消費電力という特徴があり、特に、ＴＦＴ方式のアクティブマトリクス型液晶表示装置は携帯端末から大型テレビに至るまで幅広く利用されている。
【０００３】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された画素電極と各画素電極に接続されたＴＦＴが設けられた基板と共通電極が設けられた基板とを所定間隔を隔てて配設し、両基板間に液晶を封入することにより構成される。ＴＦＴは画素電極へのデータ信号入力を選択するスイッチング素子であり、ゲート電極、ドレイン電極、ソース電極、及び、非晶質半導体層より構成される電界効果トランジスタであり、それぞれの電極は走査線、映像線及び画素電極に接続されている。
【０００４】
走査線群は線順次に走査選択されて１走査線上の全てのＴＦＴをＯＮとし、このＯＮ期間中にデータ信号が各映像線を介してそれぞれの画素電極に入力される。共通電極は走査信号に同期して電圧が設定され、対向する各画素電極との間で画素となる液晶容量が形成されて電圧が保持される。この保持電圧は間隙の液晶を駆動するとともに、次フィールドで正負反転して書き換えられるまで、液晶の駆動状態を１走査期間維持する。
【０００５】
このアクティブマトリクス型液晶表示装置の数画素分の一般的な等価回路を図７を参照して簡単に説明する。個々の液晶画素ＬＰは液晶パネル上の走査線Ｘｎ、Ｘｎ＋１・・・と映像線Ｙｍ、Ｙｍ＋１・・・の交点に設けられており、この液晶画素ＬＰは等価的に液晶容量Ｃ_ＬＣで表わされている。通常液晶容量Ｃ_ＬＣには補助容量Ｃ_Ｓが並列に接続されている。液晶容量Ｃ_ＬＣの一端は駆動用画素トランジスタＴｒに接続されているとともに、他端は対向電極に接続されて所定の基準電圧Ｖｃｏｍが印加されている。
【０００６】
画素トランジスタＴｒは絶縁ゲート電界効果型の薄膜トランジスタＴＦＴからなり、そのドレイン電極Ｄは映像線Ｙｍ、Ｙｍ＋１・・・に接続されて画像信号Ｖｓｉｇの供給を受け、また、ソース電極Ｓは液晶容量Ｃ_ＬＣの一端、すなわち画素電極に接続されている。さらに、画素トランジスタＴｒのゲート電極Ｇは走査線Ｘｎ、Ｘｎ＋１・・・に接続されて所定のゲート電圧Ｖｇａｔｅを有するゲートパルスＧＰが印加されるようになされている。液晶容量Ｃ_ＬＣとゲート電極Ｇとの間には結合容量Ｃ_ＧＳが形成される。この結合容量Ｃ_ＧＳは画素電極と走査線Ｘｎとの間の浮遊容量成分と画素トランジスタＴｒ内部のソース領域とゲート領域との間の寄生容量成分が合わさったものであり、後者の寄生容量成分が支配的であるとともにその値は個々の画素トランジスタＴｒによってかなりのばらつきが存在している。
【０００７】
この一画素の各部分の電圧波形を図８を用いて説明する。まず、この画素の選択期間中に電圧ＶｇａｔｅのゲートパルスＧＰがゲート電極Ｇに印加されると、画素トランジスタＴｒはオン状態になる。この時、映像線Ｙｍから供給された画像信号Ｖｓｉｇが画素トランジスタＴｒを介して液晶画素に書き込まれて、いわゆるサンプリングが行なわれる。次にこの画素が非選択期間になるとゲートパルスＧＰの印加が停止されてローレベルゲート電圧が印加され、画素トランジスタＴｒはオフ状態となるが、書き込まれた画像信号は液晶容量Ｃ_ＬＣに保持されている。
【０００８】
選択期間から非選択期間に移行するとき、矩形波ゲートパルスＧＰはハイレベルからローレベルに急激に立ち下がるので、このとき前述した結合容量Ｃ_ＧＳを介してカップリングにより液晶容量Ｃ_ＬＣに蓄えられた電荷が瞬間的に放電する。このため、液晶画素に書き込まれた画像信号Ｖｓｉｇに電圧シフトΔＶが生じてしまう。したがって、液晶表示素子の個々の画素ごとに結合容量Ｃ_ＧＳの値にばらつきがあるため、前記電圧シフトΔＶにもばらつきが生じるので、結果として液晶パネルの表示画面を周期的に変化させ、いわゆるフリッカ及び残像を生じて表示品位を著しく劣化させる。
【０００９】
なお、液晶画素には選択期間中に画像信号Ｖｓｉｇを書き込み、続く非選択期間中書き込まれた画像信号を保持して一フィールドが構成されるが、一フィールドにおける液晶画素の透過率はその間に液晶に印加される実効電圧によって決定される。したがって、画素トランジスタＴｒは、選択期間内に書き込みを完了するために必要なオン電流が確保できるものでなければならず、また、一フィールド期間中に液晶画素を点灯し続けるのに十分な実効電圧が得られるようにするために、非選択期間中あるいは保持期間中のリーク電流はできるだけ小さくする必要がある。実効電圧としては選択期間より遥かに長い非選択期間時の影響が大きい。このため、画素容量Ｃ_ＬＣを充電した後、オフする時生じる前述の電圧シフトΔＶは液晶に印加される実効電圧に大きく効いてくるため、表示品位が損なわれる。
【００１０】
従来、電圧シフトΔＶの絶対量及びばらつきを抑制するため、液晶容量Ｃ_ＬＣに並列接続されている補助容量Ｃ_Ｓを大きめに形成するという対策が講じられていた。すなわち結合容量Ｃ_ＧＳを介して放電される電荷量を補うに足る電荷を予め補助容量Ｃ_Ｓに蓄えるものである。そして、この補助容量Ｃ_Ｓは、他の電極から独立した電極を画素電極に重畳して配置し、その電極に共通の電圧を与えるいわゆるＣ_Ｓ−ｏｎ−ｃｏｍｍｏｎ方式の蓄積容量型のものと、走査線の一部を延在形成して画素電極に重畳配置したいわゆるＣ_Ｓ−ｏｎ−ｇａｔｅ方式の付加容量型のものとが存在している。上述の図７に示した等価回路はＣ_Ｓ−ｏｎ−ｃｏｍｍｏｎ方式のものであり、Ｃ_Ｓ−ｏｎ−ｇａｔｅ方式の等価回路は、Ｃｓの一方の電極がＴｒのソース電極Ｓに接続されている点では前者と同じであるが、Ｃｓの他方の電極は走査線Ｘｎ、Ｘｎ＋１・・・に接続されている点で前者とは異なっている。
【００１１】
そして、一般的なアクティブマトリクスＬＣＤは、液晶層を挟み込むようにして一対の電極が対向配置されている。一方の電極がＴＦＴ基板上の画素電極、他方の電極がカラーフィルタ基板上の対向電極である。そして例えば、対向電極に＋５Ｖ（＝Ｖｃｏｍ）の電圧がかかっている時、画素電極にかかる電圧（＝Ｖｓｉｇ）は０Ｖ又は＋１０Ｖが印加され、液晶層に印加される電圧は走査されるたびに極性を変え、直流成分が残らないようにしている。すなわち、ある走査時では液晶層には（画素電極：＋１０Ｖ）−（対向電極：＋５Ｖ）＝＋５Ｖの電圧がかかり、その次の走査時は（画素電極：０Ｖ）−（対向電極：＋５Ｖ）＝−５Ｖの電圧がかかるため、液晶層に印加される電圧は結果として±０Ｖになる。
【００１２】
ところが、通常の液晶表示素子においては、Ｃ_Ｓ−ｏｎ−ｃｏｍｍｏｎ方式であれば画素電極と走査線とが重ならず、Ｃ_Ｓ−ｏｎ−ｇａｔｅ方式でも走査線の全体を画素電極で覆わないため、走査線と対向電極が向かい合うことになる。走査線にかかる電圧は画像信号よりも大きく、例えば、ＯＮ時には＋２０Ｖ、ＯＦＦ時には−５Ｖの電圧が印加され、そしてＯＮ時とＯＦＦ時の対向電極間電圧の電位差が相殺する関係にないため、結果として、対向電極と走査線との間に位置する液晶層に直流成分が印加されてしまうことになる。そのため、従来の液晶表示素子においては、上述のように走査線と対向電極との間に直流成分が存在するために液晶の焼き付き現象が生じるという問題点があった。
【００１３】
一方、下記特許文献１には、実施例１及び３としてアクティブマトリクス型液晶表示素子において、走査線と対向電極との間に直流電圧が印加されて液晶が劣化するのを防止する目的で、走査線をシールド電極で被覆するようになしたものが開示されている。図９はこの下記特許文献１に実施例１として開示されているアクティブマトリクス型液晶表示素子の１画素分の具体例であり、図９（ａ）は上視図、図９（ｂ）は図９（ａ）のＡ−Ａ’線断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ’線断面図である。
【００１４】
図９において、液晶表示素子５０は、第１の絶縁基板５１上に薄膜トランジスタのチャネル領域５２、ドレイン領域５３、ソース領域５４が形成され、この半導体層を被覆するようにゲート絶縁膜５５、ゲート電極を兼ねた走査線５６が積層され、その表面に第１の絶縁体６５が形成されている。ソース領域５４はコンタクトホール６３を経て画素電極５８に接続され、また、第１の絶縁体６５の表面にはシールド電極６６が形成されている。
【００１５】
シールド電極６６は、走査線５６を完全に覆っており、走査線５６とは第１の絶縁体６５で絶縁されている。このシールド電極６６及びコンタクトホール６３の表面は第２の絶縁体５７で被覆され、また、この第２の絶縁体５７にはコンタクトホール６４を経てソース領域５４と信号線５９が接続されている。
【００１６】
この第１の絶縁基板５１と対向して、共通電極６１を設けた第２の絶縁基板６２が配置され、第１の絶縁基板５１と第２の絶縁基板６２の間に液晶層６０を設けられて液晶表示素子５０が構成されている。そして、液晶表示素子５０の外部あるいは周辺部で、シールド電極６６と共通電極６１が接続され、この２つの電極が常に同電位となるようにされている。この結果、走査線５６は、液晶層６０に対してシールド電極６６により完全に静電シールドされた状態となるので、液晶層６０に直流電圧が印加されることはなく、長期にわたり信頼性が高く、良質の表示品質をもつ液晶表示装置が実現できるとされている。
【００１７】
しかしながら、この図９に開示されている液晶表示素子５０は、上述の電圧シフトΔＶ低減させるための補助容量Ｃ_Ｓを増大させるには不十分であり、そのため、特許文献１には別途補助容量Ｃ_Ｓを増大させる目的で実施例３として保持容量部を形成した図１０に示すような液晶表示素子を開示している。図１０において、図１０（ａ）は上視図、図１０（ｂ）は図１０（ａ）のＡ−Ａ’線に沿う断面図、図１０（ｃ）は図１０（ａ）のＢ−Ｂ’線に沿う断面図である。なお、図１０においては図９示した構成と同じ部分には同一の符号を付して、その詳細な説明は省略する。
【００１８】
図１０に示されている液晶表示素子５０が図９に記載のものとの相違している点は、画素電極５８が前段の走査線５６をシールドするシールド電極６６及びシールド電極６６と第２の絶縁体５７で絶縁を保ちながら重なり合うように構成されている点、薄膜トランジスタが走査線５６と信号線５９の交叉部に設けられている点、及び、保持容量部６７がドレイン領域５３、ゲート絶縁膜５５、シールド電極６６、第２の絶縁体５７、画素電極５８を積層することにより設けられている点である。
【００１９】
図１０（ｂ）は走査線５６と信号線５９の交叉部の断面構造を示している。薄膜トランジスタの基本的な構造は、図９に記載のものと同様であるが、ドレイン領域５３と信号線５９が容量結合により信号線５９の信号がドレイン領域５３を通して画素電極５８へ書き込まれるのを防ぐために、ドレイン領域５３をシールド電極６６により静電シールドし、容量結合を無くしている。この結果、薄膜トランジスタは走査線５６と信号線５９の下部に構成でき、液晶表示装置の開口率が向上する。
【００２０】
図１０（ｃ）は保持容量部６７の断面構造を示している。保持容量部６７は、ドレイン領域５３、ゲート絶縁膜５５、シールド電極６６、第２の絶縁体５７、画素電極５８の積層構造となっており、ドレイン領域５３と画素電極５８はコンタクトホール６３を介して同電位となっている。この結果、保持容量は、シールド電極６６を一方の電極として、ゲート絶縁膜５５をドレイン領域５３で挟んだ容量と、第２の絶縁体５７を画素電極５８で挟んだ容量が並列に構成されており、小さな専有面積で十分な大きさの保持容量が実現でき開口率が向上する。このように構成されたシールド電極６６は３つの役目を有する。第１に、図９に記載のものと同様に、液晶層６０へ直流電圧が印加されるのを防ぐ静電シールドとしての役目、第２に走査線５６と画素電極５８の隙間より漏れる光の光遮光層としての役目、第３に保持容量の一方の電極の電位を固定する保持容量線の役目があるとされている。
【００２１】
【特許文献１】
特開平０５−０５３１３５号公報（特許請求の範囲、段落［０００７］〜［００１５］、図１）
【特許文献２】
特開平１１−０５２４１８号公報（段落［０００８］、［００１７］〜［００２５］、図１、図２）
【特許文献３】
特許第２９５５２７７号公報（特許請求の範囲、段落［００２０］〜［００４４］、図１、図２）
【００２２】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示されている液晶表示素子においては、シールド電極を共通電極と同電位にするため、シールド電極と画素電極との間に電差が生じ、横電界が発生する。そのため画素電極の周縁付近の液晶分子に配向の乱れが発生し、表示ムラの原因となってしまう。
【００２３】
また、シールド電極に共通電極と同電位の電圧を供給するためには、シールド電極を走査線に沿った配線形状にして、外部で共通電極と接続する必要がある。しかし、特許文献１のように配線形状のシールド電極を画素電極と同材料のＩＴＯ形成した場合、ＩＴＯ等の透明電極は配線抵抗が高いため、特に大型の液晶表示装置において、電圧供給端子側とその反対側でシールド電極に電圧差が発生しやすい。つまり、シールド電極の電圧にばらつきが発生しやすいため、大型の液晶表示装置には不向きであった。仮に、シールド電極を画素電極と異なる材質で形成した場合、特許文献１のシールド電極の構成では構造が複雑になり、製造工程が増えてしまう。
【００２４】
なお、アクティブ液晶表示素子においては、光漏れ防止、開口率上昇及び補助容量の増加の目的で、走査線の一部と画素電極とが重なるようになしたものは、例えば上記特許文献２及び３にも開示されているように、多く知られているが、走査線上に生起する直流成分を抑制するという技術思想はなく、走査線の全体を画素電極で覆うことは行なわれてはいなかった。その理由は、例えば上記特許文献２及び３に開示されている発明の目的を達成するには、走査線の全てを画素電極で覆う必要はなく、逆に、単に画素電極で走査線全体を覆うと、隣接する画素電極との間隔が狭くなってしまい、それだけ隣接する画素電極と短絡を生じる可能性が増えるというリスクが発生するためである。
【００２５】
【課題を解決するための手段】
本発明者らは、このような従来のアクティブ液晶表示素子に関する問題点を解決すべく種々検討を重ねた結果、走査線の表面全体を絶縁膜を介して金属製のシールド電極で被覆し、更にこのシールド電極に対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧を印加すれば、上述の半導体層形成による問題点を解決することができると共に、液晶層に直流電圧が印加されることがなくなるので液晶層の焼き付きを防止することができることを見出し、本発明を完成するに至ったのである。
【００２６】
即ち、本発明は、ＴＦＴアレイ基板と、対向基板と、該ＴＦＴアレイ基板と該対向基板との間に挟持された液晶層を有し、該ＴＦＴアレイ基板上には少なくとも走査線、映像線、ＴＦＴ及び画素電極が形成された液晶表示素子において、前記走査線を金属製のシールド電極で絶縁膜を介して被覆すると共に、該シールド電極に前記対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧を印加するようになしたことを特徴とする。かかる構成となすことにより走査電極に生じた直流電圧は、金属製のシールド電極により遮られるので、直接液晶層に印加されることが無くなり、従来例のように液晶層が焼き付きを起こすことがなくなる。
【００２７】
この場合、前記シールド電極が画素電極の一部を延長することにより形成されたものであることが好ましい。このような構成となすことにより、補助容量Ｃ_Ｓを大きくすることができるだけでなく、別途シールド電極の形成工程を設けなくても、画素電極形成の際にこのシールド電極として作用する構成をも形成できるようになる。
【００２８】
また、前記シールド電極が映像線の一部を延長することにより形成されたものとすることも可能である。この場合も別途シールド電極の形成工程を設けなくても、映像線形成の際にこのシールド電極として作用する構成をも形成できるようになる。
【００２９】
また、ＴＦＴアレイ基板に補助容量線を設けることが好ましい。
【００３０】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
【００３１】
実施例１としては、Ｃ_Ｓ−ｏｎ−ｃｏｍｍｏｎ方式のアクティブ液晶表示素子に適用した。図１は、この液晶表示素子のＴＦＴアレイ基板の１画素分の拡大平面図であり、図２は図１のＡ−Ａ’線に沿った概略断面拡大図である。
【００３２】
このＴＦＴアレイ基板１０においては、透明な絶縁性を有するガラス基板１２上に、アルミニウムやクロム等の金属からなる複数の走査線１４が略等間隔で平行に形成されており、また、隣り合う走査線１４間の略中央には走査線１４と同時に補助容量線１５が平行して形成されている。そして、走査線１４からはゲート電極Ｇが延設されている。
【００３３】
ガラス基板１２上には、走査線１４、補助容量線１５及びゲート電極Ｇを覆うようにして窒化シリコンや酸化シリコンなとからなるゲート絶縁膜１６が積層され、このゲート電極Ｇの上には、ゲート絶縁膜１６を介して非晶質シリコンや多結晶シリコンなどからなる半導体層１８が形成され、またゲート絶縁膜１６上には複数の映像線２０が走査線１４と直交するようにして形成されている。なお、この映像線２０は図示しないが下部をＡｌとし、上部をＣｒにより形成した２層構造をしている。また、映像線２０からはソース電極Ｓが延設され、このソース電極Ｓは半導体層１８と接続している。
【００３４】
さらに、映像線２０、ソース電極Ｓと同一の材料でかつ同時形成されたドレイン電極Ｄがゲート絶縁膜１６上に設けられており、半導体層１８と接続している。
【００３５】
ここで、走査線１４と映像線２０とに囲まれた領域が１画素に相当する。そしてゲート電極Ｇ、ゲート絶縁膜１６、半導体層１８、ソース電極Ｓ、ドレイン電極Ｄによってスイッチング素子となるＴＦＴ素子２２が構成され、それぞれの画素にこのＴＦＴ素子２２が形成される。
【００３６】
この実施例では、画素電極２４が、ドレイン電極Ｄと電気的に接触しながら、ゲート絶縁膜１６を介して補助容量線１５の上部を経て図１における上部の隣り合う画素の走査線１４を完全に被覆するように伸びている。
【００３７】
そして、ＴＦＴアレイ基板１０の下方には、図示しない周知の光源、導光板、拡散シート等を有するバックライト装置が配置されており、また、アレイ基板１０の上方には総ての画素を覆うように配向膜（図示せず）が積層され、そして、画素に対応して形成されるＲ、Ｇ、Ｂ３色のカラーフィルタ、対向電極２６等が設けられているカラーフィルタ基板（図示せず）をこのアレイ基板１０と対向させ、両基板を貼り合せ、両基板間に液晶２８を注入することによりアクティブマトリクス型液晶パネルとなる。
【００３８】
この場合、ドレイン電極Ｄと補助容量線１５によって各画素の補助容量Ｃｓを形成することになるが、走査線１４と対向電極２６との間にはゲート絶縁膜１６を介して画素電極２４の一部が被覆されており、この部分の画素電極２４がシールド電極３０を構成している。
【００３９】
そして、このシールド電極３０に印加される電圧は、画素電極２４に印加される電圧に等しいから、対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧が印加されていることになるので、液晶層２８には直流電圧が印加されることはなくなり、従来例のような走査線１４上に生じる直流電圧による液晶層２８の焼き付きが生じることはなくなる。
【００４０】
実施例２としては、Ｃ_Ｓ−ｏｎ−ｇａｔｅ方式のアクティブ液晶表示素子に適用した。図３は、この液晶表示素子のＴＦＴアレイ基板の１画素分の拡大平面図であり、図４は図３のＢ−Ｂ’線に沿った概略断面拡大図である。なお、この図においては実施例１と同じ構成部分には同一の符号を付与することとして、その詳細な説明は省略する。
【００４１】
実施例２のアレイ基板１０が実施例１のものと相違している点は、補助容量線が存在しておらず、その代わりに走査線１４の一部１４’が太くされ、この部分１４’をも含めて走査線１４が絶縁膜を介して画素電極２４により被覆されている点である。このような構成とすることにより、実質的に画素電極２４が走査線１４（その一部１４’も含む）を被覆している部分によりシールド電極３０が構成されると共に、走査線１４と画素電極２４との間で補助容量Ｃ_Ｓが形成される。そして、この走査線１４上に画素電極２４が存在していることにより、実施例１の場合と同様の作用・効果を奏するようになる。
【００４２】
実施例３としては、Ｃ_Ｓ？ｏｎ−ｃｏｍｍｏｎ方式のアクティブ液晶表示素子の変形例に適用した。図５は、この液晶表示素子のＴＦＴアレイ基板の１画素分の拡大平面図であり、図６は図５のＣ−Ｃ’線に沿った概略断面拡大図である。なお、この図においても実施例１と同じ構成部分には同一の符号を付与することとして、その詳細な説明は省略する。
【００４３】
実施例３のアレイ基板１０が実施例１のものと相違している点は、その画素の隣の映像線２０の一部２０’が大きく延ばされて、絶縁膜を介して走査線１４の大部分を被覆している点である。このような構成とすることにより、映像線の一部２０’によりシールド電極が構成される。そして、映像線２０の電圧は対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧であるから、液晶層２８には直流電圧が印加されることはなくなり、従来例のような走査線１４上に生じる直流電圧による液晶層２８の焼き付きが生じることはなくなる。
【００４４】
【発明の効果】
以上述べたとおり、本発明によれば、対向電極と走査線の間に金属製のシールド電極が設けられ、このシールド電極に対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧を印加するようにしたので、走査線に生じる直流電圧が液晶層に印加されることが無くなる。したがって、走査線に生じる直流電圧による液晶層の焼き付きが生じることがなくなるという優れた効果を奏するものである。
【図面の簡単な説明】
【図１】図１は、実施例１の液晶表示素子のアレイ基板の１画素分の拡大平面図である。
【図２】図２は図１のＡ−Ａ’線に沿った概略断面拡大図である。
【図３】図３は、実施例２の液晶表示素子のアレイ基板の１画素分の拡大平面図である。
【図４】図４は図３のＢ−Ｂ’線に沿った概略断面拡大図である。
【図５】図５は、実施例３の液晶表示素子のアレイ基板の１画素分の拡大平面図である。
【図６】図６は、図５のＣ−Ｃ’線に沿った概略断面拡大図である。
【図７】アクティブマトリクス型液晶表示装置の数画素分の一般的な等価回路である。
【図８】アクティブマトリクス型液晶表示装置の一画素の各部分の電圧波形を表す図である。
【図９】図９は、従来例の特許文献１に実施例１として開示されているアクティブマトリクス型液晶表示素子の１画素分の具体例であり、図９（ａ）は上視図、図９（ｂ）図９（ａ）のＡ−Ａ’線断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ’線断面図である。
【図１０】図１０は、従来例の特許文献１に実施例３として開示されているアクティブマトリクス型液晶表示素子の１画素分の具体例であり、図１０（ａ）は上視図、図１０（ｂ）はＡ−Ａ’線に沿う断面図、図１０（ｃ）はＢ−Ｂ’線に沿う断面図である。
【符号の説明】
１０アレイ基板
１２ガラス基板
１４走査線
１６ゲート絶縁膜
１８半導体層
２０映像線
２２ＴＦＴ素子
２４画素電極
２６対向電極
２８液晶層
３０シールド電極

Claims

ＴＦＴアレイ基板と、対向基板と、該ＴＦＴアレイ基板と該対向基板との間に挟持された液晶層を有し、該ＴＦＴアレイ基板上には少なくとも走査線、映像線、ＴＦＴ及び画素電極が形成された液晶表示素子において、前記走査線を金属製のシールド電極で絶縁膜を介して被覆すると共に、該シールド電極に前記対向電極に印加されている電圧を基準にして一走査毎に極性を変える電圧を印加するようになしたことを特徴とする液晶表示素子。
前記シールド電極が画素電極の一部を延長することにより形成されたものであることを特徴とする請求項１に記載の液晶表示素子。
前記シールド電極が映像線の一部を延長することにより形成されたものであることを特徴とする請求項１に記載の液晶表示素子。
前記ＴＦＴアレイ基板に補助容量線を設けたことを特徴する請求項１〜請求項３の何れかに記載の液晶表示素子。