KR0179135B1 - 액정표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 액정표시장치(LCD)의 제조방법에 관한 것으로써, 특히 상기 액정표시장치의 게이트라인(Gate Line)의 저항문제를 해결하여 고화질의 액정표시장치(HD급 LCD)를 제작할 수 있도록 한 액정표시장치의 제조방법에 관한 것이다.
상기한 목적을 달성하기 위한 본 발명의 액정표시장치의 제조방법은 투명한 절연성기판상에 다결정실리콘을 형성시켜 활성층을 형성하는 제1공정과; 상기 제1공정의 다결정실리콘으로 형성된 활성층을 섬모양으로 패터닝한 후 그 위에 게이트절연막을 형성하는 제2공정과; 상기 제2공정의 게이트절연막상에 불순물이 도핑된 다결정실리콘으로 형성된 제1게이트전극을 형성한 후 패터닝을 하고, 상기 활성층에 소스/드레인영역을 정의하기 위하여 붕소나 인을 이온 주입시킨 후 열처리를 통하여 주입된 불순물을 활성화시키는 제3공정과, 상기 제3공정의 제1게이트전극에 게이트 라인을 형성하기 위하여 저항이 낮은 메탈을 증착하고 증착된 메탈을 패터닝하는 제4공정과; 상기 제4공정의 전면에 제1층간절연막을 증착한 후 소스쪽에 메탈 컨텍홀을 형성하는 제5공정과; 상기 제5공정의 메탈 컨텍홀과 상기 제1층간절연막상에 메탈을 증착한 후 패터닝을 하고 열처리를 통하여 얼로잉시키는 제6공정과; 상기 제6공정의 전면에 제2층간절연막을 증착하고, 드레인쪽에 화소전극 컨텍홀을 형성하는 제7공정과; 상기 제7공정의 제2층간절연막과, 화소전극 컨텍홀 위에 투명전극물질로 화소전극을 증착하고 패터닝을 한 후, 그 위에 보호막을 증착하는 제8공정으로 이루어짐을 특징으로 한다.
Description
제1도는 종래의 액정표시장치의 화소부 평면도.
제2도는 제1도의 I-I선 단면을 기준한 종래의 액정표시장치의 제조공정순서를 나타낸 도면.
제3도는 본 발명의 액정표시장치의 화소부 평면도.
제4도 (a)(b)는 제3도의 A-A선, B-B선 단면을 기준한 본 발명의 액정표시장치의 제조공정순서를 나타낸 도면.
제5도는 본 발명의 액정표시장치의 제조공정에서의 게이트전극 패터닝시 패턴 형태도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 활성층
3 : 게이트절연막 4,5 : 제1 및 제2게이트전극
6,9 : 제1 및 제2층간절연막 7 : 메탈 컨텍홀
8 : 메탈 10 : 화소전극 컨텍홀
11 : 화소전극 12 : 보호막
본 발명은 액정표시장치(LCD)의 제조방법에 관한 것으로써, 특히 상기 액정표시장치의 게이트라인(Gate Line)의 저항문제를 해결하여 고화질의 액정표시장치에 적용할 수 있도록 한 액정표시장치의 제조방법에 관한 것이다.
일반적으로 종래의 다결정실리콘(Ploy silicon)을 이용한 액정표시장치의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도는 종래의 액정표시장치의 화소부의 평면도이고, 제2도는 상기 제1도의 I-I선 단면을 기준한 종래의 액정표시장치의 제조과정을 공정순으로 나타낸 도면이다.
먼저 제2도에 나타낸 바와 같이, 화소를 구동시키는 다결정실리콘을 이용한 박막 트랜지스터의 제조방법은 유리나 수정(Quartz)과 같은 투명한 절연성기판(1)상에 다결정실리콘으로 이루어진 활성층(2)을 형성한 후 섬(island) 모양으로 패터닝(patterning)을 한다.
상기 패터닝된 다결정실리콘의 활성층(2)위에 게이트절연막(3)을 형성하고, 상기 게이트절연막(3)위에 제1게이트전극(4)과 제2게이트전극(5)을 차례로 형성한다.
이때 상기 제1게이트전극(4)으로는 불순물, 즉 P 또는 B가 도핑된 다결정실리콘을 사용하며, 상기 제2게이트전극(5)으로는 WSix 또는 TiSi 등의 실리사이드(silicide)계 물질을 사용한다.
상기 제1게이트전극(4)과 제2게이트전극(5)을 형성한 후에는 고온 열처리를 하여 실리사이드계의 물질을 리엑션(Reaction)을 하는 것이다.
또한 상기 제1 및 제2게이트전극(4,5)물질을 패터닝(pattering)한 후 상기 활성층(2)의 다결정실리콘에 소스/드레인(source/drain)영역을 정의하기 위하여 화소구동용 박막트랜지스터(TFT)를 N-채널(channel) 박막트랜지스터로 할 경우에는 불순물인(P)을 이온화상태로 전기적 특성을 갖도록 이온주입시키고, 상기 화소구동용 박막트랜지스터를 P-채널 박막트랜지스터로 할 경우에는 불순물 붕소(B)를 이온화상태로 전기적 특성을 갖도록 이온 주입시킨 후 열처리를 통하여 주입된 불순물(P 또는 B)을 활성화시키는 것이다.
상기 주입된 불순물(P,B)을 활성화시킨 후 상기 제1 및 제2게이트전극(4,5)의 게이트(gate)위에 제1층간절연막(6)을 증착하고, 소스(source)쪽에 메탈 컨텍홀(Met-al Contact Hole)(7)을 형성한다.
상기 메탈 컨텍홀(7)을 형성하고 메탈(8)을 증착한 후 패터닝을 하며, 열처리를 통하여 상기 증착된 메탈(8)을 얼로잉(alloying)하는 것이다.
여기서 상기 증착된 메탈(8)을 얼로잉한 후에는 제2층간절연막(9)을 증착하고, 드레인(drain)쪽에 화소전극 컨텍홀(10)을 형성하며, 상기 화소전극 컨텍홀(10)위에 투명한 화소전극(11)을 증착하여 패터닝을 한 후 마지막으로 SiNx 또는 SiO2등으로 구성된 보호막(12)을 형성함으로써, 액정표시장치(LCD)의 하판 제조공정을 완료하는 것이다.
상기한 바와 같이 액정표시장치를 제작할 경우, 고화질의 액정표시장치를 제작하기 위해서는 게이트라인(gate line)의 저항이 작아야 한다.
따라서 게이트전극으로 불순물이 도핑된 다결정실리콘만으로 사용하는 것은 불가능하고, 상기 게이트라인의 저항을 줄이기 위하여 메탈 실리사이드(Metal Silicide)계 물질(WSix, MoSix, ToSix) 등을 사용하는데 상기 메탈 실리사이드계 물질을 형성하는 것도 어려우며, 특히 상기 메탈 실리사이드계 물질을 리엑션(Reaction)시키기 위하여 고온 열처리를 할 때 기판이 유리나 수정(Quartz)일 경우 막에 균열이 생기게 되어 게이트전극으로 사용하기가 어려운 문제점이 있다.
또한 상기 막의 균열을 방지하기 위해서는 실리사이드계 물질의 두께가 감소되어야 하며, 상기와 같이 두께를 줄일 경우 면저항이 증가하여 고화질의 액정표시장치 제작이 불가능해지는 문제점도 있다.
종래의 방식으로 액정표시장치를 제작하였을 경우 박막트랜지스터(TFT)의 성능을 향상시키기 위하여 수소화를 하게 되는데, 게이트가 실리사이드일 경우 수소의 확산을 방지하기 때문에 수소화가 잘되지 않는다는 문제점도 있었다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 신뢰성이 높고 생산성이 우수한 고화질의 액정표시장치(LCD)를 제작하도록 한 액정표시장치의 제조방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 액정표시장치의 제조방법은 투명한 절연성기판상에 다결정실리콘을 형성시켜 활성층을 형성하는 제1공정과; 상기 제1공정의 다결정실리콘으로 형성된 활성층을 섬모양으로 패터닝한 후 그 위에 게이트절연막을 형성하는 제2공정과; 상기 제2공정의 게이트절연막상에 불순물이 도핑된 다결정실리콘으로 형성된 제1게이트전극을 형성한 후 패터닝을 하고, 상기 활성층에 소스/드레인영역을 정의하기 위하여 붕소나 인을 이온 주입시킨 후 열처리를 통하여 주입된 불순물을 활성화시키는 제3공정과, 상기 제3공정의 제1게이트전극에 게이트 라인을 형성하기 위하여 저항이 낮은 메탈을 증착하고 증착된 메탈을 패터닝하는 제4공정과; 상기 제4공정의 전면에 제1층간절연막을 증착한 후 소스쪽에 메탈 컨텍홀을 형성하는 제5공정과; 상기 제5공정의 메탈 컨텍홀과 상기 제1층간절연막상에 메탈을 증착한 후 패터닝을 하고 열처리를 통하여 얼로잉시키는 제6공정과; 상기 제6공정의 전면에 제2층간절연막을 증착하고, 드레인쪽에 화소전극 컨텍홀을 형성하는 제7공정과; 상기 제7공정의 제2층간절연막과, 화소전극 컨텍홀 위에 투명전극물질로 화소전극을 증착하고 패터닝을 한 후, 그 위에 보호막을 증착하는 제8공정으로 이루어짐을 특징으로 한다.
이하, 본 발명의 액정표시장치의 제조방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
제3도는 본 발명의 액정표시장치의 화소부 평면도이고, 제4도의 (a)(b)는 제3도의 A-A선 및 B-B선 단면을 기준한 본 발명의 액정표시장치의 제조공정순서를 도시한 도면이며, 제5도는 본 발명의 액정표시장치의 제조공정에서의 게이트전극 패터닝시 패턴 형태도이다.
먼저 제4도에 도시된 본 발명의 액정표시장치의 제조공정순서도에 따라 설명하면 유리나 수정(Quartz)과 같은 투명한 절연성기판(1) 위에 다결정실리콘으로 된 활성층(2)을 형성하고, 상기 기판(1)위에 형성된 활성층(2)을 섬(island)모양으로 패터닝한 후 상기 활성층(2)위에 게이트절연막(3)을 형성한다.(제4도 ad,ae와 bd,be 참조)
상기 게이트절연막(3)위에 불순물이 도핑된 다결정실리콘으로 된 제1게이트전극(4)을 형성하고, 상기 제1게이트전극(4)에 대해 패터닝을 하는 것이다.(제4도 ac와 bc 참조)
이때 상기 제1게이트전극(4)의 패터닝되는 형태는 제5도에 도시된 바와 같이 박막트랜지스터(TFT)가 형성되는 부분에만 남아 있도록 한다.
상기 활성층(2)에 소스/드레인(source/drain)영역을 정의하기 위하여 붕소(Boron)나 인(Phosph-orus)의 불순물을 이온 주입시킨 후 열처리를 통하여 상기 주입된 불순물 붕소나 인을 활성화시킨다.
또한 상기 제1게이트전극(4)에 게이트라인을 형성하기 위하여 저항이 낮은 Al이나 Al/Si 합금 등의 메탈(8)을 증착하여 상기 메탈(8)을 패터닝하여 게이트라인을 정의하는 것이다.(제4도 (a)의 ad, bd와 (b)의 ae, be참조) 여기서 상기 박막트랜지스터의 제1게이트전극(4)으로는 불순물이 도핑된 다결정실리콘이 사용되고, 제1게이트전극(4)의 게이트라인으로는 저항이 낮은 메탈(8)이 사용되어 상기 게이트라인의 저항문제를 해결할 수 있는 것이다.
상기 게이트라인이 형성된 제1게이트전극(4)위에 제1층간절연막(6)을 증착한 후 소스쪽에 메탈 컨텍홀(10)을 형성하고(제4도 af와 bf 참조), 상기 제1층간절연막(6)위에 메탈(8)을 증착한 후 패터닝을 하여 열처리에 의해 얼로잉(all-oying)을 시키는 것이다(제4도 ag와 bg 참조).
그리고 제2층간절연막(9)을 증착한 다음 드레인(drain)쪽에 화소(pixel)전극 컨텍홀(10)을 형성하고(제4도 ah와 bh 참조), 상기 화소전극 컨텍홀(10)에 화소전극(11)으로 투명전극물질을 증착한 후 패터닝을 한 후 그 위에 보호막(12)을 증착함으로써(제4도 ai와 bi 참조) 본 발명의 액정표시장치의 제조가 완료되어 상기 액정표시장치 하판 제작이 끝나는 것이다.
상술한 바와 같이, 본 발명의 액정표시장치의 제조방법은 첫째, 저항이 낮은 Al, Al/Si 합금 등의 메탈을 사용함으로써 게이트라인의 저항 문제를 해결하여 고화질의 액정표시장치 판넬(LCD panel)을 제작할 수 있다.
둘째, 투명한 수정(Quartz) 기판을 사용할 경우 종래의 게이트전극으로 사용된 WSix나 TiSi 등의 메탈 실리사이드는 열처리시 균열(crack)이 일어날 가능성이 매우 컸으나, 본 발명에서는 이런 문제를 완전히 해결하여 신뢰성이 있고 고수율의 제품제작이 가능하다.
셋째, 박막트랜지스터(TFT)의 게이트전극으로 다결정실리콘만을 사용하므로 수소화처리시 수소화가 매우 용이하며, 따라서 성능이 우수한 트랜지스터 제작이 가능하도록 한 것이다.
Claims (3)
- 투명한 절연성기판상에 다결정실리콘을 형성시켜 활성층을 형성하는 제1공정과; 상기 제1공정의 다결정실리콘으로 형성된 활성층을 섬모양으로 패터닝한 후 그 위에 게이트절연막을 형성하는 제2공정과; 상기 제2공정의 게이트절연막상에 불순물이 도핑된 다결정실리콘으로 형성된 제1게이트전극을 형성한 후 패터닝을 하고, 상기 활성층에 소스/드레인영역을 정의하기 위하여 붕소나 인을 이온 주입시킨 후 열처리를 통하여 주입된 불순물을 활성화시키는 제3공정과, 상기 제3공정의 제1게이트전극에 게이트 라인을 형성하기 위하여 저항이 낮은 메탈을 증착하고 증착된 메탈을 패터닝하는 제4공정과; 상기 제4공정의 전면에 제1층간절연막을 증착한 후 소스쪽에 메탈 컨텍홀을 형성하는 제5공정과; 상기 제5공정의 메탈 컨텍홀과 상기 제1층간절연막상에 메탈을 증착한 후 패터닝을 하고 열처리를 통하여 얼로잉시키는 제6공정과; 상기 제6공정의 전면에 제2층간절연막을 증착하고, 드레인쪽에 화소전극 컨텍홀을 형성하는 제7공정과; 상기 제7공정의 제2층간절연막과, 화소전극 컨텍홀 위에 투명전극물질로 화소전극을 증착하고 패터닝을 한 후, 그 위에 보호막을 증착하는 제8공정으로 이루어짐을 특징으로 하는 액정표시장치의 제조방법.
- 제1항에 있어서, 상기 게이트 절연막 위에 다결정실리콘으로 된 제1게이트전극을 형성하고 패터닝할 때 상기 패터닝되는 형태는 박막트랜지스터가 형성되는 부분에만 상기 게이트전극인 다결정실리콘이 남아있도록 패터닝함을 특징으로 하는 액정표시장치의 제조방법.
- 제1항에 있어서, 상기 제1게이트전극에 게이트라인을 만들기 위한 저항이 낮은 메탈은 Al이나 Al/Si 합금 등으로 이루어짐을 특징으로 하는 액정표시장치의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950041556A KR0179135B1 (ko) | 1995-11-15 | 1995-11-15 | 액정표시장치의 제조방법 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950041556A KR0179135B1 (ko) | 1995-11-15 | 1995-11-15 | 액정표시장치의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970028689A KR970028689A (ko) | 1997-06-24 |
KR0179135B1 true KR0179135B1 (ko) | 1999-05-01 |
Family
ID=19434282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950041556A KR0179135B1 (ko) | 1995-11-15 | 1995-11-15 | 액정표시장치의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR0179135B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6697136B1 (en) | 1999-09-29 | 2004-02-24 | Seiko Epson Corporation | Liquid crystal device, projector, and method of manufacturing the liquid crystal device |
US8704236B2 (en) | 2010-10-01 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor and flat panel display device including the same |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100372305B1 (ko) * | 1995-03-30 | 2003-06-02 | 삼성전자주식회사 | 액정표시장치의박막트랜지스터기판및그제조방법 |
JPH1152429A (ja) * | 1997-06-05 | 1999-02-26 | Seiko Epson Corp | 液晶パネル用基板、液晶パネル及びそれを用いた電子機器 |
JP3497098B2 (ja) | 1999-05-25 | 2004-02-16 | シャープ株式会社 | 液晶表示素子 |
JP3490375B2 (ja) * | 1999-06-28 | 2004-01-26 | シャープ株式会社 | 液晶表示装置の製造方法 |
JP3503685B2 (ja) * | 1999-08-30 | 2004-03-08 | 日本電気株式会社 | 液晶表示装置及びその製造方法 |
JP3374911B2 (ja) | 1999-09-30 | 2003-02-10 | 日本電気株式会社 | 透過液晶パネル、画像表示装置、パネル製造方法 |
KR100370452B1 (ko) * | 2000-02-29 | 2003-01-29 | 장 진 | 불소가 함유된 실리콘산화막을 식각 마스크 및 층간 절연막으로하는 박막 트랜지스터-액정디스플레이의 구조 및 제조공정 |
KR100364832B1 (ko) * | 2000-05-18 | 2002-12-16 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 |
KR100386631B1 (ko) * | 2000-08-29 | 2003-06-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
-
1995
- 1995-11-15 KR KR1019950041556A patent/KR0179135B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6697136B1 (en) | 1999-09-29 | 2004-02-24 | Seiko Epson Corporation | Liquid crystal device, projector, and method of manufacturing the liquid crystal device |
US8704236B2 (en) | 2010-10-01 | 2014-04-22 | Samsung Display Co., Ltd. | Thin film transistor and flat panel display device including the same |
Also Published As
Publication number | Publication date |
---|---|
KR970028689A (ko) | 1997-06-24 |
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