KR19980024418A - 반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기 - Google Patents

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다까노 야스아끼
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Abstract

본 발명은 집적 회로화에 있어 설계의 자유도가 높고, 배선이 용이하며, 배선 효율이 좋은 마스터 슬라이스 방식의 기본 셀을 제공하는 것을 목적으로 한다.
셀 기판(2) 내에 제1 P형 트랜지스터군(9)과 제1 N형 트랜지스터군(10)을 배열하고, 이들 트랜지스터군(9, 10)에 대해 방향을 거의 90도 다르게 하여, 상기 트랜지스터군(9, 10)보다 사이즈가 작은 제2 P형 트랜지스터군(22)과 제2 N형 트랜지스터군(23)을 배열하고, 상기 트랜지스터군(22, 23)보다 사이즈가 작은 제3 P형 트랜지스터군(53)과 제3 N형 트랜지스터군(54)을 배열하여, 이것을 마스터 슬라이스 방식의 기본 셀로 한다.

Description

반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기
본 발명은 반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기에 관한 것으로, 특히, 마스터 슬라이스 방식의 반도체 집적 회로 및 이를 구성하는 기본 셀의 구조에 관한 것이다.
종래부터, 고객으로부터의 요구에 신속하게 대처하기 위해 LSI의 설계로부터 확산 처리까지를 획일적으로 처리해 놓고, 그 후의 회로 배선만을 품종마다 행하는 마스터 슬라이스 방식이 잘 알려져 있다. 이러한 마스터 슬라이스 방식은 개발 기간의 단축화, 개발 비용의 저감 등 소량 다품종의 생산에 적합한 이점을 갖고 있다.
이러한 마스터 슬라이스 방식의 반도체 집적 회로 장치는 매트릭스형 또는 한 방향으로 배열된 복수개의 기본 셀을 완성품의 사양에 맞추어 결선함으로써 실현된다.
예를 들면, 특개평 5-63046에 기재되어 있는 마스터 슬라이스 방식의 반도체 집적 회로 장치에 탑재되어 있는 일반적인 기본 셀(100)의 구조는 도 16에 도시한 바와 같이, P형 MOS 트랜지스터의 게이트 전극(101, 102), P형 MOS 트랜지스터의 드레인 단자 또는 소스 단자가 되는 P형 불순물 확산 영역(103), N형 MOS 트랜지스터의 게이트 전극(104, 105), N형 MOS 트랜지스터의 드레인 단자 또는 소스 단자가되는 N형 불순물 확산 영역(106) 및 2개의 전원 배선(107, 108)으로 구성되어 있다.
도 17은 예를 들면, 레지스터의 한 기억 소자로서 이용되는 지연형 플립플롭회로[Delayed Flip Flop: 이하, DFF 회로(109)]를 도시한 회로도이다.
도면에 있어서, DFF 회로(109)는 2단의 래치 회로(113, 117) 및 클럭 회로(120)로 이루어진다. 래치 회로(113)는 인버터(110), NAND 회로(111) 및 전송 게이트(transfer gate: 112)로 이루어진다. 래치 회로(117)는 인버터(114), NAND 회로(115) 및 전송 게이트(116)로 이루어진다. 최종단의 래치 회로(117)로부터 신호(Q)와 그 반전 신호(QN)가 출력된다. 입력 단자(D) 및 래치 회로(113)의 사이와 래치 회로(113) 및 래치 회로(117)의 사이는 각각의 전송 게이트(118, 119)에 의해서 개폐된다. 각 전송 게이트(112, 116, 118, 119)는 클럭 회로(120)로부터의 클럭 신호(CK2, CKN)에 의해서 개폐된다. 클럭 회로(120)는 인버터(121, 122)를 2단으로 접속함으로써 구성되고, 클럭 신호(CK2)와 그의 반전 신호(CKN)를 출력한다.
도 16에 도시한 종래의 기본 셀(100)은 인버터나 2입력 NAND, NOR라고 하는 소자수가 적은 회로를 실현하는데는 적합하다. 그런데, 도 17에 도시한 DFF 회로(109)에서와 같이, 래치 회로, 전송 게이트, 인버터 등의 여러 종류의 회로가 혼재하는 셀, 그외의 다른 복합 게이트 셀이나 고 구동 능력의 셀 등과 같은 칩 점유 면적이 커서 소자수가 많은 셀을 실현하는데는 다음과 같은 문제가 발생된다.
(1) 예를 들면, 도 17에 도시한 바와 같은 DFF 회로(109)에는 비교적 작은 구동 능력으로 우수한 전송 게이트(112, 116, 118, 및 119)나 클럭 회로(120)와, 큰 구동 능력을 필요로 하는 출력 회로[인버터(114) 또는 NAND 회로(115)]가 혼재하고 있다. 하지만, 종래의 기본 셀(100)의 구성에 있어서, 트랜지스터의 사이즈가 전부 동일하므로, 기본 셀(100)의 트랜지스터를 전송 게이트나 클럭 회로에 대응할 수 있는 만큼의 사이즈로 설정하면, 출력 회로를 구성할 경우 많은 트랜지스터를 병렬 접속하지 않으면 안되어 셀 면적이 증대하고, 그 결과, 칩 면적도 커진다.
한편, 기본 셀(100)의 트랜지스터를 출력 회로에 대응할 수 있는 만큼의 사이즈로 설정하면, 본래, 작은 사이즈로 되는 전송 게이트나 클럭 회로에까지 큰 사이즈의 트랜지스터를 사용하지 않으면 안되므로, 역시 셀 면적의 증대는 피할 수 없다.
도 18에는 상기 기본 셀(100)을 횡 방향으로 8개 배열한 후, 각 단자를 결선하고, 도 17에 도시한 DFF 회로(109)를 실현한 예를 도시한다.
(2) 본래 작은 사이즈의 트랜지스터로 구성되면 우수한 전송 게이트나 클럭 회로에 큰 사이즈의 트랜지스터를 이용하면, 입력 용량의 증대를 초래하여 그 결과, 높은 구동 능력을 갖는 외부 회로가 필요해져서, 그만큼 소비 전력이 증대한다.
(3) 간소한 구조의 기본 셀을 다수로 조합하는 방식에 의해, 회로 배선은 트랜지스터를 걸쳐 결선될 확률이 높아진다. 이것은 필연적으로, 트랜지스터와 회로 배선과의 접촉 영역을 감소시켜, 드레인이나 소스와의 접촉 저항이 증가하게 된다. 이에 의해, 개개의 트랜지스터의 구동 능력이 저하되고, 그 저하된 양만큼 보충하기 위해서 트랜지스터를 더 추가해야 함에 따라 결과적으로 회로 배선의 복잡화, 셀 면적의 증대를 초래하게 된다.
본 발명은 반도체 장치, 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기에 관한 것으로, 이러한 문제점을 해소하기 위한 것이다.
청구항 1의 반도체 장치는 사이즈가 서로 다른 복수개의 트랜지스터를 선택적으로 조합 가능하게 배열한 것이다.
청구항 2의 반도체 장치는 사이즈가 서로 다른 복수개의 트랜지스터를 선택적으로 조합 가능하게 배치한 것에 있어서, 상기 트랜지스터를 배열하는 방향을 사이즈마다 다르게 한 것이다.
청구항 3의 반도체 장치는 상기 트랜지스터를 사이즈마다 복수개로 설치한 것이다.
청구항 4의 반도체 장치는 트랜지스터를 전계 효과형 트랜지스터로 한 것이다.
청구항 5의 반도체 장치는 사이즈가 서로 다른 복수개의 제1 도전형 트랜지스터 및 사이즈가 다른 복수개의 제2 도전형 트랜지스터를 선택적으로 조합 가능하게 배열한 것이다.
청구항 6의 반도체 장치는 사이즈가 다른 복수개의 제1 도전형 트랜지스터 및 사이즈가 다른 복수개의 제2 도전형 트랜지스터를 선택적으로 조합 가능하게 배치한 것에 있어서, 상기 적어도 한쪽의 도전형 트랜지스터를 배열하는 방향을 사이즈마다 다르게 한 것이다.
청구항 7의 반도체 장치는 상기 적어도 한쪽의 도전형 트랜지스터를 사이즈마다 복수개로 설치한 것이다.
청구항 8의 반도체 장치는 상기 복수개의 트랜지스터가 다른 도전형의 2개의 트랜지스터의 게이트 라인을 공통화한 것이다.
청구항 9의 반도체 장치는 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터로 이루어진 디바이스를 적어도 2조 갖고, 이 디바이스군 중 적어도 2조의 디바이스에 있어서의 한쪽 디바이스의 제1 도전형 트랜지스터와 다른쪽 디바이스의 제2 도전형 트랜지스터가 대개 상하 또는 좌우 방향으로 위치하도록 배열한 구조를 갖는 것이다.
청구항 10의 반도체 장치는 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1 디바이스를 복수개 평행하게 배열하며, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하고, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터 사이즈와 더욱 다르게 한 제3 디바이스를 복수개 배열한 것이다.
청구항 11의 반도체 장치는 상기 제3 디바이스군을, 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터로 이루어지는 디바이스를 적어도 2조 갖고, 이 디바이스군 중 적어도 2조의 디바이스에 있어서 한쪽 디바이스의 제1 도전형 트랜지스터와 다른쪽 디바이스의 제2 도전형 트랜지스터가 대개 상하 또는 좌우 방향으로 위치하도록 배열한 구조로 한 것이다.
청구항 12의 반도체 장치는 상기 각 디바이스에 있어서 트랜지스터의 게이트 라인을 공통화한 것이다.
청구항 13의 반도체 장치는 상기 복수개의 트랜지스터 간의 공극부에 배선 라인을 형성한 것이다.
청구항 14의 반도체 장치는 수평단과 수직단에 전원 라인을 설치한 것이다.
청구항 15의 반도체 장치는 상기 각 전원 라인을 설치하는 위치를 두 층으로 나누어, 한쪽의 전원 라인을 제1층에, 다른쪽의 전원 라인을 제2층에 위치시킨 것이다.
청구항 16의 반도체 장치는 상기 트랜지스터의 게이트에 접촉부가 형성 가능한 폭 확장부를 설치한 것이다.
청구항 17의 반도체 장치는 상기 트랜지스터의 사이즈를, 게이트 폭 및 게이트 길이 중 적어도 한쪽을 변화시킴으로써 다르게 한 것이다.
청구항 18의 반도체 집적 회로 장치는 청구항 14 내지 17 중 어느 한 항의 반도체 장치를 기본 셀로서, 이 기본 셀을 1 또는 복수개 배열한 상태로 기본 셀의 트랜지스터를, 소자의 구동 능력에 따라 결선하여 구성한 것이다.
청구항 19의 반도체 집적 회로 장치는 수평 방향으로 연장되는 전원 라인과 수직 방향으로 연장되는 전원 라인을 설치한 것이다.
청구항 20의 반도체 집적 회로 장치는 각 트랜지스터를 연결하는 배선, 수평 방향으로 연장되는 전원 라인 및 수직 방향으로 연장되는 전원 라인을 설치하는 위치를 두 층으로 나누어, 각 트랜지스터를 연결하는 배선, 및 한쪽 방향으로 연장되는 전원 라인이 제1층에 다른쪽의 방향으로 연장되는 전원 라인이 제2층에 위치하도록 구성한 것이다.
청구항 21의 플립플롭 회로는 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1 디바이스를 복수개로 평행하게 배열하며, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개로 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하고, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와 더욱 다르게 한 제3 디바이스를 복수개로 배열하고, 이것을 기본 셀로서, 이 기본 셀을 복수개 배열한 상태로 각 기본 셀의 트랜지스터를, 소자의 구동 능력에 따라 결선하여 구성한 것이다.
청구항 22의 배타적 논리합 회로는 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1 디바이스를 복수개로 평행하게 배열하며, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개로 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하고, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와 더욱 다르게 한 제3 디바이스를 복수개로 배열하고, 이것을 기본 셀로서, 이 기본 셀을 복수개 배열한 상태로 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선하여 구성한 것이다.
청구항 23의 멀티플렉서는 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1 디바이스를 복수개로 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개로 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하고, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이것을 기본 셀로서, 이 기본 셀을 복수개 배열한 상태로 각 기본 셀의 트랜지스터를, 소자의 구동 능력에 따라 결선하여 구성한 것이다.
청구항 24의 가산기는 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1 디바이스를 복수개로 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개로 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈보다도 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이것을 기본 셀로서, 이 기본 셀을 복수개로 배열한 상태로 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선하여 구성한 것이다.
또한, 본 발명에 있어서 전원 라인이란, GND, VDD, VSS, 및 VCC 등의 라인을 말한다.
즉, 본 발명의 반도체 장치에 있어서는, 트랜지스터의 사이즈를 다르게 하기 때문에 회로의 크기에 따른 사이즈의 트랜지스터를 자유롭게 선정할 수 있다.
특히, 청구항 2 또는 청구항 6의 발명에 있어서는, 트랜지스터를 배열하는 방향을 다르게 함에 따라, 결선 방향의 자유도가 증가하게 된다.
또한, 청구항9 또는 청구항 11의 발명에 있어서는 예를 들면, P형 트랜지스터 및 N형 트랜지스터로 이루어지는 전송 게이트를 형성하는 경우, P형 트랜지스터와 N형 트랜지스터를 접속하는 배선이 교차하지 않는다.
따라서, P형 트랜지스터와 N형 트랜지스터를 접속하는 배선의 길이는 최단 길이가 된다.
청구항 12의 발명에 있어서는, 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터와의 게이트 전극을 공유시키므로, 결선시에 금속 배선을 이용하여 접속할 필요가 없게 되어 그 분배선 영역에 자유도가 생긴다.
청구항 13의 발명에 있어서는, 결선시에 배선 라인을 사용함으로써 금속 배선을 이용하여 접속할 필요가 없게 되어 그 분배선 영역에 자유도가 생긴다.
청구항 14의 발명에 있어서는, 종래에서와 같이 수평 방향뿐만 아니라 수직 방향으로도 전원 라인을 설치하였으므로, 트랜지스터의 배열 방향이 다른 것에 있어서는 전원 라인과 각 트랜지스터를 접속하는 배선의 길이를 최단화할 수 있다.
청구항 15의 발명에 있어서는 각 전원 라인을 설치하는 위치를 두 층으로 나누어 한쪽의 전원 라인이 제1층에, 다른쪽의 전원 라인이 제2층에 위치하도록 함으로써 각 트랜지스터를 연결하는 배선을 기판의 여러 개소에서 인출할 수 있게 되어 배선의 자유도가 높아진다.
청구항 16의 발명에 있어서는 각 게이트 전극의 중앙부나 단부에 접촉용 폭 확장부를 설치하고 있으므로, 셀 내의 비어 있는 영역을 유효하게 활용하면서 결선 위치의 자유도가 증가한다. 특히, 각 게이트 전극의 중앙부에도 폭 확장부를 설치하여, 접촉의 선택 브랜치는 종래보다도 더 넓어진다.
청구항 18 또는 청구항 19의 발명에 있어서는 배선이 간소하고 면적이 작은 반도체 집적 회로 장치를 제공할 수 있다.
청구항 20의 발명에 있어서는 각 트랜지스터를 연결하는 배선, 수평 방향으로 연장되는 전원 라인 및 수직 방향으로 연장되는 전원 라인을 설치하는 위치를 2층으로 나누고, 각 트랜지스터를 연결하는 배선 및 한쪽 방향으로 연장되는 전원 라인이 제1층에, 다른쪽 방향으로 연장되는 전원 라인이 제2층에 위치하도록 구성하고 있다. 이에 따라, 상기 각 트랜지스터를 연결하는 배선(예를 들면, 기본 셀사이를 접속하는 배선)이 다른쪽 방향으로 연장되는 전원 라인을 교차하는 경우라도, 이 전원 라인의 하부를 통과시킬 수 있어, 배선의 자유도가 높아진다.
청구항 21의 발명에 있어서는 칩 중에서도 비교적 큰 면적을 차지하는 플립플롭 회로의 면적을 줄일 수 있게 되어 칩의 소형화에 기여할 수 있다.
청구항 22의 발명에 있어서는 칩 중에서도 비교적 큰 면적을 차지하는 배타적 논리합 회로의 면적을 줄일 수 있게 되어 칩의 소형화에 기여할 수 있다.
청구항 23의 발명에 있어서는 칩 중에서도 비교적 큰 면적을 차지하는 멀티플렉서의 면적을 줄일 수 있게 되어 칩의 소형화에 기여할 수 있다.
청구항 24의 발명에 있어서는 칩 중에서도 비교적 큰 면적을 차지하는 가산기의 면적을 줄일 수 있게 되어 칩의 소형화에 기여할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 기본 셀의 구조를 도시한 평면도.
도 2는 본 발명의 제1 실시 형태에 따른 기본 셀의 구조를 도시한 평면도.
도 3은 본 발명의 제1 실시 형태에 따른 기본 셀의 구조를 도시한 평면도.
도 4는 제1에 도시한 기본 셀을 이용하여 도 17에 도시한 DFF 회로를 구성한 경우의 실체 회로도.
도 5는 도 4의 배선부를 간략화한 회로도.
도 6은 제2 실시 형태에 따른 기본 셀의 구조를 도시한 평면도.
도 7은 제3 실시 형태에 따른 기본 셀의 구성을 도시한 평면도.
도 8은 제3 실시 형태에 따른 기본 셀의 구성을 도시한 평면도.
도 9는 제4 실시 형태에 따른 기본 셀의 구성을 도시한 평면도.
도 10은 배타적 논리합 회로를 도시한 회로도.
도 11은 도 1에 도시한 기본 셀을 이용하여 도 10에 도시한 배타적 논리합 회로를 구성한 경우의 실체 회로도.
도 12는 멀티플렉서를 도시한 회로도.
도 13은 도 1에 도시한 기본 셀을 이용하여 도 12에 도시한 멀티플렉서를 구성한 경우의 실체 회로도.
도 14는 가산 회로를 도시한 회로도.
도 15는 도 1에 도시한 기본 셀을 이용하여 도 14에 도시한 가산 회로를 구성한 경우의 실체 회로도.
도 16은 종래예에 있어서의 기본 셀의 구성을 도시한 평면도.
도 17은 DFF 회로를 도시한 회로도.
도 18은 도 16에 도시한 기본 셀을 이용하여 도 17에 도시한 DFF 회로를 구성한 경우의 실체 회로도.
도면의 주요 부분에 대한 부호의 설명
1 : 기본 셀
2 : 셀 기판
6 : 배선 패턴(배선 라인)
9, 22, 53 : 제1, 제2, 제3 P형 트랜지스터군
10, 23, 54 : 제1, 제2, 제3 N형 트랜지스터군
11, 12, 24 내지 26, 40 내지 42 : 게이트 전극
60 : 배타적 논리합 회로
70 : 멀티플렉서
80 : 가산기
109 : DFF 회로
(제1 실시예)
본 발명을 구체화한 제1 실시예에 관하여 도 1 내지 도 5를 참조하여 설명하고자 한다.
도 1은 본 제1 실시예에 있어서의 기본 셀(1)의 구조를 도시한 것이다. 이 기본 셀(1)은 사각형의 셀 기판(2), 이 셀 기판(2)의 상부 약 3분의 1의 면적을 차지하는 제1 디바이스 영역(3), 셀 기판(2)의 좌측 하부 약 4분의 1의 면적을 차지하는 제2 디바이스 영역(4), 셀 기판(2)의 우측 하부 약 3분의 1의 면적을 차지하는 제3 디바이스 영역(5), 및 제1 디바이스 영역(3)과 제3 디바이스 영역(5)과의 사이의 공극부에 설치된 배선 패턴(6)으로 구성되어 있다. 배선 패턴(6)은 텅스텐 폴리사이드 등으로 이루어진다.
상기 제1 디바이스 영역(3)에는 제1 P형 트랜지스터군(9)과 제1 N형 트랜지스터군(10)이 설치되어 있다.
제1 P형 트랜지스터군(9)은 상호 평행하게 도면의 좌우 방향으로 연장되어 있는 폴리실리콘제의 제1 및 제2 게이트 전극(11, 12)과, 제1, 제2 및 제3 P형 소스·드레인 영역(13, 14 및 15)을 구비한다. 제1, 제2 및 제3 P형 소스·드레인 영역(13, 14 및 15)은 제1 및 제2 게이트 전극(11, 12)의 좌측 영역 부분에 의해 상호 상하 방향으로 이격되어 있다.
또한, 제1 N형 트랜지스터군(10)은 상기 제1 및 제2 게이트 전극(11, 12)과 제1, 제2 및 제3 N형 소스·드레인 영역(16, 17 및 18)을 구비한다. 제1, 제2 및 제3 N형 소스·드레인 영역(16, 17, 18)은 제1 및 제2 게이트 전극(11, 12)의 우측 영역 부분에 의해서 상호 상하 방향으로 이격되어 있다.
즉, 제1 P형 트랜지스터군(9)의 2개의 P형 트랜지스터와 제1 N형 트랜지스터군(10)의 2개의 N형 트랜지스터는 각각 1 대 1의 관계로 제1 게이트 전극(11) 또는 제2 게이트 전극(12)을 공유하고 있다.
또한, 상기 제1 디바이스 영역(3)의 공극부를 유효하게 이용하기 위해서, 상기 제1 및 제2 게이트 전극(11, 12)의 중앙부나 단부의 적절한 개소를 확장하여 접촉부를 형성할 수 있는 폭 확장부(19, 20 및 21)를 형성하고 있다.
상기 제2 디바이스 영역(4)에는 제2 P형 트랜지스터군(22)과 제2 N형 트랜지스터군(23)이 설치되어 있다.
제1 P형 트랜지스터군(22)은 상호 평행하게 도면의 상하 방향으로 연장되어 있는 폴리실리콘제의 제3, 제4 및 제5 게이트 전극(24, 25, 26)과 제4, 제5, 제6 및 제7 P형 소스·드레인 영역(27, 28, 29 및 30)을 구비한다. 제4, 제5, 제6 및 제7 P형 소스·드레인 영역(27, 28, 29 및 30)은 제3 내지 제5 게이트 전극(24 내지 26)의 상측 영역 부분에 의해 상호 좌우 방향으로 이격되어 있다.
또한, 제1 N형 트랜지스터군(23)은 상기 제3 내지 제5 게이트 전극(24 내지26)과 제4, 제5, 제6 및 제7 N형 소스·드레인 영역(31, 32, 33 및 34)을 구비한다. 제4, 제5, 제6 및 제7 N형 소스·드레인 영역(31, 32, 33 및 34)은 제3 내지 제5 게이트 전극(24 내지 26)의 하측 영역 부분에 의해 상호 좌우 방향으로 이격되어 있다.
즉, 제2 P형 트랜지스터군(22)의 3개의 P형 트랜지스터와 제2 N형 트랜지스터군(23)의 3개의 N형 트랜지스터는 각각 1 대 1의 관계로 제3 게이트 전극(24), 제4 게이트 전극(25) 또는 제5 게이트 전극(26)을 공유하고 있다.
또한, 상기 제2 디바이스 영역(4)의 공극부를 유효하게 이용하기 위하여, 상기 제3 내지 제5 게이트 전극(24 내지 26)의 중앙부나 단부의 적절한 개소를 확장하여 접촉부를 형성할 수 있는 폭 확장부(35, 36, 37, 38 및 39)를 형성하고 있다.
상기 제3 디바이스 영역(5)은 폴리실리콘제의 제6, 제7 및 제8 게이트 전극(40, 41 및 42)을 구비한다. 제6 게이트 전극(40)은 갈고리형으로 복수개의 개소에서 굴곡하면서 연장되어 있다. 제7 게이트 전극(41)은 마찬가지로 갈고리형으로 복수개의 개소에서 굴곡하여 연장되어 있으며, 제6 게이트 전극(40)과의 사이에 협로(隘路)를 이루도록 설치되어 있다. 제8 게이트 전극(42)은 이 제7 게이트 전극(41)의 단부로부터 또한 셀 기판(2)의 우측단에 따라서 도면의 상하 방향으로 연장되어 있다.
상기 제6 게이트 전극(40)의 일단부(40a)와 상기 제7 게이트 전극(41)의 타단부(41b)는 상호 평행하게 도면의 상하 방향으로 연장되어 있다. 상기 제6 게이트 전극(40)의 타단부(40b)와 상기 제7 게이트 전극(41)의 일단부(41a)는 상호 평행하게 도면의 상하 방향으로 연장되어 있다. 상기 제6 및 제7 게이트 전극(40, 41)의 각 일단부(40a, 41a)끼리 및 각 타단부(40b, 41b)끼리는 좌우 방향으로 약간 어긋나는 정도로 대개 상하 방향 직선 상에 위치하도록 배치되어 있다.
또한, 제3 디바이스 영역(5)은, 제8, 제9 및 제10 P형 소스·드레인 영역(43, 44 및 45); 제8, 제9 및 제10 N형 소스·드레인 영역(46, 47 및 48); 제11 및 제12 P형 소스·드레인 영역(49, 50); 및 제11 및 제12 N형 소스·드레인 영역(51, 52)을 갖는다. 제8, 제9 및 제10 P형 소스·드레인 영역(43, 44 및 45)은 상기 제6 게이트 전극(40)의 타단부(40b)와 상기 제7 게이트 전극(41)의 일단부(41a)에 의해 상호 도면의 좌우 방향으로 이격되어 있다. 제8, 제9 및 제10 N형 소스·드레인 영역(46, 47 및 48)은 상기 제6 게이트 전극(40)의 일단부(40a)와 상기 제7 게이트 전극(41)의 타단부(41b)에 의해서 상호 도면의 좌우 방향으로 이격되어 있다. 제11 및 제12 P형 소스·드레인 영역(49, 50)은 상기 제8 게이트 전극(42)의 일단부(42a)에 의해서 이격되어 있다. 제11 및 제12 N형 소스·드레인 영역(51, 52)은 상기 제8 게이트 전극(42)의 타단부(42b)에 의해서 이격되어 있다.
그리고, 제6 게이트 전극(40)의 타단부(40b); 제7 게이트 전극(41)의 일단부(41a); 제8, 제9 및 제10 P형 소스·드레인 영역(43, 44, 45); 제8 게이트 전극(42)의 일단부(42a); 및 제11 및 제12 P형 소스·드레인 영역(49, 50)에 의해 제3 P형 트랜지스터군(53)이 구성되어 있다. 또한, 제6 게이트 전극(40)의 일단부(40a); 제7 게이트 전극(41)의 타단부(41b); 제8, 제9 및 제10 N형 소스·드레인 영역(46, 47 및 48); 제8 게이트 전극(42)의 타단부(42b); 및 제11 및 제12 N형 소스·드레인 영역(51, 52)에 의해 제3 N형 트랜지스터군(54)이 구성되어 있다.
또한, 상기 제3 디바이스 영역(5)의 공극부를 유효하게 이용하기 위해서, 상기 제6 내지 제8 게이트 전극(40 내지 42)의 중앙부나 단부의 적절한 개소를 확장함으로써 접촉부를 형성할 수 있는 폭 확장부(55, 56 및 57)를 형성하고 있다.
그리고, 본 실시예에서의 기본 셀(1)에 있어서는, 상기 제1 내지 제3 P형 소스·드레인 영역(13 내지 15)의 폭(W1)[즉, 제1 P형 트랜지스터군(9)의 게이트 폭]; 상기 제4 내지 제7 P형 소스·드레인 영역(27 내지 30)의 폭(W2)[즉, 제2 P형 트랜지스터군(22)의 게이트 폭]; 및 상기 제8 내지 제12 P형 소스·드레인 영역(43 내지 45, 49 및 50)의 폭(W3)[즉, 제3 P형 트랜지스터군(53)의 게이트 폭]의 비(W1 : W2 : W3)가 6 : 3 : 2가 되도록 설정되어 있다.
또한, 상기 제1 내지 제3 N형 소스·드레인 영역(15 내지 18)의 폭(W4)[즉, 제1 N형 트랜지스터군(10)의 게이트 폭]; 상기 제4 내지 제7 N형 소스·드레인 영역(31 내지 34)의 폭(W5)[즉, 제2 N형 트랜지스터군(23)의 게이트 폭]; 상기 제8 내지 제12 N형 소스·드레인 영역(46 내지 48, 51 및 52)의 폭(W6)[즉, 제3 N형 트랜지스터군(54)의 게이트 폭)의 비(W4 : W5 : W6)가 10 : 4 : 3이 되도록 설정되어 있다.
본 실시예에 따른 기본 셀(1)에 있어서, 제1 P형 트랜지스터군(9)의 게이트 폭(W1)과 제1 N형 트랜지스터군(10)의 게이트 폭(W4)의 비가 6 : 5가 되도록 설정되고, 제2 P형 트랜지스터군(22)의 게이트 폭(W2)과 제2 N형 트랜지스터군(23)의 게이트 폭(W5)의 비가 3 : 2가 되도록 설정되며, 제3 P형 트랜지스터군(53)의 게이트 폭(W3)과 제3 N형 트랜지스터군(54)의 게이트 폭(W6)의 비가 4 : 3이 되도록 설정되어 있다.
즉, 본 실시예에 있어서, 셀 기판(1) 상의 제1, 제2 및 제3 P형 트랜지스터군(9, 22 및 53)의 사이즈를 각각 다르게 하고, 제1, 제2 및 제3 N형 트랜지스터군(10, 23 및 54)의 사이즈를 각각 다르게 하고 있다.
도 2에 도시한 바와 같이, 기본 셀(1)은 반도체 기판 상에 매트릭스형으로 배치된다. 이 때, 상호 인접하는 기본 셀(1)은 미러(mirror) 배치로 되어 있다.
도 4는 도 1에 도시한 기본 셀(1)을 이용하여 도 17에 도시한 DFF 회로(109)를 구성한 경우의 실체 회로도이고, 도 5는 그 중 배선 부분을 굵은 실선으로 나타낸 것이다. 각 트랜지스터를 접속하는 배선은 금속 배선층의 제1층에 형성되어 있다. 도면 중의 ■ 표시는 접촉부를 도시하고 있다.
기본 셀(1)은 좌우에 미러 배치로 되어 있고, 큰 구동 능력을 요하는 인버터(110)나 NAND 회로(115)에는 제1 디바이스 영역(3)의 큰 사이즈의 트랜지스터를 선정하고, 이들 회로보다도 작은 구동 능력으로 되어 있는 NAND 회로(111)나 인버터(114)에는 제2 디바이스 영역(4)의 약 중간 사이즈의 트랜지스터를 선정하고, 작은 구동 능력으로 되어 있는 전송 게이트(112, 116, 118, 119)나 클럭 회로(120)에는 제3 디바이스 영역(5)의 작은 사이즈의 트랜지스터를 선정하고, DFF 회로(109)를 구성하도록 각 트랜지스터를 상호 접속시킨다.
또한, 셀 기판(2)의 하단부에는 도면의 좌우 방향으로 연장되도록 GND 배선[7 :이하, 수평 배선(7)]이 설치되고, 셀 기판(2)의 측단부에는 도면의 상하 방향으로 연장되도록 VDD 배선[8: 이하, 수직 배선(8))이 설치된다. 수평 배선(7)은 금속 배선층의 제1층에 설치되고, 수직 배선(8)은 금속 배선층의 제1층에 설치된다. 또한, 우측의 기본 셀(1)의 측단부에는 도면의 상하 방향으로 연장되도록 금속 배선층의 제2층에 수직 배선(58)이 설치되고, 그 수직 배선(58)은 1층의 GND 배선(7)에 접속된다. 그리고, 수평 배선(7) 및 수직 배선(58, 8)과 각 트랜지스터를 결선하고 있다.
본 실시예에 있어서의 기본 셀(1)은 다음과 같은 특징을 갖는다.
a) 제1 내지 제3 디바이스 영역(3 내지 5)에서 트랜지스터의 사이즈를 다르게 함으로써, 인버터, NAND 회로 등의 각 논리 회로의 구동 능력의 크기에 따른 사이즈의 트랜지스터를 자유롭게 선정할 수 있다.
b) 제1 디바이스 영역(3)의 트랜지스터군(9, 10)의 배열 방향과, 제2 디바이스 영역(4)의 트랜지스터군(22, 23)의 배열 방향을 다르게 하고 있다(특히, 배열 방향이 90도 다르게 설정하고 있다). 따라서, 트랜지스터 영역을 걸치지 않도록 각 트랜지스터를 결선할 때에 배선층을 변경하지 않고 완료하여, 배선 효율을 향상할 수 있음과 동시에 배선 길이를 짧게 할 수 있다.
즉, 도 3b는 종래의 기본 셀의 개념도를 도시하고, 2개의 기본 셀(130)을 인접하여 배치한 개념도를 도시한다. 기본 셀(130)은 사이즈가 다른 2개의 MOS 트랜지스터(131, 132)의 배치 방향을 동일하게 하고 있다. 이 경우, 각 트랜지스터(131, 132)의 트랜지스터 영역을 걸치지 않도록 각 트랜지스터를 결선할 때는 6개의 배선 경로(파선으로 도시)가 있다.
이에 대해, 도 3a는 본 실시예의 기본 셀의 개념도를 도시하고, 2개의 기본 셀(90)을 인접하여 배치한 개념도를 도시한다. 기본 셀(90)은 사이즈가 다른 2개의 MOS 트랜지스터(91, 92)의 배치 방향을 직교하도록 하고 있다. 이 경우, 각 트랜지스터(91, 92)의 트랜지스터 영역을 걸치지 않도록 각 트랜지스터를 결선할 때에는 7개의 배선 경로(파선으로 도시)가 있다. 이것은, MOS 트랜지스터(91, 92)를 직교하도록 배치함으로써, 한쌍의 MOS 트랜지스터(91)의 2개의 트랜지스터 영역이 대향한다. 그 결과, 배선 경로가 증가함에 따라 결선 방향의 자유도를 증가시킬 수 있다.
c) 제3 디바이스 영역(5)에 있어서, 제6 게이트 전극(40)의 타단부(40b)를 게이트 전극으로 하는 P형 트랜지스터와 제7 게이트 전극(41)의 타단부(41b)를 게이트 전극으로 하는 N형 트랜지스터가 상하 방향의 직선상에 대개 어긋나지 않게 위치하고, 제6 게이트 전극(40)의 일단부(40a)를 게이트 전극으로 하는 N형 트랜지스터와 제7 게이트 전극(41)의 일단부(41a)를 게이트 전극으로 하는 P형 트랜지스터가 상하 방향의 직선상에 거의 어긋나지 않게 위치하도록, 제6 및 제7 게이트 전극(40, 41)을 굴곡시키고 있다. 따라서, 이 부분을 이용하여 전송 게이트를 형성하는 경우, P형 트랜지스터의 소스·드레인 영역과 N형 트랜지스터의 소스·드레인 영역을 접속하는 각 배선이 교차하지 않는다.
따라서, P형 트랜지스터와 N형 트랜지스터를 접속하는 배선을 한 층에 형성할 수 있음과 동시에, 이들 배선의 길이가 최단이 되고, 전송 게이트 자신의 회로 면적을 축소할 수 있어 반도체 집적 회로의 면적을 줄이는데 기여할 수 있다.
d) 배선 라인(6)을 설치하거나 각 게이트 전극의 중앙부나 단부에 접촉용 폭 확장부를 설치하고 있으므로, 셀 내의 비어 있는 영역을 유효하게 활용하면서 결선 위치의 자유도를 증가시키게 된다.
특히, 각 게이트 전극의 중앙부에 폭 확장부(19, 20, 35 내지 37, 및 56)를 설치함으로써, 종래보다도 접촉의 선택폭이 더 넓어진다.
c) 제1 내지 제3 디바이스 영역(3 내지 5)의 각 영역에 있어서, P형 트랜지스터와 N형 트랜지스터와의 게이트 전극을 공유시키고 있으므로, 결선시에 금속 배선을 이용하여 접속할 필요가 없어 그 분배선 영역에 자유도가 생긴다.
f) 종래와 같이, 수평 방향뿐만 아니라 수평 배선(7)과 수직 배선(58, 8)에서 ND, VDD용의 배선을 구성하고 있다. 따라서, 본 실시예와 같이 트랜지스터의 방향이 90도 다른 기본 셀(1)에 있어서는 수평 배선(7) 또는 수직 배선(58, 8)과 각 트랜지스터를 접속하는 배선의 길이를 최단화할 수 있다.
g) 각 배선을 설치하는 위치를 절연막을 통하여 두 층으로 나누어, 상기 각 트랜지스터를 연결하는 배선 및 수평 배선(7)이 제1층에, 수직 배선(58, 8)이 제2층에 위치하도록 구성하고 있다. 이에 따라, 상기 각 트랜지스터를 연결하는 배선(예를 들면, 기본 셀 사이를 접속하는 배선)이 수직 배선(58, 8)을 교차하는 경우라도, 이들 수직 배선(58, 8)의 하부를 통과시킬 수 있어 배선의 자유도가 높아진다.
h) 회로로 사용하지 않은 게이트 전극은 그대로 배선의 일부로서 사용할 수 있다.
이상으로부터, 본 실시예의 기본 셀(1)을 이용하여 구성한 DFF 회로(109)는 도 5로부터 명백한 바와 같이, 배선이 교차하거나 트랜지스터의 접촉 영역을 걸치거나 하는 비율이 매우 작고, 총 배선 거리가 짧게 되어 또한 소스·드레인 영역에서의 접촉수가 많다. 더구나, 회로의 구동 능력에 따른 트랜지스터를 선정할 수 있게 되어 있다. 따라서, DFF 회로로서의 고속화, 저소비 전력화를 실현할 수 있다.
특히, DFF 회로는 일반적으로 반도체 칩 중에서도 큰 면적을 차지하기 때문에 이 DFF 회로의 면적을 줄이는 것은 반도체 칩의 소형화에 기여하는 바가 대단히 크다.
더구나, 도 18의 회로의 면적이 1630. 89㎛2(=58. 08×28. 08㎛)인데 대해, 도 4(도 5)의 회로의 면적은 766. 65㎛2(=38. 72×19. 80㎛)인 것으로, DFF 회로의 면적도 종래의 약 47%로 축소가능하다.
또한, 입력 용량의 비교에 있어서, 클럭 회로에 이용하는 트랜지스터의 게이트 폭을 비교하면, 종래의 기본 셀(100)의 P형 트랜지스터의 게이트 폭을 9. 28㎛, N형 트랜지스터의 게이트 폭을 5. 0㎛로 하면, 본 실시예의 기본 셀(1)에서는 게이트 폭(W3) 2. 0㎛의 제3 P형 트랜지스터군(53)의 트랜지스터, 및 게이트 폭(W6) 1. 5㎛의 제3 N형 트랜지스터군(54)의 트랜지스터를 선정할 수 있어, 종래의 약 4분의 1의 입력 용량으로 종료된다.
또한, 상기 실시예는 이하와 같이 변경하는 것도 좋고, 그 경우에서도 마찬가지의 작용 및 효과를 얻을 수 있다.
(1) 제1 실시예의 기본 셀(1)에는 GND 배선(7) 및 VDD 배선(8)을 설치하지 않았으나, 제2 실시예로서 도 6에서와 같이, 기본 셀(1)의 상태로부터 셀 기판(2)의 하단부에 도면의 좌우 방향으로 연장되도록 GND 배선(7)을 설치하고, 셀 기판(2)의 좌측 단부에 도면의 상하 방향으로 연장되도록 VDD 배선(8)을 설치한다.
그리고, 이 경우, 제1 실시예와 마찬가지로 각 배선을 설치하는 위치를 절연막을 통한 두 층으로 나누어, 한쪽 배선이 제1층에, 다른쪽 배선이 제2층에 위치하도록 함으로써, 각 트랜지스터를 연결하는 배선을 기본 셀(1)의 하단부 이외의 3변으로부터 인출할 수 있어 배선의 자유도가 높아진다.
또한, 이 제2 실시예에 있어서, GND 배선(7) 및 VDD 배선(8)을 설치하는 위치는 각각 셀의 하단부나 좌측 단부에 한정되는 것이 아니라 상단부나 우측 단부만으로도 좋고, 중요한 것은 양자가 연장되는 방향이 다르게(바람직하게는 90도) 하는 것이 바람직하다.
(2) 제3 실시예에 있어서, 도 7은 제2 디바이스 영역(4)의 게이트 전극을 2개로 줄인 것이며, 도 8은 제1 디바이스 영역(3)에 게이트 전극(A)을 증가시켜 3개로 한 것이다. 이와 같이, 그 기본 셀을 이용하여 구성하는 집적 회로의 종류에 따라 각 디바이스 영역의 게이트 전극의 갯수를 조절한다. 예를 들면, 도 7에 도시한 기본 셀(1)은 DFF 회로뿐만 아니라, 인버터, AND 회로, OR 회로, NAND 회로, NOR회로, 복합 게이트 등 중에서도 4입력까지의 단순 게이트 회로에서 기본 셀 면적이 1게이트분 감소할 수 있기 때문에, 면적을 줄이는 것이 가능하다. 도 8에 도시한 기본 셀(1)은 DFF 회로뿐만 아니라, 인버터, AND 회로, OR 회로, NAND 회로, NOR 회로, 복합 게이트 등 중에서도 6입력의 소자에 있어서 면적을 줄이는 것이 가능하며, 특히, 제1 디바이스 영역(3)의 3개의 트랜지스터를 병렬 접속함으로써, 제1 실시예의 기본 셀보다 높은 구동 능력을 얻을 수 있다.
(3) 제4 실시예에 있어서, 도 9에 도시한 바와 같이 기본 셀(1) 상에서는 제1 내지 제3 디바이스 영역(3 내지 5)의 배치를 변경한다. 이 경우, 배선 패턴(B)을 더 부가할 수 있다.
(4) 이상의 실시예의 제1 내지 제3 디바이스 영역(3 내지 5)에 있어서, 각 영역의 트랜지스터의 사이즈를 다르게 하지만, 각 영역 내의 트랜지스터의 사이즈(게이트 폭)의 비(W1 : W4, W2 : W5, 및 W3 : W6)를 각각 임의의 값으로 변경하여도 좋다.
(5) 이상의 실시예에서는 트랜지스터의 사이즈를 다르게 한 수단으로서 트랜지스터의 게이트 폭(W)을 변화시켰으나, 게이트 길이(L)를 변화시켜도 좋고, 둘 다를 변화시키는 것도 좋다.
(6) 이상의 실시예에서는 기본 셀(1)을 이용하여 DFF 회로를 구성한 예를 도시하였으나 이에 한정되는 것이 아니라, 이상의 실시예에서 설명한 기본 셀(1)을 1 또는 복수개 배열함으로써, DFF 이외에도 예를 들면, 인버터, 버퍼, NAND회로, NOR 회로, AND 회로, OR 회로, AND-NOR 회로, OR-NAND 회로, 배타적 논리합 회로(Exclusive­OR 회로), 배타적 부정 논리합 회로(Exclusive­NOR 회로), 멀티플렉서, 가산기(Adder), 반가산기(Half­Adder), 디코더, 래치 회로 등의 회로를 실현할 수 있다.
도 10은 배타적 논리합 회로(60)를 나타낸 회로도이다. 도면에 있어서, 배타적 논리합 회로(60)는 3개의 인버터(61, 62 및 64)와 2개의 전송 게이트로 이루어지는 게이트부(63)로 이루어진다. 최종단의 인버터(64)로부터 신호(Y)가 출력된다. 게이트부(63)의 각 전송 게이트는 입력 신호(A) 및 그 반전 신호에 의해서 개폐된다.
도 11은 도 1에 도시한 기본 셀(1)을 이용하여 도 10에 도시한 배타적 논리합 회로(60)를 구성한 경우의 실체 회로도이고, 그 중의 배선 부분을 굵은 실선으로 나타낸 것이다. 각 트랜지스터를 접속하는 배선은 금속 배선층의 제1층에 형성되어 있다. 도면 중의 ■ 표시는 접촉부를 도시하고 있다. 이 배타적 논리합 회로(60)는 1개의 기본 셀(1)을 사용하여 구성되어 있다.
도 11에 도시한 배타적 논리합 회로(60)에서는 칩 중에서도 비교적 큰 면적을 차지하는 배타적 논리합 회로(60)의 면적을 줄일 수 있어 칩의 소형화에 기여할 수 있다. 또한, 배타적 논리합 회로(60)는 기본 셀(1)의 영역(66)을 배선 영역으로서 사용할 수 있기 때문에, 면적을 더욱 줄일 수 있고, 회로 규모에 있어서는 1층 배선도 가능하다.
도 12는 멀티플렉서(70)를 나타낸 회로도이다. 도면에 있어서, 멀티플렉서(70)는 3개의 인버터(71, 73 및 74)와 2개의 전송 게이트로 된 게이트부(72)로 이루어진다. 최종단의 인버터(74)로부터 신호(Y)가 출력되고, 그 전단의 인버터(73)로부터 반전 신호(YN)가 출력된다. 게이트부(72)의 각 전송 게이트는 선택 신호(S) 및 그 반전 신호에 의해서 개폐되고, 데이타 신호(D0, D1) 중 어느 한쪽이 출력 신호(Y)로서 출력된다.
도 13은 도 1에 도시한 기본 셀(1)을 이용하여, 도 12에 도시한 멀티플렉서(70)를 구성한 경우의 실체 회로도이고, 그 중의 배선 부분을 굵은 실선으로 나타내고 있다. 각 트랜지스터를 접속하는 배선은 금속 배선층의 제1층에 형성되어 있다. 도면 중의 ■표시는 접촉부를 나타낸다. 이 멀티플렉서(70)는 1개의 기본 셀(1)을 사용하여 구성되어 있다.
도 13에 도시한 멀티플렉서(70)에서는 칩 중에서도 비교적 큰 면적을 차지하는 멀티플렉서(70)의 면적을 줄일 수 있어 칩의 소형화에 기여할 수 있다. 또한, 멀티플렉서(70)는 기본 셀(1)의 영역(66)을 배선 영역으로서 사용할 수 있기 때문에, 면적을 한층 더 줄일 수 있고, 회로 규모에 있어서는 1층 배선도 가능하다.
도 14는 가산기(80)를 나타낸 회로도이다. 도면에 있어서, 가산기(80)는 배타적 논리합 회로(81), 4개의 인버터(82, 84, 86 및 87), 2개의 선택 회로부(83 및 85)로 이루어진다. 각 선택 회로부(83 및 85)는 1개의 인버터와 2개의 전송 게이트를 갖는다. 인버터(84)로부터 캐리(carry) 신호(C0)가 출력되고, 인버터(87)로부터 가산치 신호(Y)가 출력된다. 선택 회로부(83 및 85)의 각 전송 게이트는 배타적 논리합 회로(81)의 출력 신호 및 그 반전 신호에 의해서 개폐된다.
도 15는 도 1에 도시한 기본 셀(1)을 이용하여 도 14에 도시한 가산기(80)를 구성한 경우의 실체 회로도이고, 그 중의 배선 부분을 굵은 실선으로 나타낸 것이다. 각 트랜지스터를 접속하는 배선은 금속 배선층의 제1층에 형성되어 있다. 도면중의 ■ 표시는 접촉부를 나타내고 있다. 이 가산기(80)는 좌우에 미러 배치된 3개의 기본 셀(1)을 사용하여 구성되어 있다. 본 실시예에 있어서, 칩 중에서도 비교적 큰 면적을 차지하는 가산기(80)의 면적을 줄일 수 있게 되어 칩의 소형화에 기여할 수 있다.
이상으로 설명한 바와 같이, 본 발명의 반도체 장치는 이것을 기본 셀로서 집적 회로화할 때 설계의 자유도가 높아져서, 배선이 용이하고, 배선 효율도 좋아진다.
그리고, 본 발명의 반도체 장치를 기본 셀로서 이용하여 구성한 반도체 집적 회로 장치, 플립플롭 회로, 배타적 논리합 회로, 멀티플렉서 및 가산기는 회로 면적이 작아져, 고속화, 전력 소비의 감소를 실현할 수 있게 된다.

Claims (24)

  1. 사이즈가 다른 복수개의 트랜지스터를 선택적으로 조합할 수 있게 배열한 반도체 장치.
  2. 제1항에 있어서, 상기 복수개의 트랜지스터를 배열하는 방향을 사이즈마다 다르게 한 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 트랜지스터를 사이즈마다 복수개 설치한 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 트랜지스터는 전계 효과형 트랜지스터인 반도체 장치.
  5. 사이즈가 다른 복수개의 제1 도전형 트랜지스터 및 사이즈가 다른 복수개의 제2 도전형 트랜지스터를 선택적으로 조합할 수 있게 배열한 반도체 장치.
  6. 제5항에 있어서, 상기 적어도 한쪽의 도전형 트랜지스터를 배열하는 방향을 사이즈마다 다르게 한 반도체 장치.
  7. 제5항 또는 제6항에 있어서, 상기 적어도 한쪽 도전형의 트랜지스터를 사이즈마다 복수개 설치한 반도체 장치.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서, 상기 복수개의 트랜지스터의 다른 도전형의 2개의 트랜지스터의 게이트 라인을 공통화한 반도체 장치.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서, 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터로 이루어진 디바이스를 적어도 2조 갖고, 이 디바이스군 중 적어도 2조의 디바이스에 있어서의 한쪽 디바이스의 제1 도전형 트랜지스터와 다른쪽 디바이스의 제2 도전형 트랜지스터가 거의 상하 또는 좌우 방향으로 위치하도록 배열한 반도체 장치.
  10. 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어진 제1 디바이스를 복수개 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽의 트랜지스터 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며; 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와도 더욱 다르게 한 제3 디바이스를 복수개 배열한 반도체 장치.
  11. 제10항에 있어서, 상기 제3 디바이스군을, 제1 도전형 트랜지스터 및 제2 도전형 트랜지스터로 이루어진 디바이스를 적어도 2조 갖고, 이 디바이스군 중 적어도 2조의 디바이스에 있어서의 한쪽 디바이스의 제1 도전형 트랜지스터와 다른쪽 디바이스의 제2 도전형 트랜지스터가 거의 상하 또는 좌우 방향으로 위치하도록 배열한 구조의 반도체 장치.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 각 디바이스에 있어서의 트랜지스터의 게이트 라인을 공통화한 반도체 장치.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 복수개의 트랜지스터간의 공극부에 배선 라인을 형성한 반도체 장치.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 수평단과 수직단에 전원 라인을 설치한 반도체 장치.
  15. 제14항에 있어서, 상기 각 전원 라인을 설치하는 위치를 2층으로 분할하여, 한쪽 전원 라인을 제1층에, 다른쪽 전원 라인을 제2층에 위치시킨 반도체 장치.
  16. 제4항 내지 제15항 중 어느 한 항에 있어서, 상기 트랜지스터의 게이트에 접촉부가 형성가능한 폭 확장부를 설치한 반도체 장치.
  17. 제4항 내지 제16항 중 어느 한 항에 있어서, 상기 트랜지스터의 사이즈는 게이트 폭 및 게이트 길이 중 적어도 하나를 변화시킴에 따라 달라지는 반도체 장치.
  18. 제4항 내지 제17항 중 어느 한 항에 기재된 반도체 장치를 기본 셀로 하고, 상기 기본 셀을 1 또는 복수개 배열한 상태에서 기본 셀의 트랜지스터를, 소자의 구동 능력에 따라 결선함으로써 구성한 반도체 집적 회로 장치.
  19. 제18항에 있어서, 수평 방향으로 연장되는 전원 라인과 수직 방향으로 연장되는 전원 라인을 설치한 반도체 집적 회로 장치.
  20. 제19항에 있어서, 각 트랜지스터를 연결하는 배선, 수평 방향으로 연장되는 전원 라인, 및 수직방향으로 연장되는 전원 라인을 설치한 위치를 2층으로 분할하고, 각 트랜지스터를 연결하는 배선 및 한쪽 방향으로 연장되는 전원 라인이 제1층에, 다른쪽 방향으로 연장되는 전원 라인이 제2층에 위치하도록 구성한 반도체 집적 회로 장치.
  21. 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어진 제1 디바이스를 복수개 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와도 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이를 기본 셀로 하여, 이 기본 셀을 복수개 배열한 상태에서 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선함으로써 구성한 플립플롭 회로.
  22. 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1디바이스를 복수개 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와도 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이를 기본 셀로 하여, 이 기본 셀을 복수개 배열한 상태에서 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선함으로써 구성한 배타적 논리합 회로.
  23. 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어지는 제1디바이스를 복수개 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와도 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이를 기본 셀로 하여, 이 기본 셀을 복수개 배열한 상태에서 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선함으로써 구성한 멀티플렉서.
  24. 기판에, 제1 도전형 트랜지스터와 제2 도전형 트랜지스터로 이루어진 제1 디바이스를 복수개 평행하게 배열하고, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 다르게 한 제2 디바이스를 복수개 평행하게 함과 동시에 상기 제1 디바이스에 대해 방향을 다르게 하여 배열하며, 기판의 비어 있는 영역에, 상기 제1 디바이스 중 적어도 한쪽 트랜지스터의 사이즈를 상기 제2 디바이스의 트랜지스터의 사이즈와도 더욱 다르게 한 제3 디바이스를 복수개 배열하고, 이를 기본 셀로 하여, 이 기본 셀을 복수개 배열한 상태에서 각 기본 셀의 트랜지스터를 소자의 구동 능력에 따라 결선함으로써 구성한 가산기.
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