JPH05299508A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来の標準セルと同一の論理機能を実現した
ときの所要面積、消費電力を削減可能な半導体集積回路
装置を提供する。 【構成】 半導体基板上に構成された１つ以上の標準セ
ル群に関して標準セル外部への出力を行なわないトラン
ジスタ４のゲート幅８及びゲート長が、製造工程上のバ
ラツキ、信頼性、素子特性により決定されるその製造プ
ロセス上最小のサイズで構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、大規模な半導体集積
回路装置（以降ＬＳＩと略称する）に関し、特に、標準
セル方式のＬＳＩにおいて、標準セルの構成とＬＳＩ上
での標準セルの配置に関するものである。

【０００２】

【従来の技術】標準セル方式では、トランジスタ、容量
等の複数の回路素子によって構成される所望の論理機能
を有する標準セルをコンピュータのライブラリにあらか
じめ登録しておく。そして、半導体チップ全体のレイア
ウトにあたってはライブラリ中の標準セルを自動的に配
置設計（複数の標準セルをチップ内の適宜位置に配置す
る設計作業）及び配線設計（適宜位置に置かれた標準セ
ル間を所望の回路に構成すべく配線するための設計作
業）するものである。

【０００３】

【発明が解決しようとする課題】上記したように、従来
の標準セル方式では、コンピュータを利用して半導体チ
ップ上での標準セルの配置・配線が自動的に行なわれる
ため、あらかじめ配線容量を予測することは困難であ
る。そのため、標準セルを構成するトランジスタのゲー
ト幅を大きくし、トランジスタの出力電流を大きくする
ことで対処していたが、これによって標準セルのサイズ
が大きくなり、消費電力が大きくなるという欠点があっ
た。

【０００４】また、標準セルのセル外への出力を伴わな
いゲートについても、セル外への出力を伴うゲートを構
成する素子のセル内での配置により律速されるセルの高
さ内で配置可能な最大の寸法で作成することで速度に関
する性能を上げることが行なわれていた。そのため、標
準セルのサイズも大きくなり、また、標準セル内の拡散
・ゲート容量等や入力容量も大きくなるため、消費電
力、ノイズ等の面で適正なものではなかった。

【０００５】本発明の半導体集積回路装置はこのような
課題に着目してなされたものであり、その目的とすると
ころは、従来の標準セルと同一の論理機能を実現したと
きの所要面積、消費電力を削減可能な半導体集積回路装
置を提供することにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、コンピュータによる自動の配
置、配線設計を可能にするように、複数の標準セル群を
半導体基板上に形成して成る半導体集積回路装置におい
て、半導体基板上に構成された１つ以上の標準セル群に
関して標準セル外部への出力を行なわないトランジスタ
のゲート幅及びゲート長が、製造工程上のバラツキ、信
頼性、素子特性により決定されるその製造プロセス上最
小のサイズで構成される。

【０００７】また、本発明においては、複数の標準セル
群を用い、自動配置、配線設計により半導体基板上に回
路を形成してなる半導体集積回路装置において、基板上
に標準セル群によって構成された素子領域群に関し、素
子領域の高さ方向のサイズが異なるものを１つ以上有す
る。

【０００８】

【作用】すなわち、本発明においては、半導体基板上に
構成された１つ以上の標準セル群に関して標準セル外部
への出力を行なわないトランジスタのゲート幅及びゲー
ト長が、製造工程上のバラツキ、信頼性、素子特性によ
り決定されるその製造プロセス上最小のサイズで構成さ
れる。また、基板上に標準セル群によって構成された素
子領域群に関し、素子領域の高さ方向のサイズが異なる
ものを１つ以上有する。

【０００９】

【実施例】図１は本発明の一実施例を示す標準セルの詳
細を示している。

【００１０】図において、１は半導体基板、２は拡散領
域、３はゲート電極を構成する配線、４はセル外への出
力を伴わないトランジスタ、５はセル外への出力を伴う
トランジスタ、６，７はトランジスタ５のゲート幅、８
はトランジスタ４のゲート幅、９は入力端子、１０は出
力端子、１１は配線、１２はセルの幅、１３はセルの高
さである。

【００１１】本実施例においては、出力端子１０に配線
１１により接続されているトランジスタ５のゲート幅６
又は７は、出力端子１０に接続されていない他のトラン
ジスタ４のゲート幅８に対し、十分大きくなるように設
計されている。またゲート幅８は製造工程上のバラツ
キ、信頼性、素子特性により決定される製造プロセス上
最も小さなサイズになるべく設計される。

【００１２】図２は本発明の他の実施例を示す。図２に
示される標準セルは図１で示した標準セルと同一の論理
機能をもつが、出力端子１０に接続されるトランジスタ
５のゲート幅１４及び１５がゲート幅６及び７に比べ小
さくなるように設計されている。これに伴い、図１の標
準セルでのセルの高さ１３が図２の実施例においては１
６の高さにまで縮小されている。

【００１３】図３に図１と同一の論理機能をもつ標準セ
ルの従来例を示す。出力端子１０と接続していないトラ
ンジスタ群４のゲート幅１７が、出力端子１０と接続し
ているトランジスタ５のゲート幅６，７に近い大きさに
なっている。本実施例においては、このトランジスタ４
のゲート幅１７を製造プロセス上最も小さなサイズにし
たことで、図３の従来のセルの横方向の長さ１８を図１
のセルの横方向の長さ１２にまで圧縮できる。

【００１４】図４は本発明の一実施例による標準セルを
使用した標準セル方式のＬＳＩチップにおけるセル配置
を示すものである。半導体チップ表面１９上に各種の所
望の論理機能を構成すべくコンピュータにより標準セル
群が自動配置された素子領域群２０が形成されている。
この時、各々の標準セル群は、そのセルの縦方向の高さ
により分類され、それぞれ高さ２１ａ，２１ｂ，２１ｃ
等をもった素子領域に配置される。従来のようにセルの
高さを考慮することなくセルの配置を行なった場合、半
導体チップ上に形成される素子領域は、最も大きなセル
の高さにあわせて形成されることになり、集積度が向上
しない。本実施例のごとく、高さの異なる素子領域を形
成することにより、効率よくチップ上の素子領域の所要
面積を削減できる。

【００１５】図５は参考文献“Delay-Time Optimizatio
n for Driving and Sensing of Signals on High Capac
itance Paths of VISI Systems”のもので、インバータ
チェーンの最終段が大容量の負荷を駆動し、インバータ
チェーンの入力段と、出力段のインバータのゲート幅が
決まっている時、ある段のインバータのゲート幅Ｗ₁と
それに駆動されるインバータのゲート幅Ｗ₂ の比によっ
てインバータチェーンの遅延がどの様に変化するかを示
したものである。インバータチェーンの遅延が最も小さ
くなるのは、Ｗ₂ とＷ₁ の比が対数の底ｅの時である
が、図１における出力段トランジスタ５のゲート幅６と
それを駆動している前段のトランジスタ４のゲート幅８
の比を１０：１とすると、Ｗ₂ ／Ｗ₁ ＝ｅのときの遅延
時間をＴ₀としたとき、Ｗ₂ ／Ｗ₁ ＝１０のときの遅延
時間Ｔ₁ はＴ₀ の約１．６倍となり、Ｗ₂ ／Ｗ₁ の比が
ｅとなる場合に比べセル内の遅延時間は大きくなる。

【００１６】しかし図６に示されるように、セルに接続
される配線容量、入力ゲート容量等の負荷容量が大きく
なると、セル内部の遅延時間Ｔ₀ ，Ｔ₁ に対し、負荷容
量による遅延Ｔ_CW1 ＋Ｔ_CG1 ，Ｔ_CG0 ＋Ｔ_CW1 の方が支
配的になり、セル内部の遅延時間の差は重要でなくな
る。また内部セルのゲート幅を小さくすることにより、
入力ゲート容量は、従来Ｃ_G0であったものがＣ_G1に減少
し、それによる遅延時間Ｔ_CG0 もＴ_CG1 に減少する。こ
のため負荷を含めた遅延時間Ｔ_C1は従来のセルを用いた
場合の遅延時間Ｔ_C0より向上する。

【００１７】また図７，図８に示されるように、本発明
における標準セルは、出力端子と接続していないトラン
ジスタのゲート幅Ｗ₁ をその製造プロセス上最も小さな
サイズとしているため、ゲート幅がＷ₂ である従来の標
準セルに比べ、消費電力、所要面積を削減することがで
き、本発明の有効性が示される。

【００１８】以上、本実施例においては、標準セルを構
成するトランジスタのうち、セル外出力を伴わないトラ
ンジスタのゲート長及びゲート幅をその製造プロセス上
最も小さいサイズにすることで、従来の標準セルに比べ
同一の論理機能を実現した時の所要面積、消費電力を削
減することができる。また、セル外出力をもつトランジ
スタのゲート長のみ異なる、同一の論理機能をもった標
準セルを用意することで、遅延時間等を低下させること
なく消費電力、所要面積を削減できる。さらにセル外出
力を持つトランジスタのゲート幅に律束されない標準セ
ルのサイズ決定を行うことで標準セル自体の面積を削減
することが可能となり、さらに、自動配置を行うにあた
り、同じセルの高さをもつ標準セルを隣接して配置する
ことで、形成される素子領域の所要面積を効果的に削減
できる。

【００１９】

【発明の効果】以上詳述したように、本発明において
は、標準セルを構成しているトランジスタのゲート幅・
ゲート長をその製造プロセス上最も小さなサイズにする
ことで、セル内部のゲート・拡散容量等が減少し、セル
の所要面積・消費電力が削減できる。また、セル外への
出力を伴うトランジスタのゲート幅のみ異なっている標
準セル群を用意することで、負荷容量等による遅延時間
を従来のセルと比べ増大させることなく消費電力、所要
面積を削減することができる。

【００２０】さらに、コンピュータによる自動配置を行
う時に１つの半導体チップ上に標準セル群によって構成
される素子領域群に、１つの素子領域に配置される標準
セルの高さを１種類とし、違う高さの素子領域を混在す
ることで、素子領域の所要面積を削減することができ
る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の一実施例におけ
る標準セルの平面図である。

【図２】他の実施例における標準セルの平面図である。

【図３】従来方式による標準セルの平面図である。

【図４】本発明の一実施例による半導体チップ上のセル
配置図である。

【図５】インバータチェーンにおけるゲート幅の変化率
と遅延時間の関係図である。

【図６】負荷容量と遅延時間の関係図である。

【図７】消費電力とゲート幅の関係図である。

【図８】所要面積とゲート幅の関係図である。

【符号の説明】 １…半導体基板、２…拡散領域、３…ゲート電極を構成
する配線、４…セル外への出力を伴わないトランジス
タ、５…セル外への出力を伴うトランジスタ、６…トラ
ンジスタ５のゲート幅、７…トランジスタ５のゲート
幅、８…トランジスタ４のゲート幅、９…入力端子、１
０…出力端子、１１…配線、１２…セルの幅、１３…セ
ルの高さ、１４，１５…トランジスタ５のゲート幅、１
６…セルの高さ、１７…トランジスタ４のゲート幅、１
８…セルの横方向の長さ、１９…半導体チップ表面、２
０…素子領域群、２１ａ，２１ｂ，２１ｃ…素子領域の
高さ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 コンピュータによる自動の配置、配線設
   計を可能にするように、複数の標準セル群を半導体基板
   上に形成して成る半導体集積回路装置において、半導体
   基板上に構成された１つ以上の標準セル群に関して標準
   セル外部への出力を行なわないトランジスタのゲート幅
   及びゲート長が、製造工程上のバラツキ、信頼性、素子
   特性により決定されるその製造プロセス上最小のサイズ
   で構成されていることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 上記標準セル群において、同一の論理機
   能を実現し、かつ、標準セルを構成しているトランジス
   タ回路のうち標準セル外への出力を行うトランジスタの
   ゲート幅のみ異なるように構成された標準セルを１つ以
   上有することを特徴とする請求項１記載の半導体集積回
   路装置。
3. 【請求項３】 上記標準セル群において、同一の論理機
   能を実現し、かつ、セルの高さ方向のサイズが異なる標
   準セルを１つ以上有することを特徴とする請求項１記載
   の半導体集積回路装置。
4. 【請求項４】 複数の標準セル群を用い、自動配置、配
   線設計により半導体基板上に回路を形成してなる半導体
   集積回路装置において、基板上に標準セル群によって構
   成された素子領域群に関し、素子領域の高さ方向のサイ
   ズが異なるものを１つ以上有することを特徴とする半導
   体集積回路装置。