JPH05299508A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05299508A JPH05299508A JP4096499A JP9649992A JPH05299508A JP H05299508 A JPH05299508 A JP H05299508A JP 4096499 A JP4096499 A JP 4096499A JP 9649992 A JP9649992 A JP 9649992A JP H05299508 A JPH05299508 A JP H05299508A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
ときの所要面積、消費電力を削減可能な半導体集積回路
装置を提供する。 【構成】 半導体基板上に構成された1つ以上の標準セ
ル群に関して標準セル外部への出力を行なわないトラン
ジスタ4のゲート幅8及びゲート長が、製造工程上のバ
ラツキ、信頼性、素子特性により決定されるその製造プ
ロセス上最小のサイズで構成される。
Description
回路装置(以降LSIと略称する)に関し、特に、標準
セル方式のLSIにおいて、標準セルの構成とLSI上
での標準セルの配置に関するものである。
等の複数の回路素子によって構成される所望の論理機能
を有する標準セルをコンピュータのライブラリにあらか
じめ登録しておく。そして、半導体チップ全体のレイア
ウトにあたってはライブラリ中の標準セルを自動的に配
置設計(複数の標準セルをチップ内の適宜位置に配置す
る設計作業)及び配線設計(適宜位置に置かれた標準セ
ル間を所望の回路に構成すべく配線するための設計作
業)するものである。
の標準セル方式では、コンピュータを利用して半導体チ
ップ上での標準セルの配置・配線が自動的に行なわれる
ため、あらかじめ配線容量を予測することは困難であ
る。そのため、標準セルを構成するトランジスタのゲー
ト幅を大きくし、トランジスタの出力電流を大きくする
ことで対処していたが、これによって標準セルのサイズ
が大きくなり、消費電力が大きくなるという欠点があっ
た。
いゲートについても、セル外への出力を伴うゲートを構
成する素子のセル内での配置により律速されるセルの高
さ内で配置可能な最大の寸法で作成することで速度に関
する性能を上げることが行なわれていた。そのため、標
準セルのサイズも大きくなり、また、標準セル内の拡散
・ゲート容量等や入力容量も大きくなるため、消費電
力、ノイズ等の面で適正なものではなかった。
課題に着目してなされたものであり、その目的とすると
ころは、従来の標準セルと同一の論理機能を実現したと
きの所要面積、消費電力を削減可能な半導体集積回路装
置を提供することにある。
めに、本発明においては、コンピュータによる自動の配
置、配線設計を可能にするように、複数の標準セル群を
半導体基板上に形成して成る半導体集積回路装置におい
て、半導体基板上に構成された1つ以上の標準セル群に
関して標準セル外部への出力を行なわないトランジスタ
のゲート幅及びゲート長が、製造工程上のバラツキ、信
頼性、素子特性により決定されるその製造プロセス上最
小のサイズで構成される。
群を用い、自動配置、配線設計により半導体基板上に回
路を形成してなる半導体集積回路装置において、基板上
に標準セル群によって構成された素子領域群に関し、素
子領域の高さ方向のサイズが異なるものを1つ以上有す
る。
構成された1つ以上の標準セル群に関して標準セル外部
への出力を行なわないトランジスタのゲート幅及びゲー
ト長が、製造工程上のバラツキ、信頼性、素子特性によ
り決定されるその製造プロセス上最小のサイズで構成さ
れる。また、基板上に標準セル群によって構成された素
子領域群に関し、素子領域の高さ方向のサイズが異なる
ものを1つ以上有する。
細を示している。
域、3はゲート電極を構成する配線、4はセル外への出
力を伴わないトランジスタ、5はセル外への出力を伴う
トランジスタ、6,7はトランジスタ5のゲート幅、8
はトランジスタ4のゲート幅、9は入力端子、10は出
力端子、11は配線、12はセルの幅、13はセルの高
さである。
11により接続されているトランジスタ5のゲート幅6
又は7は、出力端子10に接続されていない他のトラン
ジスタ4のゲート幅8に対し、十分大きくなるように設
計されている。またゲート幅8は製造工程上のバラツ
キ、信頼性、素子特性により決定される製造プロセス上
最も小さなサイズになるべく設計される。
示される標準セルは図1で示した標準セルと同一の論理
機能をもつが、出力端子10に接続されるトランジスタ
5のゲート幅14及び15がゲート幅6及び7に比べ小
さくなるように設計されている。これに伴い、図1の標
準セルでのセルの高さ13が図2の実施例においては1
6の高さにまで縮小されている。
ルの従来例を示す。出力端子10と接続していないトラ
ンジスタ群4のゲート幅17が、出力端子10と接続し
ているトランジスタ5のゲート幅6,7に近い大きさに
なっている。本実施例においては、このトランジスタ4
のゲート幅17を製造プロセス上最も小さなサイズにし
たことで、図3の従来のセルの横方向の長さ18を図1
のセルの横方向の長さ12にまで圧縮できる。
使用した標準セル方式のLSIチップにおけるセル配置
を示すものである。半導体チップ表面19上に各種の所
望の論理機能を構成すべくコンピュータにより標準セル
群が自動配置された素子領域群20が形成されている。
この時、各々の標準セル群は、そのセルの縦方向の高さ
により分類され、それぞれ高さ21a,21b,21c
等をもった素子領域に配置される。従来のようにセルの
高さを考慮することなくセルの配置を行なった場合、半
導体チップ上に形成される素子領域は、最も大きなセル
の高さにあわせて形成されることになり、集積度が向上
しない。本実施例のごとく、高さの異なる素子領域を形
成することにより、効率よくチップ上の素子領域の所要
面積を削減できる。
n for Driving and Sensing of Signals on High Capac
itance Paths of VISI Systems”のもので、インバータ
チェーンの最終段が大容量の負荷を駆動し、インバータ
チェーンの入力段と、出力段のインバータのゲート幅が
決まっている時、ある段のインバータのゲート幅W1と
それに駆動されるインバータのゲート幅W2 の比によっ
てインバータチェーンの遅延がどの様に変化するかを示
したものである。インバータチェーンの遅延が最も小さ
くなるのは、W2 とW1 の比が対数の底eの時である
が、図1における出力段トランジスタ5のゲート幅6と
それを駆動している前段のトランジスタ4のゲート幅8
の比を10:1とすると、W2 /W1 =eのときの遅延
時間をT0としたとき、W2 /W1 =10のときの遅延
時間T1 はT0 の約1.6倍となり、W2 /W1 の比が
eとなる場合に比べセル内の遅延時間は大きくなる。
される配線容量、入力ゲート容量等の負荷容量が大きく
なると、セル内部の遅延時間T0 ,T1 に対し、負荷容
量による遅延TCW1 +TCG1 ,TCG0 +TCW1 の方が支
配的になり、セル内部の遅延時間の差は重要でなくな
る。また内部セルのゲート幅を小さくすることにより、
入力ゲート容量は、従来CG0であったものがCG1に減少
し、それによる遅延時間TCG0 もTCG1 に減少する。こ
のため負荷を含めた遅延時間TC1は従来のセルを用いた
場合の遅延時間TC0より向上する。
における標準セルは、出力端子と接続していないトラン
ジスタのゲート幅W1 をその製造プロセス上最も小さな
サイズとしているため、ゲート幅がW2 である従来の標
準セルに比べ、消費電力、所要面積を削減することがで
き、本発明の有効性が示される。
成するトランジスタのうち、セル外出力を伴わないトラ
ンジスタのゲート長及びゲート幅をその製造プロセス上
最も小さいサイズにすることで、従来の標準セルに比べ
同一の論理機能を実現した時の所要面積、消費電力を削
減することができる。また、セル外出力をもつトランジ
スタのゲート長のみ異なる、同一の論理機能をもった標
準セルを用意することで、遅延時間等を低下させること
なく消費電力、所要面積を削減できる。さらにセル外出
力を持つトランジスタのゲート幅に律束されない標準セ
ルのサイズ決定を行うことで標準セル自体の面積を削減
することが可能となり、さらに、自動配置を行うにあた
り、同じセルの高さをもつ標準セルを隣接して配置する
ことで、形成される素子領域の所要面積を効果的に削減
できる。
は、標準セルを構成しているトランジスタのゲート幅・
ゲート長をその製造プロセス上最も小さなサイズにする
ことで、セル内部のゲート・拡散容量等が減少し、セル
の所要面積・消費電力が削減できる。また、セル外への
出力を伴うトランジスタのゲート幅のみ異なっている標
準セル群を用意することで、負荷容量等による遅延時間
を従来のセルと比べ増大させることなく消費電力、所要
面積を削減することができる。
う時に1つの半導体チップ上に標準セル群によって構成
される素子領域群に、1つの素子領域に配置される標準
セルの高さを1種類とし、違う高さの素子領域を混在す
ることで、素子領域の所要面積を削減することができ
る。
る標準セルの平面図である。
配置図である。
と遅延時間の関係図である。
する配線、4…セル外への出力を伴わないトランジス
タ、5…セル外への出力を伴うトランジスタ、6…トラ
ンジスタ5のゲート幅、7…トランジスタ5のゲート
幅、8…トランジスタ4のゲート幅、9…入力端子、1
0…出力端子、11…配線、12…セルの幅、13…セ
ルの高さ、14,15…トランジスタ5のゲート幅、1
6…セルの高さ、17…トランジスタ4のゲート幅、1
8…セルの横方向の長さ、19…半導体チップ表面、2
0…素子領域群、21a,21b,21c…素子領域の
高さ。
Claims (4)
- 【請求項1】 コンピュータによる自動の配置、配線設
計を可能にするように、複数の標準セル群を半導体基板
上に形成して成る半導体集積回路装置において、半導体
基板上に構成された1つ以上の標準セル群に関して標準
セル外部への出力を行なわないトランジスタのゲート幅
及びゲート長が、製造工程上のバラツキ、信頼性、素子
特性により決定されるその製造プロセス上最小のサイズ
で構成されていることを特徴とする半導体集積回路装
置。 - 【請求項2】 上記標準セル群において、同一の論理機
能を実現し、かつ、標準セルを構成しているトランジス
タ回路のうち標準セル外への出力を行うトランジスタの
ゲート幅のみ異なるように構成された標準セルを1つ以
上有することを特徴とする請求項1記載の半導体集積回
路装置。 - 【請求項3】 上記標準セル群において、同一の論理機
能を実現し、かつ、セルの高さ方向のサイズが異なる標
準セルを1つ以上有することを特徴とする請求項1記載
の半導体集積回路装置。 - 【請求項4】 複数の標準セル群を用い、自動配置、配
線設計により半導体基板上に回路を形成してなる半導体
集積回路装置において、基板上に標準セル群によって構
成された素子領域群に関し、素子領域の高さ方向のサイ
ズが異なるものを1つ以上有することを特徴とする半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4096499A JPH05299508A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4096499A JPH05299508A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05299508A true JPH05299508A (ja) | 1993-11-12 |
Family
ID=14166796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4096499A Pending JPH05299508A (ja) | 1992-04-16 | 1992-04-16 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05299508A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
JP2014236116A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社リコー | スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路 |
US9659871B2 (en) | 2013-10-11 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1992
- 1992-04-16 JP JP4096499A patent/JPH05299508A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
JP2014236116A (ja) * | 2013-06-03 | 2014-12-15 | 株式会社リコー | スタンダードセルのレイアウト方法、スタンダードセルのレイアウトプログラム、および半導体集積回路 |
US9659871B2 (en) | 2013-10-11 | 2017-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device |
US9929180B2 (en) | 2013-10-11 | 2018-03-27 | Samsung Electronics Co., Ltd. | Semiconductor device |
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