JP2001110903A - 集積回路のレイアウト構造、並びにcmos回路のレイアウト設計方法および設計装置 - Google Patents
集積回路のレイアウト構造、並びにcmos回路のレイアウト設計方法および設計装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
(57)【要約】
【課題】 昨今の製造技術の進展に伴い、より効率的な
レイアウトを得るのに適した集積回路のレイアウト構造
およびレイアウト設計方法を提供する。 【解決手段】 CMOS回路のレイアウト設計におい
て、双対関係をなすP型トランジスタT1およびN型ト
ランジスタT2を、レイアウトの一単位となるトランジ
スタペアとして扱う。このトランジスタペアを、P型ト
ランジスタT1とN型トランジスタT2とが近接し、か
つ、P型トランジスタT1のソースまたはドレインと接
続される配線41a,41bと、N型トランジスタのT
2ソースまたはドレインと接続される配線42a,42
bとがほぼ直交方向に引き出し可能となるように、配置
する。
レイアウトを得るのに適した集積回路のレイアウト構造
およびレイアウト設計方法を提供する。 【解決手段】 CMOS回路のレイアウト設計におい
て、双対関係をなすP型トランジスタT1およびN型ト
ランジスタT2を、レイアウトの一単位となるトランジ
スタペアとして扱う。このトランジスタペアを、P型ト
ランジスタT1とN型トランジスタT2とが近接し、か
つ、P型トランジスタT1のソースまたはドレインと接
続される配線41a,41bと、N型トランジスタのT
2ソースまたはドレインと接続される配線42a,42
bとがほぼ直交方向に引き出し可能となるように、配置
する。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路のレイア
ウト設計に関する技術に属する。
ウト設計に関する技術に属する。
【0002】
【従来の技術】従来の集積回路のレイアウト設計では、
一般には、P型ウェルとN型ウェルとの間に幅の大きい
分離領域が必要になるという製造上の制約によって、P
型トランジスタの配置領域とN型トランジスタの配置領
域とは分けられていた。これにより、レイアウト面積が
削減され、また、寄生サイリスタの発生を抑えることが
できた。
一般には、P型ウェルとN型ウェルとの間に幅の大きい
分離領域が必要になるという製造上の制約によって、P
型トランジスタの配置領域とN型トランジスタの配置領
域とは分けられていた。これにより、レイアウト面積が
削減され、また、寄生サイリスタの発生を抑えることが
できた。
【0003】
【発明が解決しようとする課題】しかしながら、昨今の
トレンチ分離等のウエル分離技術によって、P型ウェル
とN型ウェルとの間の分離領域はより小さくなる傾向に
ある。また、低抵抗基板の開発によって、寄生サイリス
タも抑制可能になっている。さらには、SOI(Silico
n-on-Insulator)構造の場合には、トランジスタの拡散
領域自体が分離領域の役割を果たし、しかも寄生サイリ
スタが発生しないという特徴を有する。
トレンチ分離等のウエル分離技術によって、P型ウェル
とN型ウェルとの間の分離領域はより小さくなる傾向に
ある。また、低抵抗基板の開発によって、寄生サイリス
タも抑制可能になっている。さらには、SOI(Silico
n-on-Insulator)構造の場合には、トランジスタの拡散
領域自体が分離領域の役割を果たし、しかも寄生サイリ
スタが発生しないという特徴を有する。
【0004】このような製造技術の進展を考慮すると、
従来のように、P型トランジスタの配置領域とN型トラ
ンジスタの配置領域とを分離してレイアウト設計した場
合には、配線がかえって複雑になったり、面積や遅延時
間がともに増大したりする可能性がある。したがって、
P型トランジスタとN型トランジスタを、その配置領域
を分けないで混在させたレイアウト構造の方が、面積等
の面で有望となる。
従来のように、P型トランジスタの配置領域とN型トラ
ンジスタの配置領域とを分離してレイアウト設計した場
合には、配線がかえって複雑になったり、面積や遅延時
間がともに増大したりする可能性がある。したがって、
P型トランジスタとN型トランジスタを、その配置領域
を分けないで混在させたレイアウト構造の方が、面積等
の面で有望となる。
【0005】しかしながら、このようなレイアウト構造
やレイアウト方法については、未だほとんど提案がな
い。例えば文献(“CMOS VLSI Engineering Silicon-on
-Insulator(SOI)”, James B. Kuo and Ker-Wei Su, Ch
apter 3. P.72, Kluwer Academic Publishers.)には、
SOI構造のインバータ回路のレイアウトの一例が示さ
れているが、一般的な回路をSOI構造の特徴を生かし
て効率よくレイアウトするための構造や方法に関して
は、何ら提案はなされていない。
やレイアウト方法については、未だほとんど提案がな
い。例えば文献(“CMOS VLSI Engineering Silicon-on
-Insulator(SOI)”, James B. Kuo and Ker-Wei Su, Ch
apter 3. P.72, Kluwer Academic Publishers.)には、
SOI構造のインバータ回路のレイアウトの一例が示さ
れているが、一般的な回路をSOI構造の特徴を生かし
て効率よくレイアウトするための構造や方法に関して
は、何ら提案はなされていない。
【0006】前記の問題に鑑み、本発明は、昨今の製造
技術の進展に伴い、より効率的なレイアウトを得るのに
適したレイアウト構造およびレイアウト設計方法を提供
することを課題とする。
技術の進展に伴い、より効率的なレイアウトを得るのに
適したレイアウト構造およびレイアウト設計方法を提供
することを課題とする。
【0007】
【課題を解決するための手段】CMOS回路において、
P型トランジスタのスイッチング回路とN型トランジス
タのスイッチング回路とは、それぞれ双対な2進動作関
係にある。このため、CMOS回路のレイアウト構造に
ついては、P型トランジスタ回路とN型トランジスタ回
路とを互いに双対なトランジスタ接続構造(グラフ構
造)として表し、得られた双対グラフを平面上に描画す
る問題に帰着させることが可能である。これにより、配
線が簡略化された最良のレイアウト構造を得ることがで
きる。本発明は、このような観点からなされたものであ
る。
P型トランジスタのスイッチング回路とN型トランジス
タのスイッチング回路とは、それぞれ双対な2進動作関
係にある。このため、CMOS回路のレイアウト構造に
ついては、P型トランジスタ回路とN型トランジスタ回
路とを互いに双対なトランジスタ接続構造(グラフ構
造)として表し、得られた双対グラフを平面上に描画す
る問題に帰着させることが可能である。これにより、配
線が簡略化された最良のレイアウト構造を得ることがで
きる。本発明は、このような観点からなされたものであ
る。
【0008】具体的には、請求項1の発明が講じた解決
手段は、集積回路のレイアウト構造として、P型トラン
ジスタとN型トランジスタとが近接して配置されてなる
トランジスタペアを備え、前記P型トランジスタのソー
スまたはドレインと接続された配線の引き出し方向と前
記N型トランジスタのソースまたはドレインと接続され
た配線の引き出し方向とがほぼ直交しているものであ
る。
手段は、集積回路のレイアウト構造として、P型トラン
ジスタとN型トランジスタとが近接して配置されてなる
トランジスタペアを備え、前記P型トランジスタのソー
スまたはドレインと接続された配線の引き出し方向と前
記N型トランジスタのソースまたはドレインと接続され
た配線の引き出し方向とがほぼ直交しているものであ
る。
【0009】請求項1の発明によると、集積回路を効率
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
【0010】そして、請求項2の発明では、前記請求項
1の集積回路のレイアウト構造におけるトランジスタペ
アは5個の端子を有し、前記5個の端子のうちの1個は
前記P型トランジスタのゲートと前記N型トランジスタ
のゲートとに接続されたゲート端子であるものとする。
1の集積回路のレイアウト構造におけるトランジスタペ
アは5個の端子を有し、前記5個の端子のうちの1個は
前記P型トランジスタのゲートと前記N型トランジスタ
のゲートとに接続されたゲート端子であるものとする。
【0011】また、請求項3の発明では、前記請求項1
の集積回路のレイアウト構造におけるトランジスタペア
の配置領域は、方形状であるものとする。
の集積回路のレイアウト構造におけるトランジスタペア
の配置領域は、方形状であるものとする。
【0012】また、請求項4の発明が講じた解決手段
は、集積回路のレイアウト構造として、P型トランジス
タとN型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは、前記P
型トランジスタのソースまたはドレインと接続される配
線と前記N型トランジスタのソースまたはドレインと接
続される配線とがほぼ直交方向に引き出し可能に構成さ
れているものである。
は、集積回路のレイアウト構造として、P型トランジス
タとN型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは、前記P
型トランジスタのソースまたはドレインと接続される配
線と前記N型トランジスタのソースまたはドレインと接
続される配線とがほぼ直交方向に引き出し可能に構成さ
れているものである。
【0013】請求項4の発明によると、集積回路を効率
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
【0014】そして、請求項5の発明が講じた解決手段
は、集積回路のレイアウト構造として、P型トランジス
タとN型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは5個の端
子を有し、前記5個の端子のうちの1個は、前記P型ト
ランジスタのゲートと前記N型トランジスタのゲートと
に接続されたゲート端子であるものである。
は、集積回路のレイアウト構造として、P型トランジス
タとN型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは5個の端
子を有し、前記5個の端子のうちの1個は、前記P型ト
ランジスタのゲートと前記N型トランジスタのゲートと
に接続されたゲート端子であるものである。
【0015】請求項5の発明によると、ゲートアレイの
基本セルとして有効な構造を提供できる。
基本セルとして有効な構造を提供できる。
【0016】そして、請求項6の発明では、前記請求項
1,4または5の集積回路のレイアウト構造は、前記ト
ランジスタペアを複数個備えており、前記複数のトラン
ジスタペアがアレイ状に配置されているものとする。
1,4または5の集積回路のレイアウト構造は、前記ト
ランジスタペアを複数個備えており、前記複数のトラン
ジスタペアがアレイ状に配置されているものとする。
【0017】また、請求項7の発明が講じた解決手段
は、CMOS回路のレイアウト設計方法として、前記C
MOS回路が有するトランジスタのうち、双対関係をな
すP型トランジスタおよびN型トランジスタを、レイア
ウトの一単位となるトランジスタペアとして扱い、前記
トランジスタペアを、前記P型トランジスタと前記N型
トランジスタとが近接し、かつ、前記P型トランジスタ
のソースまたはドレインと接続される配線と前記N型ト
ランジスタのソースまたはドレインと接続される配線と
がほぼ直交方向に引き出し可能となるように、配置する
ものである。
は、CMOS回路のレイアウト設計方法として、前記C
MOS回路が有するトランジスタのうち、双対関係をな
すP型トランジスタおよびN型トランジスタを、レイア
ウトの一単位となるトランジスタペアとして扱い、前記
トランジスタペアを、前記P型トランジスタと前記N型
トランジスタとが近接し、かつ、前記P型トランジスタ
のソースまたはドレインと接続される配線と前記N型ト
ランジスタのソースまたはドレインと接続される配線と
がほぼ直交方向に引き出し可能となるように、配置する
ものである。
【0018】そして、請求項8の発明では、前記請求項
7のCMOS回路のレイアウト設計方法において、P型
トランジスタとN型トランジスタとが近接して配置され
てなり、かつ、前記P型トランジスタのソースまたはド
レインと接続される配線と前記N型トランジスタのソー
スまたはドレインと接続される配線とがほぼ直交方向に
引き出し可能に構成されている基本セルがアレイ状に配
置されたゲートアレイを準備し、前記トランジスタペア
をなすP型トランジスタおよびN型トランジスタを前記
基本セルのP型トランジスタおよびN型トランジスタに
それぞれ割り当てるものとする。
7のCMOS回路のレイアウト設計方法において、P型
トランジスタとN型トランジスタとが近接して配置され
てなり、かつ、前記P型トランジスタのソースまたはド
レインと接続される配線と前記N型トランジスタのソー
スまたはドレインと接続される配線とがほぼ直交方向に
引き出し可能に構成されている基本セルがアレイ状に配
置されたゲートアレイを準備し、前記トランジスタペア
をなすP型トランジスタおよびN型トランジスタを前記
基本セルのP型トランジスタおよびN型トランジスタに
それぞれ割り当てるものとする。
【0019】また、請求項9の発明では、前記請求項7
または8のCMOS回路のレイアウト設計方法は、前記
CMOS回路についてP型トランジスタ回路およびN型
トランジスタ回路の平面描画を求める工程と、前記平面
描画から双対関係をなすP型トランジスタおよびN型ト
ランジスタを前記トランジスタペアとしてグルーピング
する工程とを備えているものとする。
または8のCMOS回路のレイアウト設計方法は、前記
CMOS回路についてP型トランジスタ回路およびN型
トランジスタ回路の平面描画を求める工程と、前記平面
描画から双対関係をなすP型トランジスタおよびN型ト
ランジスタを前記トランジスタペアとしてグルーピング
する工程とを備えているものとする。
【0020】また、請求項10の発明が講じた解決手段
は、CMOS回路のレイアウト設計装置として、前記C
MOS回路についてP型トランジスタ回路およびN型ト
ランジスタ回路の平面描画を求める手段と、前記平面描
画から双対関係をなすP型トランジスタおよびN型トラ
ンジスタをレイアウトの一単位となるトランジスタペア
としてグルーピングする手段と、前記平面描画における
相対的な位置関係に従って、前記各トランジスタペア
を、当該P型トランジスタと当該N型トランジスタとが
近接しかつ当該P型トランジスタのソースまたはドレイ
ンと接続される配線と当該N型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように初期配置する手段と、各トランジ
スタペアについて、互いの重なりを除去しかつ互いに接
続されるトランジスタペア同士が近接するように配置改
善を行う手段と、配置されたトランジスタペアの端子間
の配線を行う手段とを備えているものである。
は、CMOS回路のレイアウト設計装置として、前記C
MOS回路についてP型トランジスタ回路およびN型ト
ランジスタ回路の平面描画を求める手段と、前記平面描
画から双対関係をなすP型トランジスタおよびN型トラ
ンジスタをレイアウトの一単位となるトランジスタペア
としてグルーピングする手段と、前記平面描画における
相対的な位置関係に従って、前記各トランジスタペア
を、当該P型トランジスタと当該N型トランジスタとが
近接しかつ当該P型トランジスタのソースまたはドレイ
ンと接続される配線と当該N型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように初期配置する手段と、各トランジ
スタペアについて、互いの重なりを除去しかつ互いに接
続されるトランジスタペア同士が近接するように配置改
善を行う手段と、配置されたトランジスタペアの端子間
の配線を行う手段とを備えているものである。
【0021】また、請求項11の発明が講じた解決手段
は、CMOS回路のレイアウト設計装置として、P型ト
ランジスタとN型トランジスタとが近接して配置されて
なりかつ前記P型トランジスタのソースまたはドレイン
と接続される配線と前記N型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能に構成されている基本セルがアレイ状に配置され
たゲートアレイを用い、かつ、前記CMOS回路につい
てP型トランジスタ回路およびN型トランジスタ回路の
平面描画を求める手段と、前記平面描画から双対関係を
なすP型トランジスタおよびN型トランジスタをレイア
ウトの一単位となるトランジスタペアとしてグルーピン
グする手段と、前記平面描画における相対的な位置関係
に従って、前記トランジスタペアを前記ゲートアレイの
基本セルに初期割り当てする手段と、各トランジスタペ
アの割り当てを面積または総配線長等の指標に従って改
善する手段と、配置されたトランジスタペアの端子間の
配線を行う手段とを備えているものである。
は、CMOS回路のレイアウト設計装置として、P型ト
ランジスタとN型トランジスタとが近接して配置されて
なりかつ前記P型トランジスタのソースまたはドレイン
と接続される配線と前記N型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能に構成されている基本セルがアレイ状に配置され
たゲートアレイを用い、かつ、前記CMOS回路につい
てP型トランジスタ回路およびN型トランジスタ回路の
平面描画を求める手段と、前記平面描画から双対関係を
なすP型トランジスタおよびN型トランジスタをレイア
ウトの一単位となるトランジスタペアとしてグルーピン
グする手段と、前記平面描画における相対的な位置関係
に従って、前記トランジスタペアを前記ゲートアレイの
基本セルに初期割り当てする手段と、各トランジスタペ
アの割り当てを面積または総配線長等の指標に従って改
善する手段と、配置されたトランジスタペアの端子間の
配線を行う手段とを備えているものである。
【0022】
【発明の実施の形態】図1は集積回路であるCMOS回
路の回路例を示す図である。図1に示すように、CMO
S回路とは、Pチャネルトランジスタ回路1A,1Bと
Nチャネルトランジスタ回路2とによって構成され、P
チャネルトランジスタ回路1A,1BおよびNチャネル
トランジスタ回路2が、その一方が導通状態のときは他
方が必ず非導通状態になり、その一方が非導通状態のと
きは他方が必ず導通状態になる、というような、相補的
な動作を行う回路のことをいう。
路の回路例を示す図である。図1に示すように、CMO
S回路とは、Pチャネルトランジスタ回路1A,1Bと
Nチャネルトランジスタ回路2とによって構成され、P
チャネルトランジスタ回路1A,1BおよびNチャネル
トランジスタ回路2が、その一方が導通状態のときは他
方が必ず非導通状態になり、その一方が非導通状態のと
きは他方が必ず導通状態になる、というような、相補的
な動作を行う回路のことをいう。
【0023】図1(a),(b)の回路は、構造は異な
るが、その動作はいずれも次の式で与えられる。
るが、その動作はいずれも次の式で与えられる。
【0024】 Z=A*B+C*(A+D) =A(B+C)+C*D
【0025】図1(a)の回路において、Pチャネルト
ランジスタ回路1AとNチャネルトランジスタ回路2と
は、その接続構造が双対な関係にある。このような場合
には、Pチャネルトランジスタ回路1AとNチャネルト
ランジスタ回路2の接続構造は双対グラフによって表す
ことができ、一方の接続情報を表すグラフの平面描画か
ら他方の接続情報を表すグラフの平面描画を得ることが
できる。
ランジスタ回路1AとNチャネルトランジスタ回路2と
は、その接続構造が双対な関係にある。このような場合
には、Pチャネルトランジスタ回路1AとNチャネルト
ランジスタ回路2の接続構造は双対グラフによって表す
ことができ、一方の接続情報を表すグラフの平面描画か
ら他方の接続情報を表すグラフの平面描画を得ることが
できる。
【0026】ここで、平面描画とは、与えられたグラフ
の枝が互いに交差しないように平面上に描画することを
いう。全ての2進回路は、動作記述を満たす平面描画可
能なグラフに変換することが可能である。ただし、CM
OS回路が全て平面描画可能であるとは限らない。
の枝が互いに交差しないように平面上に描画することを
いう。全ての2進回路は、動作記述を満たす平面描画可
能なグラフに変換することが可能である。ただし、CM
OS回路が全て平面描画可能であるとは限らない。
【0027】図2を用いて接続構造を表す双対グラフに
ついて説明する。ここでは、図1(a)の回路について
平面描画を行うものとする。接続構造の双対性に関する
説明を容易にするために、Pチャネルトランジスタ回路
1Aの接続情報をグラフA,Nチャネルトランジスタ回
路2の接続情報をグラフBと表し、グラフの点を頂点、
線を枝と呼ぶ。また、複数の枝によって囲まれた閉平面
領域を面と呼ぶ。
ついて説明する。ここでは、図1(a)の回路について
平面描画を行うものとする。接続構造の双対性に関する
説明を容易にするために、Pチャネルトランジスタ回路
1Aの接続情報をグラフA,Nチャネルトランジスタ回
路2の接続情報をグラフBと表し、グラフの点を頂点、
線を枝と呼ぶ。また、複数の枝によって囲まれた閉平面
領域を面と呼ぶ。
【0028】図2(a)はPチャネルトランジスタ回路
1Aの接続情報を表すグラフAを平面描画した結果を示
す図である。図2(a)に示すように、グラフAを平面
に描いたときには、グラフAの各枝によって、平面が複
数の面10A,10B,10Cおよび10Dに分割され
る。
1Aの接続情報を表すグラフAを平面描画した結果を示
す図である。図2(a)に示すように、グラフAを平面
に描いたときには、グラフAの各枝によって、平面が複
数の面10A,10B,10Cおよび10Dに分割され
る。
【0029】次に、図2(b)に示すように、グラフA
の各面10A,10B,10Cおよび10D上にグラフ
Bの頂点11A,11B,11Cおよび11Dをそれぞ
れ配置し、グラフBの各頂点同士の間に、その間に存在
するグラフAの枝に対応させてグラフBの枝を引く。例
えば、グラフBの頂点11A,11Bの間には、グラフ
Aの枝12A,12Bのそれぞれに対応させて、グラフ
Bの枝13A,13Bを引く。同様の処理を、各頂点同
士の間に対してそれぞれ行う。
の各面10A,10B,10Cおよび10D上にグラフ
Bの頂点11A,11B,11Cおよび11Dをそれぞ
れ配置し、グラフBの各頂点同士の間に、その間に存在
するグラフAの枝に対応させてグラフBの枝を引く。例
えば、グラフBの頂点11A,11Bの間には、グラフ
Aの枝12A,12Bのそれぞれに対応させて、グラフ
Bの枝13A,13Bを引く。同様の処理を、各頂点同
士の間に対してそれぞれ行う。
【0030】この結果、図2(c)に一点鎖線で示すよ
うに、Nチャネルトランジスタ回路2の接続情報を表す
グラフBを得ることができる。このように、CMOS回
路において、Pチャネルトランジスタ回路の平面描画が
与えられたときには、これと双対関係にあるNチャネル
トランジスタの構造を表す平面描画を必ず得ることがで
きる。
うに、Nチャネルトランジスタ回路2の接続情報を表す
グラフBを得ることができる。このように、CMOS回
路において、Pチャネルトランジスタ回路の平面描画が
与えられたときには、これと双対関係にあるNチャネル
トランジスタの構造を表す平面描画を必ず得ることがで
きる。
【0031】図3は図2(c)の双対グラフにおいて、
対応関係にあるトランジスタをペアにしたものを示す図
である。図3に示すように、トランジスタP1,N1に
よってトランジスタペア20A1が構成され、同様に、
トランジスタP2,N3によってトランジスタペア20
Bが、トランジスタP3,N2によってトランジスタペ
ア20Cが、トランジスタP4,N4によってトランジ
スタペア20A2が、トランジスタP5,N5によって
トランジスタペア20Dが、それぞれ構成されている。
対応関係にあるトランジスタをペアにしたものを示す図
である。図3に示すように、トランジスタP1,N1に
よってトランジスタペア20A1が構成され、同様に、
トランジスタP2,N3によってトランジスタペア20
Bが、トランジスタP3,N2によってトランジスタペ
ア20Cが、トランジスタP4,N4によってトランジ
スタペア20A2が、トランジスタP5,N5によって
トランジスタペア20Dが、それぞれ構成されている。
【0032】図3に示す各トランジスタペアについて、
これに属するPチャネルトランジスタおよびNチャネル
トランジスタを近接して配置すれば、各トランジスタペ
アのトランジスタ間の配線は、図3から伺えるように、
単純な一層配線で済む。本発明は、以上のような知見に
基づいてなされたものである。
これに属するPチャネルトランジスタおよびNチャネル
トランジスタを近接して配置すれば、各トランジスタペ
アのトランジスタ間の配線は、図3から伺えるように、
単純な一層配線で済む。本発明は、以上のような知見に
基づいてなされたものである。
【0033】すなわち本発明は、CMOS回路につい
て、P型トランジスタ回路およびN型トランジスタ回路
を平面描画し、双対関係をなすP型トランジスタおよび
N型トランジスタを、レイアウトの一単位となるトラン
ジスタペアとして扱うものである。そして、このトラン
ジスタペアを、P型トランジスタとN型トランジスタと
が近接し、かつ、P型トランジスタのソースまたはドレ
インと接続される配線とN型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能となるように、配置する。このような配置によ
り、各トランジスタペアの間の配線を1層配線によって
行うことができる。
て、P型トランジスタ回路およびN型トランジスタ回路
を平面描画し、双対関係をなすP型トランジスタおよび
N型トランジスタを、レイアウトの一単位となるトラン
ジスタペアとして扱うものである。そして、このトラン
ジスタペアを、P型トランジスタとN型トランジスタと
が近接し、かつ、P型トランジスタのソースまたはドレ
インと接続される配線とN型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能となるように、配置する。このような配置によ
り、各トランジスタペアの間の配線を1層配線によって
行うことができる。
【0034】図4は図3の双対グラフに従って、P型ト
ランジスタの配置領域とN型トランジスタの配置領域と
を分離しないで配置配線を行ったレイアウト結果を示す
図である。これに対して図5は比較例としての従来の配
置配線を行ったレイアウト結果を示す図である。
ランジスタの配置領域とN型トランジスタの配置領域と
を分離しないで配置配線を行ったレイアウト結果を示す
図である。これに対して図5は比較例としての従来の配
置配線を行ったレイアウト結果を示す図である。
【0035】従来のCMOS回路では、製造上の理由か
ら、Pチャネル領域とNチャネル領域との間に分離領域
を設ける必要があった。このため一般には、図5に示す
ように、P型トランジスタの配置領域とN型トランジス
タの配置領域とは分離してそれぞれ帯状に形成されてい
た。
ら、Pチャネル領域とNチャネル領域との間に分離領域
を設ける必要があった。このため一般には、図5に示す
ように、P型トランジスタの配置領域とN型トランジス
タの配置領域とは分離してそれぞれ帯状に形成されてい
た。
【0036】これに対して図4に示すレイアウトでは、
図5と比べて約10%ほど面積が縮小されている。しか
しながら、図4の例で見る限りにおいては、ゲートや金
属配線等が必ずしも簡略化されているとは限らない。ま
た、拡散共有による面積削減の点では、従来の方が有利
である。一方、本発明の方が、トランジスタの配置位置
に関する制約が少ないため、面積をより削減できる可能
性がある。このため、拡散共有個所が予め特定できない
ゲートアレイのようなセル構造に対して、本発明の効果
は顕著に得られる。
図5と比べて約10%ほど面積が縮小されている。しか
しながら、図4の例で見る限りにおいては、ゲートや金
属配線等が必ずしも簡略化されているとは限らない。ま
た、拡散共有による面積削減の点では、従来の方が有利
である。一方、本発明の方が、トランジスタの配置位置
に関する制約が少ないため、面積をより削減できる可能
性がある。このため、拡散共有個所が予め特定できない
ゲートアレイのようなセル構造に対して、本発明の効果
は顕著に得られる。
【0037】図6は本実施形態に係るトランジスタペア
の基本的なレイアウトの例を示す図である。まず、図6
(a)に示すレイアウトでは、P型トランジスタT1の
ソース、ゲートおよびドレインを結ぶ線L1と、N型ト
ランジスタT2のソース、ゲートおよびドレインを結ぶ
線L2とが直交している。このため、P型トランジスタ
T1のソースまたはドレインと接続された上層配線41
a,41bの引き出し方向と、N型トランジスタT2の
ソースまたはドレインと接続された上層配線42a,4
2bの引き出し方向とを、ほぼ直交させることができ
る。
の基本的なレイアウトの例を示す図である。まず、図6
(a)に示すレイアウトでは、P型トランジスタT1の
ソース、ゲートおよびドレインを結ぶ線L1と、N型ト
ランジスタT2のソース、ゲートおよびドレインを結ぶ
線L2とが直交している。このため、P型トランジスタ
T1のソースまたはドレインと接続された上層配線41
a,41bの引き出し方向と、N型トランジスタT2の
ソースまたはドレインと接続された上層配線42a,4
2bの引き出し方向とを、ほぼ直交させることができ
る。
【0038】また、このトランジスタペアは5個の端子
71a〜71d,72を有し、ゲート端子72はP型ト
ランジスタT1のゲートとN型トランジスタT2のゲー
トとに接続されている。
71a〜71d,72を有し、ゲート端子72はP型ト
ランジスタT1のゲートとN型トランジスタT2のゲー
トとに接続されている。
【0039】図6(b),(c)に示すレイアウトはそ
れぞれ図6(a)のレイアウトをコンパクションしたも
のであり、P型トランジスタT1のソースまたはドレイ
ンと接続される配線とN型トランジスタT2のソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能に、構成されている。また、面積の面でより有
利になるように、トランジスタペアの配置領域はほぼ正
方形状になっている。
れぞれ図6(a)のレイアウトをコンパクションしたも
のであり、P型トランジスタT1のソースまたはドレイ
ンと接続される配線とN型トランジスタT2のソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能に、構成されている。また、面積の面でより有
利になるように、トランジスタペアの配置領域はほぼ正
方形状になっている。
【0040】さらに、図6に示すようなレイアウトを持
つ基本セルがアレイ状に配置されたゲートアレイのマス
タースライスを準備することによって、CMOS回路を
図3に示すような平面描画に基づいて、LSI上に容易
にマッピングさせることができる。
つ基本セルがアレイ状に配置されたゲートアレイのマス
タースライスを準備することによって、CMOS回路を
図3に示すような平面描画に基づいて、LSI上に容易
にマッピングさせることができる。
【0041】図7は本実施形態に係るゲートアレイのマ
スタースライスの例を示す図である。同図中、(a)は
図6(b)のレイアウトを有する基本セルをアレイ状に
配置したゲートアレイのマスタースライスであり、
(b)は、図7(a)を配置配線用にシンボリック表現
したものである。
スタースライスの例を示す図である。同図中、(a)は
図6(b)のレイアウトを有する基本セルをアレイ状に
配置したゲートアレイのマスタースライスであり、
(b)は、図7(a)を配置配線用にシンボリック表現
したものである。
【0042】図8は本実施形態に係るCMOS回路のレ
イアウト設計方法の処理の流れを示すフローチャートで
ある。ここでは、図7に示すようなゲートアレイのマス
タースライスがすでに準備されているものとする。
イアウト設計方法の処理の流れを示すフローチャートで
ある。ここでは、図7に示すようなゲートアレイのマス
タースライスがすでに準備されているものとする。
【0043】図1(a)に示すようなCMOS回路が与
えられたとすると、まずステップS11において、図3
に示すようなP型トランジスタ回路およびN型トランジ
スタ回路の平面描画を求める。次にステップS12にお
いて、双対関係をなすP型トランジスタおよびN型トラ
ンジスタをトランジスタペアとしてグルーピングする。
そしてステップS13において、平面描画における相対
的な位置関係に従って、各トランジスタペアを、ゲート
アレイ上の基本セルに初期割り当てする。その後ステッ
プS14において、必要に応じて、配置の移動、入れ替
え等の配置改善を行う。この場合、面積や総配線長等の
配置最適化のための指標を定義し、この指標に対する評
価値が改善されるように配置改善を行う。そしてステッ
プS15において、配置されたトランジスタペアの端子
間の配線を行う。この場合、平面描画における枝の位置
に従って、配線経路を決定する。図9は配線結果の一例
を示す図である。
えられたとすると、まずステップS11において、図3
に示すようなP型トランジスタ回路およびN型トランジ
スタ回路の平面描画を求める。次にステップS12にお
いて、双対関係をなすP型トランジスタおよびN型トラ
ンジスタをトランジスタペアとしてグルーピングする。
そしてステップS13において、平面描画における相対
的な位置関係に従って、各トランジスタペアを、ゲート
アレイ上の基本セルに初期割り当てする。その後ステッ
プS14において、必要に応じて、配置の移動、入れ替
え等の配置改善を行う。この場合、面積や総配線長等の
配置最適化のための指標を定義し、この指標に対する評
価値が改善されるように配置改善を行う。そしてステッ
プS15において、配置されたトランジスタペアの端子
間の配線を行う。この場合、平面描画における枝の位置
に従って、配線経路を決定する。図9は配線結果の一例
を示す図である。
【0044】ゲートアレイ以外の方式の場合には、次の
ようにレイアウト設計を実行すればよい。ゲートアレイ
のマスタースライスが予め準備されていないので、ステ
ップS12においてトランジスタペアをグルーピングし
た後に、ステップS13において、トランジスタペアを
レイアウトの単位として、互いの重なりを許容した上
で、平面描画における相対的な位置関係を満たすよう
に、初期配置する。その後ステップS14において、重
なりのあるトランジスタペア同士の間には反発力を、離
れたトランジスタペア同士の間には引力をそれぞれ仮想
的に定義し、これらの仮想的な力に従って配置改善を行
う。その後、ステップS15において、配置されたトラ
ンジスタペアの端子間の配線を行う。
ようにレイアウト設計を実行すればよい。ゲートアレイ
のマスタースライスが予め準備されていないので、ステ
ップS12においてトランジスタペアをグルーピングし
た後に、ステップS13において、トランジスタペアを
レイアウトの単位として、互いの重なりを許容した上
で、平面描画における相対的な位置関係を満たすよう
に、初期配置する。その後ステップS14において、重
なりのあるトランジスタペア同士の間には反発力を、離
れたトランジスタペア同士の間には引力をそれぞれ仮想
的に定義し、これらの仮想的な力に従って配置改善を行
う。その後、ステップS15において、配置されたトラ
ンジスタペアの端子間の配線を行う。
【0045】図10は本実施形態に係るレイアウト設計
を実行可能な装置の構成例を示すブロック図である。図
10に示すレイアウト設計装置は、実際にはコンピュー
タとソフトウェアの組み合わせによって実現される。図
10に示すレイアウト設計装置は、平面描画を求める手
段51(S11に対応)、トランジスタペアをグルーピ
ングする手段52(S12に対応)、初期配置を行う手
段53(S13に対応)、配置改善を行う手段54(S
14に対応)および配線を行う手段55(S15に対
応)を備えており、回路データ61および、ゲートアレ
イの基本セル、デザインルールまたはゲートアレイチッ
プ等の情報を持つテクノロジデータ62を用いて、本実
施形態に係るレイアウト設計を実行し、配置配線結果6
3を得る。
を実行可能な装置の構成例を示すブロック図である。図
10に示すレイアウト設計装置は、実際にはコンピュー
タとソフトウェアの組み合わせによって実現される。図
10に示すレイアウト設計装置は、平面描画を求める手
段51(S11に対応)、トランジスタペアをグルーピ
ングする手段52(S12に対応)、初期配置を行う手
段53(S13に対応)、配置改善を行う手段54(S
14に対応)および配線を行う手段55(S15に対
応)を備えており、回路データ61および、ゲートアレ
イの基本セル、デザインルールまたはゲートアレイチッ
プ等の情報を持つテクノロジデータ62を用いて、本実
施形態に係るレイアウト設計を実行し、配置配線結果6
3を得る。
【0046】
【発明の効果】以上のように本発明によると、集積回路
について、効率が良く、面積の小さなレイアウトを容易
に設計することができる。これにより、集積回路の低コ
スト化および高性能化を実現することができ、その産業
的効果は大きい。
について、効率が良く、面積の小さなレイアウトを容易
に設計することができる。これにより、集積回路の低コ
スト化および高性能化を実現することができ、その産業
的効果は大きい。
【図1】(a),(b)はCMOS回路の回路例を示す
図である。
図である。
【図2】(a)〜(c)は接続構造を表す双対グラフを
説明するための図である。
説明するための図である。
【図3】トランジスタペアを表す双対グラフである。
【図4】図3に従った本実施形態に係るレイアウト結果
を示す図である。
を示す図である。
【図5】従来の配置配線を行ったレイアウト結果を示す
図である。
図である。
【図6】(a)〜(c)は本発明の一実施形態に係るト
ランジスタペアの基本的なレイアウトの例と、これに上
層配線が施された結果とを示す図である。
ランジスタペアの基本的なレイアウトの例と、これに上
層配線が施された結果とを示す図である。
【図7】(a),(b)は本発明の一実施形態に係るゲ
ートアレイのマスタースライスの例を示す図である。
ートアレイのマスタースライスの例を示す図である。
【図8】本発明の一実施形態に係るレイアウト設計方法
を示すフローチャートである。
を示すフローチャートである。
【図9】本発明の一実施形態に係るレイアウト設計方法
による配線結果の一例を示す図である。
による配線結果の一例を示す図である。
【図10】本発明の一実施形態に係るレイアウト設計装
置の構成例を示すブロック図である。
置の構成例を示すブロック図である。
T1 P型トランジスタ T2 N型トランジスタ 1A,1B P型トランジスタ回路 2 N型トランジスタ回路 20A1,20A2,20B,20C,20D トラン
ジスタペア 41a,41b,42a,42b 配線 71a,71b,71c,71d 端子 72 ゲート端子
ジスタペア 41a,41b,42a,42b 配線 71a,71b,71c,71d 端子 72 ゲート端子
Claims (11)
- 【請求項1】 集積回路のレイアウト構造であって、 P型トランジスタとN型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記P型トランジスタのソースまたはドレインと接続さ
れた配線の引き出し方向と、前記N型トランジスタのソ
ースまたはドレインと接続された配線の引き出し方向と
が、ほぼ直交していることを特徴とする集積回路のレイ
アウト構造。 - 【請求項2】 請求項1記載の集積回路のレイアウト構
造において、 前記トランジスタペアは、5個の端子を有し、 前記5個の端子のうちの1個は、前記P型トランジスタ
のゲートと前記N型トランジスタのゲートとに接続され
たゲート端子であることを特徴とする集積回路のレイア
ウト構造。 - 【請求項3】 請求項1記載の集積回路のレイアウト構
造において、 前記トランジスタペアの配置領域は、ほぼ正方形状であ
ることを特徴とする集積回路のレイアウト構造。 - 【請求項4】 集積回路のレイアウト構造であって、 P型トランジスタとN型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記トランジスタペアは、前記P型トランジスタのソー
スまたはドレインと接続される配線と前記N型トランジ
スタのソースまたはドレインと接続される配線とがほぼ
直交方向に引き出し可能に、構成されていることを特徴
とする集積回路のレイアウト構造。 - 【請求項5】 集積回路のレイアウト構造であって、 P型トランジスタとN型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記トランジスタペアは、5個の端子を有し、 前記5個の端子のうちの1個は、前記P型トランジスタ
のゲートと前記N型トランジスタのゲートとに接続され
たゲート端子であることを特徴とする集積回路のレイア
ウト構造。 - 【請求項6】 請求項1,4または5記載の集積回路の
レイアウト構造において、 前記トランジスタペアを、複数個備えており、 前記複数のトランジスタペアが、アレイ状に配置されて
いることを特徴とする集積回路のレイアウト構造。 - 【請求項7】 CMOS回路のレイアウト設計方法であ
って、 前記CMOS回路が有するトランジスタのうち、双対関
係をなすP型トランジスタおよびN型トランジスタを、
レイアウトの一単位となるトランジスタペアとして扱
い、 前記トランジスタペアを、 前記P型トランジスタと前記N型トランジスタとが近接
し、かつ、前記P型トランジスタのソースまたはドレイ
ンと接続される配線と前記N型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように、配置することを特徴とするCM
OS回路のレイアウト設計方法。 - 【請求項8】 請求項7記載のCMOS回路のレイアウ
ト設計方法において、 P型トランジスタとN型トランジスタとが近接して配置
されてなり、かつ、前記P型トランジスタのソースまた
はドレインと接続される配線と前記N型トランジスタの
ソースまたはドレインと接続される配線とがほぼ直交方
向に引き出し可能に構成されている基本セルが、アレイ
状に配置されたゲートアレイを準備し、 前記トランジスタペアをなすP型トランジスタおよびN
型トランジスタを、前記基本セルのP型トランジスタお
よびN型トランジスタに、それぞれ割り当てることを特
徴とするCMOS回路のレイアウト設計方法。 - 【請求項9】 請求項7または8記載のCMOS回路の
レイアウト設計方法において、 前記CMOS回路について、P型トランジスタ回路およ
びN型トランジスタ回路の平面描画を求める工程と、 前記平面描画から、双対関係をなすP型トランジスタお
よびN型トランジスタを、前記トランジスタペアとし
て、グルーピングする工程とを備えていることを特徴と
するCMOS回路のレイアウト設計方法。 - 【請求項10】 CMOS回路のレイアウト設計装置で
あって、 前記CMOS回路について、P型トランジスタ回路およ
びN型トランジスタ回路の平面描画を求める手段と、 前記平面描画から、双対関係をなすP型トランジスタお
よびN型トランジスタを、レイアウトの一単位となるト
ランジスタペアとして、グルーピングする手段と、 前記平面描画における相対的な位置関係に従って、前記
各トランジスタペアを、当該P型トランジスタと当該N
型トランジスタとが近接し、かつ、当該P型トランジス
タのソースまたはドレインと接続される配線と当該N型
トランジスタのソースまたはドレインと接続される配線
とがほぼ直交方向に引き出し可能となるように、初期配
置する手段と、 各トランジスタペアについて、互いの重なりを除去し、
かつ、互いに接続されるトランジスタペア同士が近接す
るように、配置改善を行う手段と、 配置されたトランジスタペアの端子間の配線を行う手段
とを備えていることを特徴とするCMOS回路のレイア
ウト設計装置。 - 【請求項11】 CMOS回路のレイアウト設計装置で
あって、 P型トランジスタとN型トランジスタとが近接して配置
されてなり、かつ、前記P型トランジスタのソースまた
はドレインと接続される配線と前記N型トランジスタの
ソースまたはドレインと接続される配線とがほぼ直交方
向に引き出し可能に構成されている基本セルが、アレイ
状に配置されたゲートアレイを用い、かつ、 前記CMOS回路について、P型トランジスタ回路およ
びN型トランジスタ回路の平面描画を求める手段と、 前記平面描画から、双対関係をなすP型トランジスタお
よびN型トランジスタを、レイアウトの一単位となるト
ランジスタペアとして、グルーピングする手段と、 前記平面描画における相対的な位置関係に従って、前記
トランジスタペアを、前記ゲートアレイの基本セルに初
期割り当てする手段と、 各トランジスタペアの割り当てを、面積または総配線長
等の指標に従って改善する手段と、 配置されたトランジスタペアの端子間の配線を行う手段
とを備えていることを特徴とするCMOS回路のレイア
ウト設計装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29087399A JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにcmos回路のレイアウト設計方法および設計装置 |
US09/684,621 US6516458B1 (en) | 1999-10-13 | 2000-10-10 | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit |
TW089121375A TW476143B (en) | 1999-10-13 | 2000-10-12 | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29087399A JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにcmos回路のレイアウト設計方法および設計装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001110903A true JP2001110903A (ja) | 2001-04-20 |
Family
ID=17761617
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29087399A Pending JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにcmos回路のレイアウト設計方法および設計装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6516458B1 (ja) |
JP (1) | JP2001110903A (ja) |
TW (1) | TW476143B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6845198B2 (en) * | 2003-03-25 | 2005-01-18 | Sioptical, Inc. | High-speed silicon-based electro-optic modulator |
JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
EP1655779A3 (en) * | 2004-11-05 | 2007-10-31 | Fujitsu Limited | Semiconductor integrated circuit and design method therefor |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
US4742471A (en) * | 1985-10-31 | 1988-05-03 | International Business Machines Corporation | Method for improving wirability of master-image DCVS chips |
EP0393620B1 (en) * | 1989-04-19 | 1997-10-22 | Seiko Epson Corporation | Semiconductor device |
US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
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