JPS61168954A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61168954A JPS61168954A JP60009707A JP970785A JPS61168954A JP S61168954 A JPS61168954 A JP S61168954A JP 60009707 A JP60009707 A JP 60009707A JP 970785 A JP970785 A JP 970785A JP S61168954 A JPS61168954 A JP S61168954A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOSFETからなる集積回路に関し、とくに
個々のMOSFETの微細化、薄膜化による高速化、高
集積化に適する集積回路の構成に関するものである。
個々のMOSFETの微細化、薄膜化による高速化、高
集積化に適する集積回路の構成に関するものである。
MOSFETからなる集積回路は、年々側々のMOSF
ETの微細化、薄膜化により高速化、高集積化の傾向に
ある。
ETの微細化、薄膜化により高速化、高集積化の傾向に
ある。
集積回路を構成する個々のMOSFETの微細化、薄膜
化に伴ない、ゲート長の短縮によりパンチスルー耐圧が
低下し、ソース・ドレイン接合深さの建網によりアバラ
ンシエ耐圧が低下するため、最大電源電圧が低下すると
いう問題が起る。またゲート酸化膜の薄膜化により、ゲ
ート酸化膜の絶縁耐圧が低下するため、最大入力電圧が
低下するという問題が起る。
化に伴ない、ゲート長の短縮によりパンチスルー耐圧が
低下し、ソース・ドレイン接合深さの建網によりアバラ
ンシエ耐圧が低下するため、最大電源電圧が低下すると
いう問題が起る。またゲート酸化膜の薄膜化により、ゲ
ート酸化膜の絶縁耐圧が低下するため、最大入力電圧が
低下するという問題が起る。
本発明は従来の問題点を解決するため、集積回路のチッ
プを入出力回路部と内部回路部に分け、入出力回路部は
ゲート酸化膜嘆厚、ゲート長、ソ−ス・ドレイン接合深
さのそれぞれ大きなMOSFETで構成し、内部回路部
はゲート酸化膜膜厚、ゲート長、ソース・ドレイン接合
深さのそれぞれ小さなNo 5FETで構成し、外部か
ら供給する高い電源電圧を、入出力回路部へはそのまま
供給し、内部回路へはツェナダイオードなどによりミ圧
降下させて供給することを特徴としている。
プを入出力回路部と内部回路部に分け、入出力回路部は
ゲート酸化膜嘆厚、ゲート長、ソ−ス・ドレイン接合深
さのそれぞれ大きなMOSFETで構成し、内部回路部
はゲート酸化膜膜厚、ゲート長、ソース・ドレイン接合
深さのそれぞれ小さなNo 5FETで構成し、外部か
ら供給する高い電源電圧を、入出力回路部へはそのまま
供給し、内部回路へはツェナダイオードなどによりミ圧
降下させて供給することを特徴としている。
本発明は、動作速度および集積度を大きく左右する内部
回路部を微細なMOSFETで構成しているので、集積
回路全体としては高速高集積度を有し、入出力回路部は
ゲート酸化膜の膜厚が厚く、ゲート長、ソース・ドレイ
ン接合深さの大きいMOSFETで構成しているので、
電源電圧を高くでき、内部回路部へは、高い電源電圧を
ツェナダイオードなどで電圧降下させて供給するので微
細MO5FETの耐圧を越えない。以下図面により詳細
に説明する。
回路部を微細なMOSFETで構成しているので、集積
回路全体としては高速高集積度を有し、入出力回路部は
ゲート酸化膜の膜厚が厚く、ゲート長、ソース・ドレイ
ン接合深さの大きいMOSFETで構成しているので、
電源電圧を高くでき、内部回路部へは、高い電源電圧を
ツェナダイオードなどで電圧降下させて供給するので微
細MO5FETの耐圧を越えない。以下図面により詳細
に説明する。
第1図は本発明のMOSFE Tからなる集積回路チッ
プ10の構成の一実施例の概要図である。 1が入出力
回路部で、2が内部回路部である。第1図に示すように
、集積回路チップ1oを入出力回路部1と内部回路部2
に分け、入出力回路部1はゲート酸化膜が厚く、ゲート
長が長く、ソース・ドレイン接合深さの深いMOSFE
Tで構成し、内部回路部2はゲート酸化膜が薄く、ゲー
ト長が短かく、ソース・ドレイン接合深さの浅いMOS
FETで構成する。
プ10の構成の一実施例の概要図である。 1が入出力
回路部で、2が内部回路部である。第1図に示すように
、集積回路チップ1oを入出力回路部1と内部回路部2
に分け、入出力回路部1はゲート酸化膜が厚く、ゲート
長が長く、ソース・ドレイン接合深さの深いMOSFE
Tで構成し、内部回路部2はゲート酸化膜が薄く、ゲー
ト長が短かく、ソース・ドレイン接合深さの浅いMOS
FETで構成する。
本発明の集積回路への電源供給は、第2図に要部構成を
示すように、人出カ回路部1を動作させる電源電圧は、
外部からポンディングパッド3を介して高い電圧−をそ
のまま供給し、内部回路部2を動作させる電源電圧は、
入出力回路部1に供給する電源電圧−を、集積回路内部
20 K組込んだたとえばツェナダイ、オード4−1〜
4−sにょシ降圧して供給する。
示すように、人出カ回路部1を動作させる電源電圧は、
外部からポンディングパッド3を介して高い電圧−をそ
のまま供給し、内部回路部2を動作させる電源電圧は、
入出力回路部1に供給する電源電圧−を、集積回路内部
20 K組込んだたとえばツェナダイ、オード4−1〜
4−sにょシ降圧して供給する。
次に本発明の具体的実施例を示す。N型MO5FETか
らなるNMO5集積回路を次表に示すMO5FE’rに
よ多構成した。
らなるNMO5集積回路を次表に示すMO5FE’rに
よ多構成した。
本実施例の集積回路を製造する方法、すなわち2種゛の
MOSFETを同時に製造する方法を次に例示する。
MOSFETを同時に製造する方法を次に例示する。
ゲート長は、フォトマスクのパターン設計により容易に
達成できる。
達成できる。
ゲート酸化膜膜厚は、多数回ゲート酸化を繰返すことに
より達成できる。すなわち、入出力回路部MO5FET
は、多数回の酸化の積算の膜厚が得られ、内部回路部M
O5FETは、各酸化ごとにゲート酸化膜を7オトリソ
グラフイ技術によりエツチ/グすることにより、最終回
のゲート酸化で得られる膜厚のみとなる。
より達成できる。すなわち、入出力回路部MO5FET
は、多数回の酸化の積算の膜厚が得られ、内部回路部M
O5FETは、各酸化ごとにゲート酸化膜を7オトリソ
グラフイ技術によりエツチ/グすることにより、最終回
のゲート酸化で得られる膜厚のみとなる。
ソース・ドレイン接合深さは、入出力回路部のMOSF
ETのドーパントとしてP(燐)を、内部回路部のMO
SFETのドーパントとしてAs(砒素)を用いること
により達成できる。
ETのドーパントとしてP(燐)を、内部回路部のMO
SFETのドーパントとしてAs(砒素)を用いること
により達成できる。
以上述べたように本発明の半導体集積回路は、MOSF
ETから構成される集積回路を入出力回路部と内部回路
部に分け、動作速度および集積度を大きく左右する内部
回路部は微細なMOSFETにより構成することから、
集積回路全体として高速高集積度を有している。また入
出力回路部は、ゲート酸化膜の膜厚を厚くしておき、ゲ
ート長、ソース・ドレイン接合深さの大きいMOSFE
Tで構成することから、高い電源電圧で動作させること
ができ、内部回路部へは、入出力回路部へ供給する高い
電源電圧を、集積回路内部に組込んだツェナダイオード
で降圧して供給するので、微細MO5FETの耐圧を越
えることがない。上述の利点を備えた本発明の半導体集
積回路はMOSFETからなる半導体集積回路全般に適
用して効果が大きい。
ETから構成される集積回路を入出力回路部と内部回路
部に分け、動作速度および集積度を大きく左右する内部
回路部は微細なMOSFETにより構成することから、
集積回路全体として高速高集積度を有している。また入
出力回路部は、ゲート酸化膜の膜厚を厚くしておき、ゲ
ート長、ソース・ドレイン接合深さの大きいMOSFE
Tで構成することから、高い電源電圧で動作させること
ができ、内部回路部へは、入出力回路部へ供給する高い
電源電圧を、集積回路内部に組込んだツェナダイオード
で降圧して供給するので、微細MO5FETの耐圧を越
えることがない。上述の利点を備えた本発明の半導体集
積回路はMOSFETからなる半導体集積回路全般に適
用して効果が大きい。
【図面の簡単な説明】
第1図は本発明の半導体集積回路チップの構成の一実施
例の概要図、第2図は本発明の半導体集積回路への電源
供給部の要部構成図である。
例の概要図、第2図は本発明の半導体集積回路への電源
供給部の要部構成図である。
Claims (1)
- 【特許請求の範囲】 MOSFETにより構成される半導体集積回路において
、 ゲート酸化膜膜厚、ゲート長、ソース・ドレイン接合深
さのそれぞれ大なるMOSFETで構成した入出力回路
部と、 ゲート酸化膜膜厚、ゲート長、ソース・ドレイン接合深
さのそれぞれ小なるMOSFETで構成した内部回路部
と、 前記入出力回路部へ外部から高電圧の電源電圧を供給し
、前記内部回路部へ前記高電圧の電源電圧を降圧して供
給する電源部と を備えてなる半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60009707A JPS61168954A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60009707A JPS61168954A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61168954A true JPS61168954A (ja) | 1986-07-30 |
Family
ID=11727714
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60009707A Pending JPS61168954A (ja) | 1985-01-22 | 1985-01-22 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61168954A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02140971A (ja) * | 1988-11-22 | 1990-05-30 | Nec Corp | Mos集積回路装置 |
JPH0521755A (ja) * | 1991-07-10 | 1993-01-29 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JPH09186244A (ja) * | 1997-01-21 | 1997-07-15 | Toshiba Corp | 半導体装置 |
WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2000277627A (ja) * | 1999-03-29 | 2000-10-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
WO2006137573A1 (en) * | 2005-06-24 | 2006-12-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and wireless communication system |
-
1985
- 1985-01-22 JP JP60009707A patent/JPS61168954A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
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