JP3519973B2 - 半導体装置 - Google Patents
半導体装置Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
り、特に、マスタスライス方式の基本セルの構造に関す
る。
するために、LSIの設計から拡散処理までを画一的に
処理しておき、その後の回路配線のみを品種毎に行うマ
スタスライス方式がよく知られている。このマスタスラ
イス方式は、開発期間の短縮化、開発費用の低減など少
量多品種の生産に適した利点を有している。
装置は、マトリクス状又は一方向に配列された複数の基
本セルを、完成品の仕様に合わせて結線する事により実
現される。
れているようなマスタスライス方式半導体集積回路装置
に搭載されている一般的な基本セル100の構造は、図
4に示す通り、P型MOSトランジスタのゲート電極1
01と102、P型MOSトランジスタのドレイン端子
又はソース端子となるP型不純物拡散領域103、N型
MOSトランジスタのゲート電極104と105、N型
MOSトランジスタのドレイン端子又はソース端子とな
るN型不純物拡散領域106及び二本の電源配線10
7、108から構成されている。
トランジスタのゲート電極同士を結ぶ配線が、ゲート電
極の延びる方向と同じ方向に重なってしまったときに、
両者間に発生する容量が大きくなって、信号遅延等の問
題が発生する危惧があるため、これを避けるために結線
方向を変えたりして、結局、配線の自由度及び配線効率
が低下する問題がある。
を解消することをその目的とする。
は、少なくとも2つのトランジスタを有するセル基板を
少なくとも1つ配列し、各セル基板間又は同一セル基板
内のトランジスタを選択的に結線することにより所定の
回路を構成するものであって、前記セル基板は、ゲート
電極を共有する第1導電型トランジスタ及び第2導電型
トランジスタを有し、前記第1導電型トランジスタと前
記第2導電型トランジスタとの間に位置する前記ゲート
電極が、水平又は垂直以外の方向に延びる領域を含むこ
とをその要旨とする。
板内のトランジスタを選択的に結線するための配線が、
ゲート電極における水平又は垂直以外の方向に延びる領
域に対しどのような位置で交差しても、両者の重畳面積
はほぼ一定である。
共有する第1導電型トランジスタ及び第2導電型トラン
ジスタからなるデバイスを少なくとも2組有し、このデ
バイス群のうちの少なくとも2組のデバイスにおける一
方のデバイスの第1導電型トランジスタと他方のデバイ
スの第2導電型トランジスタとがほぼ上下又は左右方向
に位置するように配列されていることが望ましい。これ
により、第1導電型トランジスタのソース・ドレイン領
域と第2導電型トランジスタのソース・ドレイン領域と
をほぼ最短距離で結線することが可能となる。
1〜図3に基づいて説明する。
を示したものである。この基本セル1は、方形状のセル
基板2と、このセル基板2の上部約3分の1の面積を占
める第1デバイス領域3と、セル基板2の左下約4分の
1の面積を占める第2デバイス領域4と、セル基板2の
右下約3分の1の面積を占める第3デバイス領域5と、
第1デバイス領域3と第3デバイス領域5との間の空隙
部に設けられた配線ライン6とから構成されている。配
線ライン6は例えばタングステンポリサイドからなる。
ジスタ群7と第1N型トランジスタ群8とが設けられて
いる。
に図の左右方向に延びるポリシリコン製の第1及び第2
ゲート電極9,10と、第1,第2及び第3P型ソース
・ドレイン領域11,12,13とを備える。第1,第
2及び第3P型ソース・ドレイン領域11,12,13
は第1及び第2ゲート電極9,10の左側領域部分によ
って互いに上下方向に隔てられている。
及び第2ゲート電極9,10と、第1,第2及び第3N
型ソース・ドレイン領域14,15,16とを備える。
第1,第2及び第3N型ソース・ドレイン領域14,1
5,16は、第1及び第2ゲート電極9,10の右側領
域部分によって互いに上下方向に隔てられている。
個のP型トランジスタと第1N型トランジスタ群8の2
個のN型トランジスタとは、それぞれ1対1の関係で第
1ゲート電極9又は第2ゲート電極10を共有してい
る。
利用するために、第1及び第2ゲート電極9,10の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部が形成可能な幅広部17,18,19を形成してい
る。
ジスタ群20と第2N型トランジスタ群21とが設けら
れている。
行に図の上下方向に延びるポリシリコン製の第3,第4
及び第5ゲート電極22,23,24と、第4,第5,
第6及び第7P型ソース・ドレイン領域25,26,2
7,28とを備える。第4,第5,第6及び第7P型ソ
ース・ドレイン領域25,26,27,28は、第3〜
第5ゲート電極22〜24の上側領域部分によって互い
に左右方向に隔てられている。
3〜第5ゲート電極22〜24と、第4,第5,第6及
び第7N型ソース・ドレイン領域29,30,31,3
2とを備える。第4,第5,第6及び第7N型ソース・
ドレイン領域29,30,31,32は、第3〜第5ゲ
ート電極22〜24の下側領域部分によって互いに左右
方向に隔てられている。
3個のP型トランジスタと第2N型トランジスタ群21
の3個のN型トランジスタとは、それぞれ1対1の関係
で第3ゲート電極22、第4ゲート電極23又は第5ゲ
ート電極24を共有している。
利用するために、第3〜第5ゲート電極22〜24の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部を形成可能な幅広部33〜38を形成している。
第6,第7及び第8ゲート電極39,40,41を備え
る。第6ゲート電極39は、複数箇所で45度又は90
度の方向に屈曲しながら延びる。第7ゲート電極40
は、同じく複数箇所で45度又は90度の方向に屈曲し
ながら延び、第6ゲート電極39との間に隘路を構成す
るように設けられている。第8ゲート電極41は、この
第7ゲート電極40の端部から更にセル基板2の右端に
沿って図の上下方向に延びている。
の一端部39a,40aから他端部39b,40bに向
かう途中に、垂直軸に対し45度の方向に傾斜する領域
(傾斜領域)39c,40cがあり、この傾斜領域39
c,40cを設けることで、第6及び第7ゲート電極3
9,40の各一端部39a,40a同士及び各他端部3
9b,40b同士は、上下方向直線上(垂直軸上)に位
置するように配置される。尚、傾斜部39c,40cが
本発明における「水平又は垂直以外の方向に延びる領
域」に相当する。
及び第10P型ソース・ドレイン領域42,43,44
と、第8,第9及び第10N型ソース・ドレイン領域4
5,46,47と、第11及び第12P型ソース・ドレ
イン領域48,49と、第11及び第12N型ソース・
ドレイン領域50,51とを有する。
ン領域42,43,44は、第6ゲート電極39の他端
部39bと第7ゲート電極40の一端部40aとによっ
て互いに図の左右方向に隔てられている。
ン領域45,46,47は、第6ゲート電極39の一端
部39aと第7ゲート電極40の他端部40bとによっ
て互いに図の左右方向に隔てられている。
域48,49は、第8ゲート電極41の一端部41aに
よって隔てられている。第11及び第12N型ソース・
ドレイン領域50,51は、第8ゲート電極41の他端
部41bによって隔てられている。
bと、第7ゲート電極40の一端部40aと、第8,第
9及び第10P型ソース・ドレイン領域42,43,4
4と、第8ゲート電極41の一端部41aと、第11及
び第12P型ソース・ドレイン領域48,49とにより
第3P型トランジスタ群52が構成されている。
と、第7ゲート電極40の他端部40bと、第8,第9
及び第10N型ソース・ドレイン領域45,46,47
と、第8ゲート電極41の他端部41bと、第11及び
第12N型ソース・ドレイン領域50,51とにより第
3N型トランジスタ群53が構成されている。
少なくとも一つのトランジスタが本発明における「第1
導電型トランジスタ」に相当し、第3N型トランジスタ
群53のうちの少なくとも一つのトランジスタが本発明
における「第2導電型トランジスタ」に相当する。
利用するために、第6〜第8ゲート電極39〜41の中
央部や端部の適宜な箇所を拡張することによりコンタク
ト部を形成可能な幅広部54,55,56を形成してい
る。
あっては、第4〜第7P型ソース・ドレイン領域25〜
28の幅W2(すなわち第2P型トランジスタ群20の
ゲート幅)と、第8〜第12P型ソース・ドレイン領域
42〜44,48,49の幅W2(すなわち第3P型ト
ランジスタ群52のゲート幅)とが等しい。
域11〜13の幅W1(すなわち第1P型トランジスタ
群7のゲート幅)と、第4〜第7P型ソース・ドレイン
領域25〜28及び第8〜第12P型ソース・ドレイン
領域42〜44,48,49の幅W2との比(W1:W
2)が、7:4になるように設定されている。
域29〜32の幅W4(すなわち第2N型トランジスタ
群21のゲート幅)と、第8〜第12N型ソース・ドレ
イン領域45〜47,50,51の幅W4(すなわち第
3N型トランジスタ群53のゲート幅)とは等しい。
領域14〜16の幅W3(すなわち第1N型トランジス
タ群8のゲート幅)と、第4〜第7N型ソース・ドレイ
ン領域29〜32及び第8〜第12N型ソース・ドレイ
ン領域45〜47,50,51の幅W4との比(W3:
W4)が、3:2になるように設定されている。
あっては、第1P型トランジスタ群7のゲート幅W1と
第1N型トランジスタ群8のゲート幅W3との比が、
4:3になるように設定され、第2P型トランジスタ群
20(第3P型トランジスタ群52)のゲート幅W2と
第2N型トランジスタ群21(第3N型トランジスタ群
53)のゲート幅W4との比が、5:4になるように設
定されている。
板1上の第1P型トランジスタ群7と、第2及び第3P
型トランジスタ群20,52とのサイズを異ならせ、且
つ、第1N型トランジスタ群8と、第2及び第3N型ト
ランジスタ群21,53のサイズを異ならせている。
3デバイス領域5との間の空隙部57を利用してこの位
置に左右方向(水平方向)に延びるように設けられてい
る。配線ライン6の両端部には空隙部57を有効利用し
てコンタクト部が形成可能な幅広部6a,6aを形成し
ている。
は半導体基板上にマトリックス状に配置される。この
際、互いに隣接する基本セル1はミラー配置される。
遅延型フリップフロップ回路(Delayed Flip Flop:D
FF回路)を構成した場合の実体回路図であり、図面を
分かり易くするために、便宜上、金属配線部分は太い実
線で表しているが、実際は、同図中の金属配線75の通
り、ある程度の幅(本実施形態では0.56μm)を有
している。図3は、図2のDFF回路の論理回路図であ
る。
ラッチ回路59,60と、クロック信号反転回路61と
からなる。ラッチ回路59は、インバータ62、NAN
D回路63及びトランスファーゲート64からなる。ラ
ッチ回路60は、インバータ65、NAND回路66及
びトランスファーゲート67からなり、この最終段のラ
ッチ回路60から信号Qとその反転信号QNが出力され
る。
ッチ回路59とラッチ回路60との間は、それぞれトラ
ンスファーゲート68,69によって開閉される。各ト
ランスファーゲート64,67,68,69は、クロッ
ク信号CKとクロック信号反転回路61の出力CKNに
よって開閉される。クロック信号反転回路61は、イン
バータ70により構成され、クロック信号CKの反転信
号CKNを出力する。
配置されており、各トランジスタを接続する配線は金属
配線層の1層目に形成されている。図中の■印はコンタ
クト部を示している。
動能力を要するインバータ62やNAND回路66に
は、第1デバイス領域3の大きなサイズのトランジスタ
を選定し、これらの回路よりも小さな駆動能力でよいN
AND回路63、インバータ65、トランスファーゲー
ト64,67〜69及びクロック回路61には、第2デ
バイス領域4及び第3デバイス領域5の小さなサイズの
トランジスタを選定し、各トランジスタを相互に接続す
る。
向に延びるようにGND配線72(以下、水平配線72
という)が設けられ、セル基板2の側端部には図の上下
方向に延びるようにVDD配線73(以下、垂直配線7
3という)が設けられる。水平配線72は金属配線層の
1層目に設けられ、垂直配線73は金属配線層の2層目
に設けられる。更に、右方の基本セル1の側端部には図
の上下方向に延びるように金属配線層の2層目に垂直配
線74が設けられ、同垂直配線74は1層のGND配線
72に接続される。そして、水平配線72及び垂直配線
73,74と各トランジスタとを結線している。
セル1における配線ライン6の一端側の幅広部6aは、
第5ゲート電極24の幅広部38と接続され、他端側の
幅広部6aは、右方の基本セル1の第1ゲート電極9の
幅広部19に接続されている。すなわち、配線ライン6
は、左方の基本セル1の第5ゲート電極24と右方の基
本セル1の第1ゲート電極9とを同電位にするための配
線の一部として有効に活用されている。
線層の1層目に形成されている配線の内、第1デバイス
領域3内の第1ゲート電極9の幅広部19と、第3デバ
イス領域5内の第9P型ソース・ドレイン領域43とを
接続する金属配線75は、配線ライン6に対し、この配
線ライン6の有効配線領域(幅広部6aを除いた部分)
の上方を直角に交差している(図2では、交差している
部分のみ金属配線75の幅を実際通りに太く形成してい
る)。
線層の1層目に形成されている配線の内、第1デバイス
領域3内の第2ゲート電極10の幅広部18と、第3デ
バイス領域5内の第9P型ソース・ドレイン領域43と
を接続する金属配線75は、配線ライン6に対し、この
配線ライン6の有効配線領域の上方を直角に交差してい
る(図2では、交差している部分のみ金属配線75の幅
を実際通りに太く形成している)。
されており、この金属配線75と、配線ライン6の左右
の幅広部6a,6aとのそれぞれの間隔(スペース部6
b,6b)は、リソグラフィ及びエッチング技術の限界
により、金属配線75の幅と同寸法である0.56μm
が加工上の限界値である。
幅広部6aを除く部分の長さLを、その上を交差する金
属配線75の幅の3倍に設定することにより、配線ライ
ン6の長さを、その上に金属配線75が1本のみ交差で
きるだけの長さであって、且つ可能な限り短くなるよう
に設定している。つまり、配線ライン6の幅広部6aを
除く部分の長さLは、金属配線75の幅と、その両横に
形成すべきスペース部6b,6bの幅とからなり、スペ
ース部6b,6bの幅は、ソグラフィ及びエッチング技
術の限界値に設定している。
通りの特徴を有する。
配線ライン6は、配線抵抗を低くするために極力短くし
つつも、金属配線75を1本だけ交差させることができ
るだけの必要最低限の長さを確保している。すなわち、
本実施形態の配線ライン6は、配線の自由度と消費電力
の低減とを両立させることができる。
ゲート電極39の他端部39bをゲート電極とするP型
トランジスタと、第7ゲート電極40の他端部40bを
ゲート電極とするN型トランジスタとが上下方向の直線
上にほぼずれることなく位置し、更には、第6ゲート電
極39の一端部39aをゲート電極とするN型トランジ
スタと第7ゲート電極40の一端部40aをゲート電極
とするP型トランジスタとが上下方向の直線上にほぼず
れることなく位置するように、第6及び第7ゲート電極
39,40に傾斜領域39c,40cを設けている。
ゲートを形成する場合、図2に示す通り、P型トランジ
スタのソース・ドレイン領域とN型トランジスタのソー
ス・ドレイン領域とを、それぞれほぼ垂直方向に結線す
ることが可能となるので、この結線に要する金属配線の
長さがきわめて短くなり(垂直方向に結線できれば最短
になり)、消費電力の低減に寄与すると共に、トランス
ファーゲート自身の回路面積を縮小でき、半導体集積回
路の省面積化に寄与できる。
ト電極とは異なり、これらゲート電極やトランジスタの
上に形成されることから、ある程度の凹凸を有する下地
面上に形成される。従って、露光工程時における焦点深
度の関係上、どうしても幅寸法を大きく設定せざるを得
ない(本実施形態では、ゲート電極の幅(トランジスタ
におけるゲート長)が0.38μmであるところ、金属
配線の幅は上述した通り、0.56μmである)。
おいては、複数の金属配線を斜め方向に結線するのは、
互いの金属配線が重なったりして無理が生じ易く、困難
な作業となる。これに対し、本実施形態では、上述した
通り、ほぼ垂直方向に結線が可能であるので、このよう
な問題は生じない。
39c,40cの上方を、第8P型ソース・ドレイン領
域42と第8N型ソース・ドレイン領域45とを接続す
る金属配線と第9P型ソース・ドレイン領域43と第9
N型ソース・ドレイン領域46とを接続する金属配線と
がそれぞれ垂直方向に交差する例を示しているが、例え
ば、図2において太い線で示した金属配線76のよう
に、構成すべき回路の種類(復号ゲートや高駆動セル
等)によっては、金属配線76が、傾斜領域39c,4
0c付近の上方を水平方向に交差する場合もある。
れる金属配線であれば、更に高い確率で傾斜領域39
c,40c付近の上方を水平方向に交差する。
40cが、傾斜していなくて水平方向に延びていたとす
ると、この付近の上方に水平方向に位置する金属配線7
6が、この水平方向に延びた部分と重なってしまったと
きに、両者間に発生する容量が大きくなって、信号遅延
等の問題が発生する危惧がある。
9c,40cの上方に水平方向に位置する金属配線76
が、傾斜領域39c,40cに対しどのような位置で交
差しても、両者の重畳面積はほぼ一定である。従って、
重畳面積が大幅に増加することに起因する信号遅延等の
問題を心配することなく金属配線76の結線を行うこと
ができる。
を見やすくするために、傾斜領域39c,40cとの重
畳部分のみを示しているが、実際には、図中点線で延長
した通り、傾斜領域39c,40cと完全に交差するよ
うに水平方向に延びている。
デバイス領域4,5とにおけるトランジスタのサイズを
異ならせてあるので、インバータ、NAND回路等の各
論理回路の駆動能力の大きさに応じたサイズのトランジ
スタを自由に選定することができる。
群7,8の配列方向と、第2デバイス領域4のトランジ
スタ群20,21の配列方向とを異ならせてある(特
に、配列方向が90度異なるように設定している)。従
って、トランジスタ領域を跨がないように各トランジス
タを結線する際に配線層を変更しないで済み、配線効率
を向上できるとともに、配線長を短くすることができ
る。
ているので、セル内の空き領域を有効に活用しつつ、結
線位置の自由度が増す。
した2層に分け、各トランジスタを結ぶ配線及び水平配
線72が1層目に、垂直配線73,74が2層目に位置
するように構成している。これにより、各トランジスタ
を結ぶ配線(例えば、基本セル間を接続する配線)が、
垂直配線73,74をクロスする場合でも、これら垂直
配線72の下を通すことができ、配線の自由度が高くな
る。
もよく、その場合でも同様の作用および効果を得ること
ができる。
用いてDFF回路を構成した例を示したが、これに限定
するものではなく、以上の実施形態で説明した基本セル
1を1又は複数配列することにより、DFF以外にも、
例えば、インバータ、バッファ、NAND回路、NOR
回路、AND回路、OR回路、AND−NOR回路、O
R−NAND回路、排他的論理和回路(Exclusive-OR 回
路) 、排他的否定論理和回路(Exclusive-NOR回路) 、マ
ルチプレクサ、加算器(Adder) 、半加算器(Half-Adde
r)、デコーダ、ラッチ回路などの回路を実現することが
できる。
複数形成する。
を配列して回路を構成する。
0<θ<90の範囲内で任意に設定する。
は、各セル基板間又は同一セル基板内のトランジスタを
選択的に結線するための配線が、ゲート電極における水
平又は垂直以外の方向に延びる領域に対しどのような位
置で交差しても、両者の重畳面積はほぼ一定であるた
め、トランジスタを選択的に結線するための配線の容易
性及び配線効率を向上させることができる。
した平面図である。
した場合の実体回路図である。
である。
Claims (2)
- 【請求項1】 少なくとも2つのトランジスタを有する
セル基板を少なくとも1つ配列し、各セル基板間又は同
一セル基板内のトランジスタを選択的に結線することに
より所定の回路を構成するものであって、前記セル基板
は、ゲート電極を共有する第1導電型トランジスタ及び
第2導電型トランジスタを有し、前記第1導電型トラン
ジスタと前記第2導電型トランジスタとの間に位置する
前記ゲート電極が、水平又は垂直以外の方向に延びる領
域を含むことを特徴とする半導体装置。 - 【請求項2】 前記セル基板は、前記ゲート電極を共有
する第1導電型トランジスタ及び第2導電型トランジス
タからなるデバイスを少なくとも2組有し、このデバイ
ス群のうちの少なくとも2組のデバイスにおける一方の
デバイスの第1導電型トランジスタと他方のデバイスの
第2導電型トランジスタとがほぼ上下又は左右方向に位
置するように配列されていることを特徴とした請求項1
に記載の半導体装置。
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---|---|---|---|
JP04675699A JP3519973B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
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JP04675699A Expired - Lifetime JP3519973B2 (ja) | 1999-02-24 | 1999-02-24 | 半導体装置 |
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JP2008305837A (ja) * | 2007-06-05 | 2008-12-18 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1999
- 1999-02-24 JP JP04675699A patent/JP3519973B2/ja not_active Expired - Lifetime
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