JPS63314847A - マスタ−スライス型半導体装置 - Google Patents
マスタ−スライス型半導体装置Info
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- JPS63314847A JPS63314847A JP62151788A JP15178887A JPS63314847A JP S63314847 A JPS63314847 A JP S63314847A JP 62151788 A JP62151788 A JP 62151788A JP 15178887 A JP15178887 A JP 15178887A JP S63314847 A JPS63314847 A JP S63314847A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000001465 metallisation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス型半導体装置に関し、特に
同一形状トランジスタを多数有するゲートアレイに関す
る。
同一形状トランジスタを多数有するゲートアレイに関す
る。
マスタースライス型半導体装置で特にゲートアレイと呼
ばれる種類のセミカスタムICは、同一形状の回路素子
が多数プレイ状に並んだ下地接散構造をもち、その上層
の配線パタンを変えることにより所望の機能を有する回
路を複数派生させることができる。その基板にあらかじ
め拡散形成された素子は、任意の回路構成を可能とし、
さらにコンビーータによる自動設計に対応させる為、そ
の形状は大幅な規格化がなされ、その配置も同様に規則
性を有する。
ばれる種類のセミカスタムICは、同一形状の回路素子
が多数プレイ状に並んだ下地接散構造をもち、その上層
の配線パタンを変えることにより所望の機能を有する回
路を複数派生させることができる。その基板にあらかじ
め拡散形成された素子は、任意の回路構成を可能とし、
さらにコンビーータによる自動設計に対応させる為、そ
の形状は大幅な規格化がなされ、その配置も同様に規則
性を有する。
第4図に従来の一般的なゲートアレイのレイアウトを示
す。チップ外周から主にボンディングパ、ドが配置され
る瑞子領域11.入出力回路が構成されるインターフェ
イス領域12.所望の論理回路を構成する内部領域13
に分類される。インターフェイス領域12.内部領域1
3には各々単位回路を構成し得る素子をまとめた単位セ
ル121 。
す。チップ外周から主にボンディングパ、ドが配置され
る瑞子領域11.入出力回路が構成されるインターフェ
イス領域12.所望の論理回路を構成する内部領域13
に分類される。インターフェイス領域12.内部領域1
3には各々単位回路を構成し得る素子をまとめた単位セ
ル121 。
131がプレイ状に配置されている。
第5図はインターフェイス領域12内の単位セル121
のトランジスタ配列例を示したものである。Pチャンネ
ルMO8トランジスタ領域14は、ゲート電極141及
び必要に応じてソース又はドレインとして使用できる8
−D区画142より構成され、同様KNチャンネルMO
8トランジスタ領域15も、ゲート電極151.8−1
)区画152から成る。
のトランジスタ配列例を示したものである。Pチャンネ
ルMO8トランジスタ領域14は、ゲート電極141及
び必要に応じてソース又はドレインとして使用できる8
−D区画142より構成され、同様KNチャンネルMO
8トランジスタ領域15も、ゲート電極151.8−1
)区画152から成る。
上述したレイアウト構造で問題となるのは、インターフ
ェイス領域12に配置されたトランジスタがX軸にそっ
て配列された単位セル内と、Y軸にそって配列された単
位セル内では方向が異なる為、電気的特性まで違ってく
ることである。
ェイス領域12に配置されたトランジスタがX軸にそっ
て配列された単位セル内と、Y軸にそって配列された単
位セル内では方向が異なる為、電気的特性まで違ってく
ることである。
周知の様に、MOSトランジスタの特性はそれが形成さ
れる半導体基板の結晶軸方向によシ大きく異なる。特に
その人カスレ、シーホールド電圧。
れる半導体基板の結晶軸方向によシ大きく異なる。特に
その人カスレ、シーホールド電圧。
ドレイン電流量は2〜30%も変動する場合がある。第
4および第5図のレイアウトでインターフェイス領域1
2に出カバ、ファ回路を構成すると、その負荷駆動能力
、動作速度など−I!$、同一チップ内でその端子設定
位置により大きくバラつくことKなる。
4および第5図のレイアウトでインターフェイス領域1
2に出カバ、ファ回路を構成すると、その負荷駆動能力
、動作速度など−I!$、同一チップ内でその端子設定
位置により大きくバラつくことKなる。
本発明の目的は、結晶軸方向による特性変動に起因する
不都合をなくしたマスタースライス型半 “導体装置を
得ることにある。
不都合をなくしたマスタースライス型半 “導体装置を
得ることにある。
本発明によれば、ゲートアレイを含むマスタースライス
型半導体集積回路で、単位機能を有する回路ブロックの
内部で使用されるトランジスタが、複数同一形状をもち
、その中で互いに直交する関係のトランジスタが一対以
上置かれておシ、さらにその回路ブロックが同一チップ
内で複数使用されているマスタースライス型半導体装置
を得る。
型半導体集積回路で、単位機能を有する回路ブロックの
内部で使用されるトランジスタが、複数同一形状をもち
、その中で互いに直交する関係のトランジスタが一対以
上置かれておシ、さらにその回路ブロックが同一チップ
内で複数使用されているマスタースライス型半導体装置
を得る。
次に、本発明について図面を参照して説明する。
第1図は本発明を前述のインターフェイス領域の単位セ
ルの一実施例である。PチャンネルMU8)2ンジスタ
領域16は直交する位置関係にあるトランジスタ163
.164に分割され、各々がゲート電極161.ソース
・ドレイン区画162よ構成る。NチャンネルMO8ト
ランジスタ領域17も同様にトランジスタ173,17
4、さらに各々がゲート電極171.ソース・ドレイン
区画172により構成さnる。
ルの一実施例である。PチャンネルMU8)2ンジスタ
領域16は直交する位置関係にあるトランジスタ163
.164に分割され、各々がゲート電極161.ソース
・ドレイン区画162よ構成る。NチャンネルMO8ト
ランジスタ領域17も同様にトランジスタ173,17
4、さらに各々がゲート電極171.ソース・ドレイン
区画172により構成さnる。
第1図にさらにメタル形成工程を施し、出力バッファ(
回路機能上インバータである)t−作成したものを第2
図に示す。PチャンネルMO8トランジスタ163,1
64のドレイン区画181及び、xチャンネルMO8ト
ランジスタ173,174のドレイン区画191は全て
コンタクト201を介して、第一層配置211で出力端
子(ポンディングパッド) 212に接続されている。
回路機能上インバータである)t−作成したものを第2
図に示す。PチャンネルMO8トランジスタ163,1
64のドレイン区画181及び、xチャンネルMO8ト
ランジスタ173,174のドレイン区画191は全て
コンタクト201を介して、第一層配置211で出力端
子(ポンディングパッド) 212に接続されている。
PチャンネルM08トランジスタ163,164のソー
ス区画182及びNチャンネルMO8トランジスタ17
3.174のソース区画192は各々コンタクト201
→第一層配m231 →ピアホール202t−介して
第二層配線より成るVDD配@ 232に接続されてい
る。PチャンネルMO8トランジスタのゲート電極16
1及びNチャンネルMOSトランジスタのゲート電極1
71は全てコンタクト201を介して、第一層配置11
j221で入力端子212へ接続される。
ス区画182及びNチャンネルMO8トランジスタ17
3.174のソース区画192は各々コンタクト201
→第一層配m231 →ピアホール202t−介して
第二層配線より成るVDD配@ 232に接続されてい
る。PチャンネルMO8トランジスタのゲート電極16
1及びNチャンネルMOSトランジスタのゲート電極1
71は全てコンタクト201を介して、第一層配置11
j221で入力端子212へ接続される。
以上の第1図の素子配置に第2図の配線を施した場合、
直交するMO8トランジスタの数が、X軸・Y軸方向で
同数となシその電気的特性も両者の中間的なものとなる
。ここで注目すべきことは、本構造の出力バッファを第
4図に示すレイアウトに使用した場合、どの端子に設置
してもその半導体基板の結晶軸方向に関係なく、同一特
性を示すことである。
直交するMO8トランジスタの数が、X軸・Y軸方向で
同数となシその電気的特性も両者の中間的なものとなる
。ここで注目すべきことは、本構造の出力バッファを第
4図に示すレイアウトに使用した場合、どの端子に設置
してもその半導体基板の結晶軸方向に関係なく、同一特
性を示すことである。
第3図(a) 、 (b)は本発明を実施した第1図の
単位セルの一部を使用した場合の他の実施例である。
単位セルの一部を使用した場合の他の実施例である。
同図(a)はPチャンネルM<JSトランジスタ164
とNチャンネルMO8トランジスタ174のみ使用し、
出力駆動能力を半減させて使用している。
とNチャンネルMO8トランジスタ174のみ使用し、
出力駆動能力を半減させて使用している。
このとき未使用トランジスタ163.173はクランプ
用パターン241により各々VDDバスライン232.
GNDパスライン233に接続されている。また、同図
(b)では逆にPチャンネルMOSトランジスタ163
とNチャンネルMOSトランジスタ173のみ全使用し
、トランジスタ164゜174は未使用となっている。
用パターン241により各々VDDバスライン232.
GNDパスライン233に接続されている。また、同図
(b)では逆にPチャンネルMOSトランジスタ163
とNチャンネルMOSトランジスタ173のみ全使用し
、トランジスタ164゜174は未使用となっている。
上記2種類の出カバ、ファを、第4図に示すレイアウト
のX軸方向に配列されているインターフェイス領域12
には第5図(a)のタイプのものが、Y軸方向に配列さ
れているインターフェイス領域12には第5図(b)の
タイプのものが、置かれる様、自動設計時に配慮してお
けば第1の実施例同様の効果を得ることができる。
のX軸方向に配列されているインターフェイス領域12
には第5図(a)のタイプのものが、Y軸方向に配列さ
れているインターフェイス領域12には第5図(b)の
タイプのものが、置かれる様、自動設計時に配慮してお
けば第1の実施例同様の効果を得ることができる。
さらに出力バッファの駆動能力を増減したい場合でも同
様の配慮によ多端子設定位置により特性を左右されない
回路接線を実現できる。
様の配慮によ多端子設定位置により特性を左右されない
回路接線を実現できる。
以上説明した様に、本発明は集積回路基板上の単位ブロ
ックを構成するトランジスタ配列を直交する2方向に分
けることにより、その単位プロ。
ックを構成するトランジスタ配列を直交する2方向に分
けることにより、その単位プロ。
りの配置方向によらず均一な特性を得ることができる。
特にゲートアレイは必要に応じて任意の位置に、所望の
特性をもつ端子を設けなければならず、そnをコンピユ
ー・夕による設計で実現しようとした場合、大きな効果
を期待し得る。
特性をもつ端子を設けなければならず、そnをコンピユ
ー・夕による設計で実現しようとした場合、大きな効果
を期待し得る。
第1図は本発明による単位セル内トランジスタ配置の一
実施例を示す平面図、第2図は第1図の単位セル上に出
力バッファを構成した場合のメタライズパターン図、第
3図(a) 、 (b)は第1図の単位? セル上に第責図とは異なる出力バッファを構成した場合
のメタライズパターン図、第4図はゲートアレイ、チッ
プの一般的なレイアウトを示す平面図、第5図は従来の
ゲートアレイの一般的な単位セル内のトランジスタの配
置を示す平面図である。 11・・・・・・端子領域、12・・・・・・インター
フェイス領域、121・・・・・・単位セル、13・・
・・・・内部領域、131・・・・・・単位セル%14
116・・・・・・PチャンネルMOSトランジスタ、
141.161・・・・・・ゲート電極、142,16
2・・・・・・ソース・ドレイン区翫 163,164
・・・・・・MOSトランジスタ、15.17・・・・
・・NチャンネルMO8トランジスタ、151.171
°°゛・・°ゲート電極、152.172・・・・・・
ソース・ドレイン区画、173,174・・・・・・M
OSトランジスタ、201・・・・・・コンタクト、2
02・・・・・・ピアホール、211°°°°°°ドレ
イン接続用配線、212・・・・パボンディングパッド
、221・・・・・・ゲート接続用配線、222・・・
・・・入力端子、231・・・・・・ソース接続用配線
、232・・°・・・VDDパスライン、233・・・
・・・GNDパスライン、241・・・・・・クランプ
用パターン。 代理人 弁理士 内 原 晋・ 第1図 j2:インターフエイス領j飯 121: 卓イ立tル 第午図 第5図
実施例を示す平面図、第2図は第1図の単位セル上に出
力バッファを構成した場合のメタライズパターン図、第
3図(a) 、 (b)は第1図の単位? セル上に第責図とは異なる出力バッファを構成した場合
のメタライズパターン図、第4図はゲートアレイ、チッ
プの一般的なレイアウトを示す平面図、第5図は従来の
ゲートアレイの一般的な単位セル内のトランジスタの配
置を示す平面図である。 11・・・・・・端子領域、12・・・・・・インター
フェイス領域、121・・・・・・単位セル、13・・
・・・・内部領域、131・・・・・・単位セル%14
116・・・・・・PチャンネルMOSトランジスタ、
141.161・・・・・・ゲート電極、142,16
2・・・・・・ソース・ドレイン区翫 163,164
・・・・・・MOSトランジスタ、15.17・・・・
・・NチャンネルMO8トランジスタ、151.171
°°゛・・°ゲート電極、152.172・・・・・・
ソース・ドレイン区画、173,174・・・・・・M
OSトランジスタ、201・・・・・・コンタクト、2
02・・・・・・ピアホール、211°°°°°°ドレ
イン接続用配線、212・・・・パボンディングパッド
、221・・・・・・ゲート接続用配線、222・・・
・・・入力端子、231・・・・・・ソース接続用配線
、232・・°・・・VDDパスライン、233・・・
・・・GNDパスライン、241・・・・・・クランプ
用パターン。 代理人 弁理士 内 原 晋・ 第1図 j2:インターフエイス領j飯 121: 卓イ立tル 第午図 第5図
Claims (2)
- (1)MOSトランジスタを含むマスタースライス型半
導体集積回路において、単位回路を構成する素子の中で
、同一形状を有する複数のトランジスタが、互いに直交
する関係で、一対以上配置されていることを特徴とする
マスタースライス型半導体装置。 - (2)前記単位回路はCMOSトランジスタで構成され
、前記直交配置されるトランジスタ対が同一機能を有す
る回路ブロック2個以上に使用されていることを特徴と
する特許請求の範囲第(1)項記載のマスタースライス
型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62151788A JPS63314847A (ja) | 1987-06-17 | 1987-06-17 | マスタ−スライス型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62151788A JPS63314847A (ja) | 1987-06-17 | 1987-06-17 | マスタ−スライス型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63314847A true JPS63314847A (ja) | 1988-12-22 |
Family
ID=15526307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62151788A Pending JPS63314847A (ja) | 1987-06-17 | 1987-06-17 | マスタ−スライス型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63314847A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
US6369412B1 (en) * | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
JP2008205484A (ja) * | 2007-02-16 | 2008-09-04 | Power Integrations Inc | 格子状レイアウトを有するトランジスタのゲート金属ルーティング |
JP2014209658A (ja) * | 2014-07-07 | 2014-11-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1987
- 1987-06-17 JP JP62151788A patent/JPS63314847A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
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JP2014209658A (ja) * | 2014-07-07 | 2014-11-06 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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