JPH038357A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH038357A JPH038357A JP14496689A JP14496689A JPH038357A JP H038357 A JPH038357 A JP H038357A JP 14496689 A JP14496689 A JP 14496689A JP 14496689 A JP14496689 A JP 14496689A JP H038357 A JPH038357 A JP H038357A
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- 230000006641 stabilisation Effects 0.000 claims 4
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- 238000010586 diagram Methods 0.000 description 5
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- 230000003139 buffering effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マスタースライス方式で構成する半導体集
積回路装置に関するものである。
積回路装置に関するものである。
第8図は例えばメモリなどで用いられている内部電源回
路を有した従来のチップ構成図であり、図において、1
はチップ、2はパッド列、3はバッファセル列、4は内
部の論理回路領域、9は内部電源回路が置かれている領
域である。
路を有した従来のチップ構成図であり、図において、1
はチップ、2はパッド列、3はバッファセル列、4は内
部の論理回路領域、9は内部電源回路が置かれている領
域である。
従来技術では、第8図に示されるように内部電源回路を
置(専用の領域を必要とする。
置(専用の領域を必要とする。
次に内部電源回路の回路図を説明する。第7図は、例え
ば特開昭59−110225号公報に示された従来の内
部電源回路を示し、図において、21は負荷素子、22
1〜227はPMO3FET、23は差動増幅回路、2
4は降圧用のNMO3FETである。
ば特開昭59−110225号公報に示された従来の内
部電源回路を示し、図において、21は負荷素子、22
1〜227はPMO3FET、23は差動増幅回路、2
4は降圧用のNMO3FETである。
第7図の回路例では、内部電源回路は定電圧回路25.
差動増幅回路23.降圧用回路26の3つの部分より構
成される。
差動増幅回路23.降圧用回路26の3つの部分より構
成される。
次に動作について説明する。負荷素子21とPMOS
F ET群(22,〜22.)との接続点に発生した定
電圧出力は、差動増幅回路23の(+)入力端子に入力
される。このとき、(+)入力端子の電圧が(−)入力
端子の電圧より低いと、差動増幅出力電圧が低くなって
NMO3FET24のドレイン電流が小さくなるのでソ
ース電圧が低くなり、逆に(+)入力端子の電圧が(−
)入力端子の電圧より高いと差動増幅出力電圧が高くな
ってNMO3FET24のドレイン電流が大きくなるの
でソース電圧が高くなる0以上の動作により一定の降圧
された電圧が得られるようになっている。
F ET群(22,〜22.)との接続点に発生した定
電圧出力は、差動増幅回路23の(+)入力端子に入力
される。このとき、(+)入力端子の電圧が(−)入力
端子の電圧より低いと、差動増幅出力電圧が低くなって
NMO3FET24のドレイン電流が小さくなるのでソ
ース電圧が低くなり、逆に(+)入力端子の電圧が(−
)入力端子の電圧より高いと差動増幅出力電圧が高くな
ってNMO3FET24のドレイン電流が大きくなるの
でソース電圧が高くなる0以上の動作により一定の降圧
された電圧が得られるようになっている。
〔発明が解決しようとする課題〕
従来の半導体集積回路装置で内部電源回路を搭載する場
合は以上のように構成されているので、外部との入出カ
バソファ数を多くしたい場合でも上記専用領域が障害と
なって入出カバソファ数が多くとれず、逆に入出カバソ
ファ数は少なく降圧された電圧の電流量の方が多く必要
である場合でも、集積回路装置の製造頭初からでないと
対処できないという問題点があった。
合は以上のように構成されているので、外部との入出カ
バソファ数を多くしたい場合でも上記専用領域が障害と
なって入出カバソファ数が多くとれず、逆に入出カバソ
ファ数は少なく降圧された電圧の電流量の方が多く必要
である場合でも、集積回路装置の製造頭初からでないと
対処できないという問題点があった。
この発明は上記のような問題点を解消するためのなされ
たもので、マスタースライス方式をとる半導体集積回路
装置において内部電源回路専用の領域を予めチップ内に
設けることなしに内部電源回路が実現できるとともに、
品種ごとで異なる必要な降圧電流量の大小に対してもス
ライスパターンのみを変更して対処できる、電源電圧と
して外部より供給された電圧レベルより低い電源電圧を
も有するマスタースライス方式の半導体集積回路装置を
得ることを目的とする。
たもので、マスタースライス方式をとる半導体集積回路
装置において内部電源回路専用の領域を予めチップ内に
設けることなしに内部電源回路が実現できるとともに、
品種ごとで異なる必要な降圧電流量の大小に対してもス
ライスパターンのみを変更して対処できる、電源電圧と
して外部より供給された電圧レベルより低い電源電圧を
も有するマスタースライス方式の半導体集積回路装置を
得ることを目的とする。
この発明に係るマスタースライス方式の半導体集積回路
装置は、マスター工程までで得られたバッファセルを使
用しスライス工程でバッファセルに内部電源回路を実現
するとともに、上記内部電源回路により得られた電源電
圧より低い電圧をも半導体集積回路内部に供給できるよ
うにしたものである。
装置は、マスター工程までで得られたバッファセルを使
用しスライス工程でバッファセルに内部電源回路を実現
するとともに、上記内部電源回路により得られた電源電
圧より低い電圧をも半導体集積回路内部に供給できるよ
うにしたものである。
この発明においては、スライス工程で、マスター工程で
得られたバッファセル内部に置かれている、出力バッフ
ァ構成時に最終段ドライバとして使用するトランジスタ
により内部電源回路のうちの降圧用回路を構成し、降圧
用回路以外の回路をバッファセル内部に置かれているト
ランジスタまたは内部論理回路領域を構成するトランジ
スタにより構成したから、内部電源回路専用の領域を予
めチップ内に設けることなしに外部より供給された電圧
レベルより低い電源電圧を有する内部電源回路が実現で
きるとともに、品種ごとで異なる必要な降圧電流量の大
小に対してもスライスパターンのみを変更して対処でき
る。
得られたバッファセル内部に置かれている、出力バッフ
ァ構成時に最終段ドライバとして使用するトランジスタ
により内部電源回路のうちの降圧用回路を構成し、降圧
用回路以外の回路をバッファセル内部に置かれているト
ランジスタまたは内部論理回路領域を構成するトランジ
スタにより構成したから、内部電源回路専用の領域を予
めチップ内に設けることなしに外部より供給された電圧
レベルより低い電源電圧を有する内部電源回路が実現で
きるとともに、品種ごとで異なる必要な降圧電流量の大
小に対してもスライスパターンのみを変更して対処でき
る。
以下、この発明の一実施例を図について説明する。
第3図はこの発明の一実施例による内部電源回路を有し
たマスタースライス方式の半導体集積回路チップの構成
図であり、図においてlはチップ、2はパッド列、3は
バッファセル列、4は内部の論理回路領域、5は本発明
にかかる内部’va回路が置かれた領域である0本発明
ではゲートアレイのマスク工程までで得られたバッファ
セルを使用し内部電源回路を実現するので、内部電源回
路5が置かれた領域はバッファセル列部分3に存在する
。
たマスタースライス方式の半導体集積回路チップの構成
図であり、図においてlはチップ、2はパッド列、3は
バッファセル列、4は内部の論理回路領域、5は本発明
にかかる内部’va回路が置かれた領域である0本発明
ではゲートアレイのマスク工程までで得られたバッファ
セルを使用し内部電源回路を実現するので、内部電源回
路5が置かれた領域はバッファセル列部分3に存在する
。
以下、バッファセルを使用して出力バッファを構成する
際の一レイアウト例を説明する。
際の一レイアウト例を説明する。
まず第6図(a)は出力バッファの一回路例を示し、3
1はブリドライバを構成するPMO3FET、32はプ
リドライバを構成するNMO3FET、33は出力ドラ
イバを構成するPMO3FET、34は出力ドライバを
構成するNMO3FET。
1はブリドライバを構成するPMO3FET、32はプ
リドライバを構成するNMO3FET、33は出力ドラ
イバを構成するPMO3FET、34は出力ドライバを
構成するNMO3FET。
49はパッドである。
また第6図(b)は入力バッファの一回路例を示し、3
5はレシーバを構成するPMO3FET、36はレシー
バを構成するNMO3FET、37はインバータを構成
するPMO3FET、38はインバータを構成するNM
O3FET、49はパッド、39は入力保護回路である
。
5はレシーバを構成するPMO3FET、36はレシー
バを構成するNMO3FET、37はインバータを構成
するPMO3FET、38はインバータを構成するNM
O3FET、49はパッド、39は入力保護回路である
。
次に第5図は第6図(a)に示した出力バッファの回路
例をレイアウトしたものを示し、第5図において、40
はバッファセルである。71.〜7エ、はプリドライバ
32.レシーバ36.インバータ38を構成する際に使
用されるNMO3FETであり、そのゲート電極は41
1〜41.、、ソース/ドレイン領域は42.〜421
である。72゜〜727はプリドライバ31 レシーバ
35、インバータ37を構成する際に使用されるPMO
3FETであり、そのゲート電極は431〜43.、、
ソース/ドレイン令頁域は44.〜44.である。
例をレイアウトしたものを示し、第5図において、40
はバッファセルである。71.〜7エ、はプリドライバ
32.レシーバ36.インバータ38を構成する際に使
用されるNMO3FETであり、そのゲート電極は41
1〜41.、、ソース/ドレイン領域は42.〜421
である。72゜〜727はプリドライバ31 レシーバ
35、インバータ37を構成する際に使用されるPMO
3FETであり、そのゲート電極は431〜43.、、
ソース/ドレイン令頁域は44.〜44.である。
それに対し、73.〜734は出力ドライバ34を構成
する際に使用されるNMO3FETで大きなゲート幅を
有しており、そのゲート電極は45+〜454、ソース
/ドレイン領域は46.〜46゜である。また741〜
744は出力ドライバ33を構成する際に使用されるP
MO3FETで大きなゲート幅を有しており、そのゲー
ト電極は47、〜474、ソース/ドレイン領域は48
1〜4日、である、また49はパッド、50,51.5
2は1層目配線、53,54,55.58は2層目配線
で、53.58はVDIIに、54.55はGNDに電
位が保たれている。さらに56はコンタクトホール、5
7はピアホールである。
する際に使用されるNMO3FETで大きなゲート幅を
有しており、そのゲート電極は45+〜454、ソース
/ドレイン領域は46.〜46゜である。また741〜
744は出力ドライバ33を構成する際に使用されるP
MO3FETで大きなゲート幅を有しており、そのゲー
ト電極は47、〜474、ソース/ドレイン領域は48
1〜4日、である、また49はパッド、50,51.5
2は1層目配線、53,54,55.58は2層目配線
で、53.58はVDIIに、54.55はGNDに電
位が保たれている。さらに56はコンタクトホール、5
7はピアホールである。
第5図において内部からの出力信号は配線52を経てバ
ッファセル内部に導かれ、MO3FET71!、71.
.72!、723によってゲート電極45.〜45.,
47.〜474に信号が与えられ、MO3FET73.
〜73.,74.〜744が動作し、信号が配線50を
経路してパッド49に出力される。
ッファセル内部に導かれ、MO3FET71!、71.
.72!、723によってゲート電極45.〜45.,
47.〜474に信号が与えられ、MO3FET73.
〜73.,74.〜744が動作し、信号が配線50を
経路してパッド49に出力される。
次に本発明によるバッファセルを利用した内部電源回路
のレイアウトの一例を第1図にて説明する。第1図にお
いて、40はバッファセル、71゜〜71.はNMO3
FETで、そのゲート電極は411〜411、ソース/
ドレイン領域は42゜〜42.である。72I〜721
はPMO3FETで、そのゲート電極は43.〜437
、ソース/ドレイン領域は44.〜44.である。また
731〜734はNMO3FETであり、そのゲート電
極は45.〜454、ソース/ドレイン領域は461〜
46.である。74.〜744はPMO3FETで、そ
のゲート電極は47.〜471、ソース/ドレイン領域
は48.〜48Sである。
のレイアウトの一例を第1図にて説明する。第1図にお
いて、40はバッファセル、71゜〜71.はNMO3
FETで、そのゲート電極は411〜411、ソース/
ドレイン領域は42゜〜42.である。72I〜721
はPMO3FETで、そのゲート電極は43.〜437
、ソース/ドレイン領域は44.〜44.である。また
731〜734はNMO3FETであり、そのゲート電
極は45.〜454、ソース/ドレイン領域は461〜
46.である。74.〜744はPMO3FETで、そ
のゲート電極は47.〜471、ソース/ドレイン領域
は48.〜48Sである。
さらに49はパッド、53.58はvo。に電位が保た
れている2層目配線、54.55はGNDに電位が保た
れている2層目配線であり、40〜49.53,54,
55.58は第4図に示したものと同一である。また5
6はコンタクトホール、57はピアホールであり、59
,60.62は1層目配線である。
れている2層目配線、54.55はGNDに電位が保た
れている2層目配線であり、40〜49.53,54,
55.58は第4図に示したものと同一である。また5
6はコンタクトホール、57はピアホールであり、59
,60.62は1層目配線である。
第1図中の10で囲まれた部分を第2図に示す。
第2図において、第1図中と同一な部分には同一符号を
付しており、56はコンタクトホール、57はピアホー
ル、59.62は1層目配線である。
付しており、56はコンタクトホール、57はピアホー
ル、59.62は1層目配線である。
なお、第2図中には2層目の配線55.58は示してい
ない。
ない。
本実施例によれば、第2図中の11で囲まれた部分が第
7図における定電圧回路25を実現し、第2図中の12
で囲まれた部分が第7図における差動増幅回路23を実
現し、第1図中の13で囲まれた部分が第7図における
降圧回路26を実現する。ここで、第7図で降圧用回路
26を構成する降圧用のNMO3FET24は大電流の
出力が必須となるので、出力ドライバ34を構成する際
に使用されるNMO3FET731〜734を利用する
。
7図における定電圧回路25を実現し、第2図中の12
で囲まれた部分が第7図における差動増幅回路23を実
現し、第1図中の13で囲まれた部分が第7図における
降圧回路26を実現する。ここで、第7図で降圧用回路
26を構成する降圧用のNMO3FET24は大電流の
出力が必須となるので、出力ドライバ34を構成する際
に使用されるNMO3FET731〜734を利用する
。
また、定電圧回路25及び差動増幅回路23を構成する
MOSFETは大電流出力を必要としないので、出力バ
ッファの際のプリドライバ31゜32、入力バッファの
際のレシーバ35.36、インバータ37.38を構成
する際に使用されるN M OS F E T 71
+〜71,1.、PMO3FET72、〜721を利用
する。
MOSFETは大電流出力を必要としないので、出力バ
ッファの際のプリドライバ31゜32、入力バッファの
際のレシーバ35.36、インバータ37.38を構成
する際に使用されるN M OS F E T 71
+〜71,1.、PMO3FET72、〜721を利用
する。
本発明によれば、以上に説明したようにバッファセルを
使用し、1層目配線、コンタクトホール、ピアホールの
レイアウトを変更するだけで、内部を源回路を半導体集
積回路内に実現することができる。
使用し、1層目配線、コンタクトホール、ピアホールの
レイアウトを変更するだけで、内部を源回路を半導体集
積回路内に実現することができる。
ところで、定電圧回路25、差動増幅回路23はアナロ
グ回路であるが、以上に示した実施例では定電圧回路2
5、差動増幅回路を構成するMOSFETに本来ディジ
タル回路として使用するMOSFETを使用したので、
MOS F ETのサイズが最適化されているとはいい
がたい。
グ回路であるが、以上に示した実施例では定電圧回路2
5、差動増幅回路を構成するMOSFETに本来ディジ
タル回路として使用するMOSFETを使用したので、
MOS F ETのサイズが最適化されているとはいい
がたい。
そこで、定電圧回路25、差動増幅回路23の全部また
は一部に、トランジスタサイズが最適化された、専用の
トランジスタを予めバッファセル内に搭載するようにし
た本発明の第2の実施例を第4図に示す、第4図は第2
図と同じ範囲を示したーレイアウト例であり、75.〜
754は差動増幅回路23として最適化されたNMO3
FET。
は一部に、トランジスタサイズが最適化された、専用の
トランジスタを予めバッファセル内に搭載するようにし
た本発明の第2の実施例を第4図に示す、第4図は第2
図と同じ範囲を示したーレイアウト例であり、75.〜
754は差動増幅回路23として最適化されたNMO3
FET。
76、〜76、は差動増幅回路23として最適化された
PMO3FET、77、〜77、は定電圧回路25とし
て最適化されたPMO3FETである。第4図において
、定電圧回路25は11で囲まれた部分で実現され、差
動増幅回路23は】2で囲まれた部分で実現される。
PMO3FET、77、〜77、は定電圧回路25とし
て最適化されたPMO3FETである。第4図において
、定電圧回路25は11で囲まれた部分で実現され、差
動増幅回路23は】2で囲まれた部分で実現される。
なお、降圧用回路26は第1図で示した実施例と同じで
、出力ドライバ34を構成するNMO5FET73.〜
734を利用する。
、出力ドライバ34を構成するNMO5FET73.〜
734を利用する。
なお、上記実施例では、特開昭59−110225号公
報に示された内部電源回路のうち降圧用回路26にNM
O3FET73を用いた場合を示したが、降圧用回路2
6にPMO3FET74を用いた場合の回路でもよく、
またB1CMOSプロセスを用いたマスタースライス方
式の半導体集積回路においては降圧用回路26にPNP
N式形ポーラトランジスタを用いた場合、またはNPN
形バイポーラトランジスタを用いた場合の回路でもよい
。
報に示された内部電源回路のうち降圧用回路26にNM
O3FET73を用いた場合を示したが、降圧用回路2
6にPMO3FET74を用いた場合の回路でもよく、
またB1CMOSプロセスを用いたマスタースライス方
式の半導体集積回路においては降圧用回路26にPNP
N式形ポーラトランジスタを用いた場合、またはNPN
形バイポーラトランジスタを用いた場合の回路でもよい
。
さらに本発明で実現する内部電源回路としては、特開昭
59−110225号公報に示された以外の回路例であ
ってもよい。
59−110225号公報に示された以外の回路例であ
ってもよい。
また、上記実施例では、定電圧回路25及び差動増幅回
路23に、出カバソファの際のプリドライバ31.32
または大力バッファの際のレシーバ35.36、インバ
ータ37.38に使用されるMO3FET71.72を
利用して構成した場合を示したが、構成するMOS F
ETの一部にプルアップ/プルダウン用MO3FET
や、出力ドライバ用MO3FETなどのトランジスタを
用いてもよい、さらには、バッファセル内部に、定電圧
回路25及び差動増幅回路23の全部または一部分に使
用される最適化された専用のトランジスタとしてはバイ
ポーラ形トランジスタを設けるようにしてもよい。
路23に、出カバソファの際のプリドライバ31.32
または大力バッファの際のレシーバ35.36、インバ
ータ37.38に使用されるMO3FET71.72を
利用して構成した場合を示したが、構成するMOS F
ETの一部にプルアップ/プルダウン用MO3FET
や、出力ドライバ用MO3FETなどのトランジスタを
用いてもよい、さらには、バッファセル内部に、定電圧
回路25及び差動増幅回路23の全部または一部分に使
用される最適化された専用のトランジスタとしてはバイ
ポーラ形トランジスタを設けるようにしてもよい。
また、内部電源回路のうち降圧用回路26を、出力バッ
ファとして使用する際のドライバのトランジスタを使用
して実現するのであれば、その他の回路の全部または一
部分に内部の論理回路領域4を構成するトランジスタを
使用してもよい。
ファとして使用する際のドライバのトランジスタを使用
して実現するのであれば、その他の回路の全部または一
部分に内部の論理回路領域4を構成するトランジスタを
使用してもよい。
以上のように、この発明によれば、電源電圧を降圧する
内部電源回路をバッファセル内に置かれているトランジ
スタを利用して構成したので、従来のマスタースライス
方式の半導体集積回路装置をそのまま使用して、外部か
ら供給されている電源電圧よりも低い電圧レベルの電源
電圧を半導体集積回路装置内部に設けることが可能にな
るという効果がある。
内部電源回路をバッファセル内に置かれているトランジ
スタを利用して構成したので、従来のマスタースライス
方式の半導体集積回路装置をそのまま使用して、外部か
ら供給されている電源電圧よりも低い電圧レベルの電源
電圧を半導体集積回路装置内部に設けることが可能にな
るという効果がある。
第1図はこの発明の一実施例によるマスタースライス方
式の半導体集積回路装置の内部電源回路のレイアウトを
示す平面図、第2図は第1図に示した内部電源回路のレ
イアウト例の部分拡大図、第3図はこの発明の一実施例
による半導体集積回路装置全体を示す平面図、第4図は
この発明の第2の実施例による内部電源回路のレイアウ
ト例の部分拡大図、第5図は従来の出力バッファのレイ
アウトの一例を示す平面図、第6図は従来の出力・入力
バッファの一例を示す回路図、第7図は従来の内部電源
回路の一例を示す回路図、第8図は従来の半導体集積回
路装置全体を示す平面図である。 図において、40はバッファセル、711〜フエアはブ
リドライバ、レシーバ、インバータを構成する際に使用
されるNMO3FET、411〜41.lはそのゲート
電極、42.〜42.はそのソース/ドレイン領域、?
2.〜727はプリドライバ、レシーバ、インバータを
構成する際に使用さ、t’LるPMO3FETで、43
.〜43、はそのゲート電極、44.〜44.はそのソ
ース/ドレイン領域、73.〜734は出力ドライバを
構成する際に使用されるNMO3FETで、45゜〜4
54はそのゲート電極、461〜465はそのソース/
ドレイン領域、74.〜744は出力ドライバを構成す
る際に使用されるPMO3FETで、47+〜474は
そのゲート電極、481〜48.はそのソース/ドレイ
ン領域、50,51.52,59,60.62は1層目
配線、5354.55.58は2層目配線、56はコン
タクトホール、57はピアホール、49はパッド、25
は定電圧回路、23は差動増幅回路、26は陣圧用回路
である。 なお図中同一符号は同−又は相当部分を示す。 第 3 図 第 7 図 手続補正書 (自発) 平成 1年70月J□日 事件の表示 特願平 1−144966号 発明の名称 半導体集積回路装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名 称
(601)三菱電機株式会社代表者 志岐守哉 5、補正の対象 明細書の発明の詳細な説明の欄、及び図面(第4図) 6、補正の内容 (1) 明細書第4頁第6行〜第7行の「解消するた
めの」を「解消するために」に訂正する。 (2)同第5頁第5行の[スライス工程でJを「スライ
ス工程の際に」に訂正する。 (3) 同第11頁第16行のrNMO5FETJを
rNMO3FET (そのゲート電極は851〜85s
、86.)Jに訂正する。 (4)同第11頁第18行のrPMO5FETJをrP
MOsFET (そのゲート電極は86186s)Jに
訂正する。 (5)同第11頁第19行のrPMOsFET」をrP
MOsFET (そのゲート電極は87.〜87L)」
に訂正する。 (6)第4図を別紙の通り訂正する。 以 上
式の半導体集積回路装置の内部電源回路のレイアウトを
示す平面図、第2図は第1図に示した内部電源回路のレ
イアウト例の部分拡大図、第3図はこの発明の一実施例
による半導体集積回路装置全体を示す平面図、第4図は
この発明の第2の実施例による内部電源回路のレイアウ
ト例の部分拡大図、第5図は従来の出力バッファのレイ
アウトの一例を示す平面図、第6図は従来の出力・入力
バッファの一例を示す回路図、第7図は従来の内部電源
回路の一例を示す回路図、第8図は従来の半導体集積回
路装置全体を示す平面図である。 図において、40はバッファセル、711〜フエアはブ
リドライバ、レシーバ、インバータを構成する際に使用
されるNMO3FET、411〜41.lはそのゲート
電極、42.〜42.はそのソース/ドレイン領域、?
2.〜727はプリドライバ、レシーバ、インバータを
構成する際に使用さ、t’LるPMO3FETで、43
.〜43、はそのゲート電極、44.〜44.はそのソ
ース/ドレイン領域、73.〜734は出力ドライバを
構成する際に使用されるNMO3FETで、45゜〜4
54はそのゲート電極、461〜465はそのソース/
ドレイン領域、74.〜744は出力ドライバを構成す
る際に使用されるPMO3FETで、47+〜474は
そのゲート電極、481〜48.はそのソース/ドレイ
ン領域、50,51.52,59,60.62は1層目
配線、5354.55.58は2層目配線、56はコン
タクトホール、57はピアホール、49はパッド、25
は定電圧回路、23は差動増幅回路、26は陣圧用回路
である。 なお図中同一符号は同−又は相当部分を示す。 第 3 図 第 7 図 手続補正書 (自発) 平成 1年70月J□日 事件の表示 特願平 1−144966号 発明の名称 半導体集積回路装置 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名 称
(601)三菱電機株式会社代表者 志岐守哉 5、補正の対象 明細書の発明の詳細な説明の欄、及び図面(第4図) 6、補正の内容 (1) 明細書第4頁第6行〜第7行の「解消するた
めの」を「解消するために」に訂正する。 (2)同第5頁第5行の[スライス工程でJを「スライ
ス工程の際に」に訂正する。 (3) 同第11頁第16行のrNMO5FETJを
rNMO3FET (そのゲート電極は851〜85s
、86.)Jに訂正する。 (4)同第11頁第18行のrPMO5FETJをrP
MOsFET (そのゲート電極は86186s)Jに
訂正する。 (5)同第11頁第19行のrPMOsFET」をrP
MOsFET (そのゲート電極は87.〜87L)」
に訂正する。 (6)第4図を別紙の通り訂正する。 以 上
Claims (2)
- (1)外部供給電源よりも電圧レベルの低い内部電源電
圧を出力する降圧用回路と、前記降圧用回路により出力
される内部電源電圧を一定値に保つよう前記降圧用回路
を制御する安定化回路とを具備する内部電源回路を搭載
したマスタースライス方式の半導体集積回路装置におい
て、 前記降圧用回路を、半導体集積回路装置外部へ電流を駆
動することを主目的として設置されているトランジスタ
を使用して構成したことを特徴とする半導体集積回路装
置。 - (2)前記内部電源回路を搭載したマスタースライス方
式の半導体集積回路装置において、 半導体集積回路装置外部と信号を受け渡しすることを主
目的として設置されているバッファセル内部に、前記安
定化回路を構成するのに必要なトランジスタを予め搭載
し、前記バッファセル内部に前記安定化回路を具備した
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14496689A JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14496689A JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH038357A true JPH038357A (ja) | 1991-01-16 |
Family
ID=15374334
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14496689A Pending JPH038357A (ja) | 1989-06-06 | 1989-06-06 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH038357A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04253366A (ja) * | 1991-01-29 | 1992-09-09 | Toshiba Corp | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
KR20010084555A (ko) * | 2000-02-26 | 2001-09-06 | 타게지 미야키 | 흐림 및 결로를 방지하기 위한 장치를 구비한 커브미러 |
JP2002083872A (ja) * | 2000-06-22 | 2002-03-22 | Hitachi Ltd | 半導体集積回路 |
US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
JP2015228440A (ja) * | 2014-06-02 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1989
- 1989-06-06 JP JP14496689A patent/JPH038357A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8139327B2 (en) | 2000-06-22 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor integrated circuit |
US8634170B2 (en) | 2000-06-22 | 2014-01-21 | Renesas Electronics Corporation | Semiconductor integrated circuit |
JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
JP2015228440A (ja) * | 2014-06-02 | 2015-12-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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