KR100269494B1

KR100269494B1 - Soi·cmos 기술을 이용한 소형 반도체 장치

Info

Publication number: KR100269494B1
Application number: KR1019980022876A
Authority: KR
Inventors: 히로아끼 이와끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1997-06-18
Filing date: 1998-06-18
Publication date: 2000-10-16
Also published as: JP3061004B2; JPH118319A; CN1202739A; US6069373A; KR19990007090A; CN1135629C

Abstract

SOI·CMOS 기술이 이용된 반도체 장치의 기본 셀 및 기본 회로 셀의 사각 치수가 감소된다. SOI·CMOS 기술이 이용된 반도체 장치에 있어서, 2개의 PMOS와 2개의 NMOS로 구성된 기본 셀들은 일렬로 PMOS, PMOS, NMOS 및 NMOS의 순으로, 또는 NMOS, NMOS, PMOS, PMOS의 순으로 배치되고, PMOS와 NMOS가 인접한 부분의 확산층은 직접적으로 인접되도록 형성된다. 게다가, 전원 배선과 접지 배선은 인접한 셀들과 공통으로 보유되도록 상기 기본 셀 주위에 배치되고, PMOS의 확산층들 중 적어도 한 층은 콘택을 통하여 직접적으로 전원 배선과 접속될 수 있도록 배치되고 NMOS의 확산층들 중 적어도 한 층은 콘택을 통하여 직접적으로 접지 배선과 접속될 수 있도록 배치된다.

Description

ＳＯＩ·ＣＭＯＳ 기술을 이용한 소형 반도체 장치

본 발명은 실리콘/절연막 구조(이하, SOI라 칭함)가 제공된 반도체 기판의 주표면 상에 형성된 반도체 장치에 관한 것으로, 특히 반도체 장치의 내부 회로를 구성하는 기본 셀의 레이아웃 구성에 관한 것이다.

일반적으로, LSI(large scale integration circuit)를 얻기 위한 방법으로는, 기능과 성능에 중점을 둔 풀 커스텀(full custom) 시스템과 범용 특성과 짧은 TAT에 중점을 둔 세미-커스텀(semi-custom) 시스템이 있다. 이 세미-커스텀 시스템은 LSI의 일부 부품이 미리 준비되어 칩 설계자가 LSI 설계자로부터 얻은 회로 설계 정보에 기초하여 나머지 설계를 행하는 시스템이다. 이로써 원하는 기능을 가진 LSI가 완성된다. 이 기술은 매뉴얼 설계에 필요한 인력 수가 크게 감소될 수 있기 때문에 보편화되어 있다. 이 기술이 사용되는 통상적인 예로는 게이트 어레이, 내장형 어레이(embedded array) 및 표준 셀이 있다.

전술된 시스템들 양자 모두를 위하여, 다양한 회로 블럭들의 LSI 설계자용 라이브러리(library)와 칩 설계자용 라이브러리가 트랜지스터 또는 논리 게이트를 최소 단위로서 정의하는 기본 셀에 기초하여 미리 준비되어 있다. LSI 설계자는 이 라이브러리를 이용하여 계획된 LSI 회로를 설계하고, 칩 설계자는 이 설계 정보 및 LSI 설계자용 라이브러리에 기초하여 전술된 나머지 설계를 행한다. 따라서, 원하는 기능을 가진 LSI가 완성된다. 게이트 어레이와 내장형 어레이에 있어서, 전술된 트랜지스터 또는 논리 게이트를 최소 단위로서 정의하는 기본 셀은 미리 칩 상에 형성되어 있다. 따라서, 보다 효과적으로 짧은 TAT 내에 LSI를 현상(develop)할 수 있게 된다.

이들 세미-커스텀 시스템에 있어서, 미리 준비된 LSI 소자를 이용한 LSI의 개발을 수행하여 범용의 유리한 장점과 짧은 TAT의 개발을 얻기 위해 행해진다. 그러나, 일부 경우에 칩의 사각 치수가 커지는 경향이 있다. 따라서, 기본 셀의 사각 치수를 감소시켜서 칩의 사각 치수를 감소시키는 것이 매우 중요하다.

기본 셀의 사각 치수를 감소시키기 위한 방법으로서, 실리콘/절연막 구조(이하 SOI·CMOS 기술이라 칭함)를 사용하는 CMOS 기술이 제안되고 있다. 그러나, 이하에 보다 상세히 기술되는 바와 같이, 제안된 SOI·CMOS 기술에 의해서도 문제가 충분히 해결되지 않는다.

따라서, 본 발명의 목적은 SOI·CMOS 기술을 사용하여 반도체 장치의 내부 회로를 구성하는 기본 셀의 사각 구조를 감소시킬 수 있는 반도체 장치를 제공함에 있다.

본 발명의 다른 목적은 설명이 진행됨에 따라 명백해 질 것이다.

본 발명의 요지를 설명하는 과정에서, 반도체 장치는 실리콘/절연막 구조가 제공된 반도체 기판의 주표면 상에 형성되고 반도체 장치는 반도체 장치의 내부 회로를 구성하는 기본 셀을 포함한다는 것을 즉시 알 수 있다.

본 발명의 한 가지 특징에 따르면, 반도체 장치는 2개의 PMOS 트랜지스터들; 및 2개의 NMOS 트랜지스터들을 포함하되, 상기 반도체 장치의 일 측면이 x축 방향으로서 정의되고, 이 일 측면에 대해 직각 방향의 측면이 y축 방향으로서 정의되며, 상기 PMOS 및 NMOS 트랜지스터들의 게이트 폭(W) 방향이 y축 방향으로서 정의되는 경우, 상기 2개의 PMOS 트랜지스터들과 상기 2개의 NMOS 트랜지스터들은 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터의 제1 배열의 순으로, 또는 제3 NMOS 트랜지스터, 제4 NMOS 트랜지스터, 제3 PMOS 트랜지스터, 및 제4 PMOS 트랜지스터의 제2 배열의 순으로 x축 방향으로 일렬로 배열되고, 상기 제1 배열의 순으로 되는 경우, 제2 PMOS 트랜지스터의 확산층과 제1 NMOS 트랜지스터의 확산층은 일체화된 확산층 영역을 형성하도록 직접적으로 인접되는 방식으로 형성되고, 상기 제2 배열의 순으로 되는 경우, 제4 NMOS 트랜지스터의 다른 확산층과 제3 PMOS 트랜지스터의 다른 확산층은 일체화된 확산층 영역을 형성하도록 직접적으로 인접되는 방식으로 형성된다.

전원 배선과 접지 배선은 인접한 셀들과 공통으로 보유되도록 하는 방식으로 기본 셀 주위에 배치될 수 있고, NMOS 트랜지스터의 확산층에 직접적으로 인접하지 않는 2개의 PMOS의 확산 층들 중 적어도 한 층은 콘택(contact)을 통하여 직접적으로 전원 배선과 접속될 수 있도록 배치되고 PMOS의 확산층에 직접적으로 인접하지 않는 2개의 NMOS 확산층들 중 적어도 한 층은 콘택을 통하여 직접적으로 접지 배선과 접속될 수 있도록 배치된다.

반도체 장치에는 기본 셀들이 복수 개의 매트릭스 형태로 배열되는 셀 블럭들이 제공될 수 있는데, 이 셀 블럭들은 x축 방향으로는, 서로 인접한 기본 셀들이 셀들의 경계에 대하여 서로 선형 대칭이 되도록 배치되고, y축 방향으로는, 서로 인접한 기본 셀들이 셀들의 경계의 중심점에 대하여 서로 점 대칭이 되도록 배치된다.

도 1a는 제1 종래 예이며 벌크 CMOS 기술을 이용한 세미-커스텀 시스템에 적용 가능한 기본 셀의 확산층 및 게이트의 레이아웃 도면.

도 1b는 도 1a에 도시된 기본 셀의 배향을 나타내기 위한 개략적인 도면.

도 2는 셀의 내부 레이아웃을 생략하여, 제1 종래 예의 4개의 기본 셀 조각을 배열한 상태에서, 전원 배선, 접지 배선, 배선용 쓰루 홀들 및 웰 콘택들의 레이아웃을 나타낸 도면.

도 3a는 제2 종래 예이며 SOI·CMOS 기술을 이용한 세미-커스텀 시스템에 적용 가능한 기본 셀의 확산 층 및 게이트를 나타낸 레이아웃.

도 3b는 도 3a에 나타난 기본 셀의 배향을 나타내기 위한 개략적인 도면.

도 4는 셀의 내부 레이아웃을 생략하여, 제2 종래 예의 4개의 기본 셀 조각을 배열한 상태에서, 전원 배선, 접지 배선, 배선용 쓰루 홀들 및 웰 콘택들의 레이아웃을 나타낸 도면.

도 5a는 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 어레이 및 기본 셀의 확산층을 나타낸 레이아웃.

도 5b는 도 5a에 나타난 기본 셀의 배향을 나타내기 위한 개략적인 도면.

도 6은 셀의 내부 레이아웃을 생략하여, 본 발명의 바람직한 실시예에 따른 기본 셀들을 선정된 루울에 따라 2개의 행들과 2개의 열들의 그룹 단위로 반복적으로 배열한 상태에서, 전원 배선, 접지 배선, 이들 배선용 쓰루 홀들의 레이아웃을 나타낸 도면.

도 7a는 본 발명의 바람직한 실시예에 따른 기본 셀을 사용하여 레이아웃이 수행된 인버터 게이트의 회로도.

도 7b는 본 발명의 바람직한 실시예에 따른 기본 셀을 사용하여 레이아웃이 수행된 인버터 게이트의 레이아웃.

도 8a는 본 발명의 바람직한 실시예에 따른 기본 셀을 사용하여 2-입력형 NAND 게이트의 레이아웃이 수행된 인버터 게이트의 회로도.

도 8b는 본 발명의 바람직한 실시예에 따른 기본 셀을 사용하여 2-입력형 NAND 게이트의 레이아웃이 수행된 인버터 게이트의 레이아웃.

＜도면의 주요 부분에 대한 부호의 설명＞

200 : 기본 셀

204 : 웰 경계

205, 206 : 1AL 전원 배선

207, 208 : 2AL 전원 배선

211 : 콘택

221 : 쓰루 홀

2011, 2012, 2013 : p+형 확산층

2021, 2022, 2023 : n+형 확산층

2031, 2032 : 게이트 폴리실리콘

도 1a 내지 도 4를 참조하면, 본 발명의 이해를 돕기 위하여 먼저 종래 기술의 종래 예에 대한 설명을 한다.

도 1a는 세미-커스텀 시스템에 사용된 2개의 P-채널 MOS 트랜지스터들(이하, PMOS라 칭함)과 2개의 N-채널 MOS 트랜지스터들(이하, NMOS라 칭함)로 구성된 종래 예의 기본 셀의 레이아웃이다. 도 1b는 이 기본 셀을 배열할 때 기본 셀의 배향을 나타내기 위한 개략적인 도면이다. 도 2는 전술된 기본 셀들이 한 행과 4개의 열들의 그룹 단위로 반복적으로 배열되는 것을 나타낸 도면이다. 벌크 CMOS 기술에 의해 획득된 기본 셀에 있어서, 소정 폭 이상의 소자 분리 영역(p+형/n+형 확산 층 분리)은 PMOS와 NMOS 간에 제공된다. 또한, 웰 경계는 소자 분리 영역 내에 놓여진다. 도면에 나타난 기본 셀(200)은 p+형 확산층들(2011, 2012, 2013)과 2개의 게이트 폴리실리콘 조각들(2031, 2032)로 구성된 2개의 PMOS 조각들과 n+형 확산층들(2021, 2022, 2023)과 2개의 게이트 폴리실리콘 조각들(2033, 2034)로 구성된 2개의 NMOS 조각들로 구성된다. 또한, 웰 경계(204)는 p+형 확산층들 (2011) 내지 (2013)과 n+형 확산층들 (2021) 내지 (2023) 간에 배치된다. 또한, 기본 셀 상에는, 전술된 구성에 부가하여, 전원용 배선이 되는 1AL205는 PMOS 측의 게이트 폴리실리콘(2031, 2032)에 대해 수직한 방향으로 제공되고, 접지 배선이 되는 1AL206은 NMOS측의 게이트 폴리실리콘(2033, 2034)에 대해 수직한 방향으로 제공된다. 게다가, 웰 또는 기판에 전기 전위를 공급하기 위한 n+형 확산층(2201)과 p+형 확산층(2101)이 제공된다. n+형 확산층(2201)은 콘택(211)에 의해 1AL 전원 배선(205)과 접속되고, 1AL 전원 배선(205)는 쓰루 홀(221)에 의해 n+형 확산층(2201)에 걸쳐서 1AL 전원 배선(205)에 대해 수직한 방향으로 배열된 2AL 전원 배선(207)과 접속된다. p+형 확산층(2101)은 콘택(212)에 의해 1AL 전원 배선(206)과 접속되고, 이 1AL 전원 배선(206)은 쓰루 홀(222)에 의해 p+형 확산층(2101)에 걸쳐서 1AL 전원 배선(206)에 대해 수직한 방향으로 배열된 2AL 전원 배선(208)과 접속된다. 전술된 바와 같이 구성된 도 1a, 도 1b 및 도 2의 기본 셀(200)은 행 방향으로 11개의 그리드들(CAD에 의한 설계시 그리드의 개수, 이하, 모든 것을 유사 방식으로 나타냄)과 컬럼 방향으로 4개의 그리드들을 가진 사각 치수, 즉 전체 44 그리드들을 가진다. 웰에 의한 PMOS와 NMOS의 소자 분리로 인해 결정된 p+형 확산층들(2011) 내지 (2013)과 n+형 확산층들(2021) 내지 (2023) 간의 공간 Sb가 크기 때문에, 벌크 CMOS 기술에 의해 구성된 기본 셀은 셀 사각 치수의 감소를 방해하는 요인들 중 하나가 된다.

전술된 벌크 CMOS 기술의 문제점을 해결하기 위한 방법으로서, 본 명세서의 전제부에서 언급된 바와 같이, SOI·CMOS 기술이 제안되고 있다. 이 SOI·CMOS 기술에서, PMOS와 NMOS가 절연막에 의해 분리 가능하게 됨에 따라, p+형 확산층과 n+형 확산층을 분리하기 위하여 웰을 형성할 필요가 없다. 따라서, p+형 확산층과 n+형 확산층간의 공간은 전술된 확산층들이 서로 등전위일 경우 분리됨 없이 직접적으로 배치될 수 있다. 이 공간은 확산층들이 서로에 대해 서로 다른 포텐샬일 경우 프로세스 조건에 의해 특정화된 최소 공간 까지 인접될 수 있다. 이 최소 공간은 전술된 벌크 CMOS 기술에서의 Sb의 단편이다.

SOI·CMOS 기술의 특징에 대한 장점을 논의하면, 도 3a, 도 3b 및 도 4에 나타난 바와 같은 기본 셀들이 공지되어 있다. 도 3a는 기본 셀(300)의 확산층과 게이트의 레이아웃을 나타낸 도면인데 반해, 도 3b는 이 기본 셀을 배치할 때의 기본 셀의 배향을 나타내기 위한 개략적인 도면이다. 도 4는 도 3의 기본 셀의 4개의 유닛들이 배치되고 이 상부에 전원 배선과 접지 배선이 부가된 도면이다.

도 3a에 나타난 바와 같은 기본 셀(300)은 2 조각의 PMOS와 2 조각의 NMOS로 구성되고, p+형 확산층(3011, 3012, 3013)과 n+형 확산층(3021, 3022, 3023) 간의 공간은 전술된 확산층들이 서로에 대하여 서로 다른 전위를 가지는 프로세스 조건에 의해 특정화되는 Ss(＜Sb)로 설정될 수 있다. 그 결과, 도 3a의 기본 셀(300)은 벌크 CMOS의 경우에 비해, 경도 방향으로 동일한 1 그리드의 양 만큼 최소화된다. 따라서, 사각 치수는 약 10％ 만큼 감소될 수 있다.

도 3a, 도 3b 및 도 4에 나타난 SOI·CMOS 기술을 사용한 종래의 기본 셀의 레이아웃에 있어서, 소자 분리 영역은 p+형 확산층과 n+형 확산층 간에 필수적으로 배치된다. 따라서, 이는 확산층들 둘다 서로 등전위인 경우, 배치를 직접으로 인접시키는 것이 가능한 SOI·CMOS 기술의 장점을 이용할 수 없게 된다. 그 결과, 기본 셀과 기본 회로 셀의 사각 치수를 감소시킨다는 것이 더욱 어렵게 된다.

이제, 본 발명의 바람직한 실시예에 따른 반도체 장치에 대한 설명을 진행할 것이다.

본 명세서에서는, 본 발명의 개념 및 기능에 관련하여 설명된다.

본 발명에 있어서, 반도체 장치는 실리콘/절연막 구조가 제공된 반도체 기판의 주표면 상에 형성되고, 이 반도체 장치의 내부 회로를 구성하는 기본 셀은 2 조각의 PMOS와 2 조각의 NMOS로 구성되는데, 반도체 장치의 일측은 x축 방향으로서 정의되고, 이 일측에 대해 우측 각에서의 일측 방향은 y축의 방향으로서 정의되며 PMOS와 NMOS의 게이트 폭(W)의 방향은 y축 방향으로서 정의되는 경우, 2 조각의 PMOS와 2 조각의 NMOS는 제1 PMOS, 제2 PMOS, 제1 NMOS 및 제2 NMOS의 제1 배열의 순으로, 또는 제3 NMOS, 제4 NMOS, 제3 PMOS, 제4 PMOS의 제2 배열의 순으로 x축 방향으로의 행으로 배열되고, 전술된 제1 배열의 순으로 되는 경우, 제2 PMOS의 다른 확산층과 제1 NMOS의 다른 확산층은 일체화된 확산층 영역을 직접적으로 형성하도록 인접되는 방식으로 형성되고, 상기 제2 배열의 순으로 되는 경우, 제4 NMOS의 다른 확산층과 제3 PMOS의 다른 확산층은 일체화된 확산층 영역을 직접적으로 형성하도록 인접되는 방식으로 형성된다.

이 확산층의 사각 치수는 최소화될 수 있고 이 사각 치수는 PMOS와 NMOS가 인접하는 부분의 확산층들을 확산층들이 직접적으로 인접되도록 하는 방식으로 형성함으로써 감소될 수 있다. 게다가, 셀의 주변 상에 전원 배선과 접지 배선을 배치함으로써, 작은 기본 셀을 사용한다고 할지라도, 배선들이 차지하는 영역은 그 셀 내에서 충분히 확보될 수 있기 때문에, 배선이 용이하게 된다.

다음으로, 도 5a 내지 도 8b를 참조하여, 본 발명의 바람직한 실시예에 따른 반도체 장치에 대하여 설명된다.

도 5a는 본 발명의 바람직한 실시예에 따른 기본 셀(100)의 게이트의 확산층 및 레이아웃을 나타낸 도면인데 반해, 도 5b는 이 기본 셀을 배치할 때의 기본 셀의 배향을 나타내기 위한 개략적인 도면이다. 도 6은 선정된 루울에 따라 이들 기본 셀(100)들이 2개의 행들과 2개의 열들의 그룹 단위로 반복 배열되고 전원 배선과 접지 배선은 인접한 셀들과 공통으로 보유되도록 하는 방식으로 형성되는 상황을 나타내기 위한 도면이다.

도 5b에 나타난 기본 셀(100)은 도 5a에 나타난 바와 같이, p+형 확산층들 (1011) 내지 (1013)과 게이트 폴리실리콘들 (1031)과 (1032)으로 구성된 2 조각의 PMOS와 n+형 확산층들 (1021) 내지 (1023)과 게이트 폴리실리콘들 (1032)과 (1033)로 구성된 2 조각의 NMOS로 구성된다. 2 조각의 PMOS와 2 조각의 NMOS는 행방향으로 PMOS, PMOS, NMOS, NMOS의 순으로 또는 NMOS, NMOS, PMOS, PMOS의 순으로 배열된다. 이 시점에서, 각 PMOS와 NMOS의 일측의 확산층인 p+형 확산층(1013)과 n+형 확산층(1023)은 일체화된 확산층 영역으로서 형성되도록 직접적으로 인접되는 방식으로 배치된다. 그 결과, 등전위의 확산층들의 사각 치수는 도 1a의 p+형 확산층(2013)과 n+형 확산층(2023) 또는 도 3a의 p+형 확산층(3013)과 n+형 확산층(3023) 각각에 대한 전체 사각 치수의 6 그리드에서 도 5a의 p+형 확산층(1013)과 n+형 확산층(1023) 각각에 대한 전체 사각 치수의 3 그리드로 감소된다.

전술된 구조에 부가하여, 기본 셀(100)은 이 기본 셀의 4개의 측면 상에 전원 배선과 접지 배선을 인접한 셀들과 공통으로 보유하는 방식으로 제공된다. 이 전원 배선과 접지 배선은 기본 셀의 MOS 트랜지스터의 행 방향으로는 1AL 전원 배선(105)과 1AL 접지 배선(106)으로서 배치되고 수직 방향으로는 2AL 전원 배선(107)과 2AL 접지 배선(108)으로서 배치된다. 게다가, p+형 확산층들 (1011)과 (1012)의 확산층 영역들을 신장시켜서 1AL 전원 배선(105)이 이 확산층 위로 지나가도록 한다. 동일한 방식으로, n+형 확산층 (1021)과 (1022)의 확산층 영역들을 신장시켜서 1AL 전원 배선(106)이 이 확산층 위로 지나가도록 한다. 전술된 바와 같은 구성을 함으로써, 1AL 배선이 차지하는 영역이 기본 셀(100)의 내부에서 큰 양 만큼 감소되는 것이 방지될 수 있다.

기본 셀(100)을 배치할 때, 서로 인접하는 2개의 셀들은 기본 셀을 구성하는 4개의 MOS 트랜지스터들의 배치를 반전시키는 방식으로 반복적으로 배치된다. 즉, 2AL 전원 배선(107) 또는 접지 배선(108)을 경계로서 가지는 서로 인접한 양 셀들에 관련된 트랜지스터 구성의 배치가 셀들의 경계에 대하여 서로 선형 대칭 관계가 되는 반면에, 1AL 전원 배선(105) 또는 접지 배선(106)을 경계로서 가지는 서로 인접한 양 셀들에 관련된 트랜지스터 구성의 배치가 셀들의 경계 중심에 대하여 서로 스팟 대칭 관계가 된다. 전술된 바와 같이 기본 셀들을 배치함으로써, 인접한 셀들 간에 생성되는 p+형 확산층(1011)과 n+형 확산층(1021) 간의 거리 또는 p+형 확산층(1012)과 n+형 확산층(1022) 간의 거리는 양 확산층들이 서로 다른 전위인 경우, 프로세스 조건에 의해 특정화되는 공간 Ss로 설정될 수 있다.

도면에 나타난 기본 셀(100)은 행 방향으로 6개의 그리드와 열 방향으로 6개의 그리드의 36개의 그리드들을 가진 정사각 치수로 구성된다. 이는 벌크 CMOS 기술에 의한 종래 예로서 나타난 도 1a와 도 1b의 기본 셀과 비교할 때 약 20％의 정사각 치수 감소되고 SOI·CMOS 기술에 의한 종래 예인 도 3a와 도 3b의 기본 셀과 비교할 때 약 10％의 정사각 치수 감소된다.

도 7a, 도 7b와 도 8a, 도 8b는 본 발명에 따른 셀을 사용하여 기본 게이트 회로가 구성된 실시예를 나타내기 위한 도면들이다.

도 7a는 인버터 게이트의 회로도이고, 도 7b는 도 5a와 도 5b에 나타난 기본 셀(100)이 형성되는 것을 기초로 하여 인버터 게이트에 2개의 콘택들(111, 112)이 제공되는 인버터 셀(1001)이다.

도 7a의 회로도의 PMOS에서, 콘택(111)에 의해 전원 배선(105)과 접속된 p+형 확산층(1012)은 소오스에 대응되고, p+형 확산층(1013)은 드레인에 대응되며 폴리실리콘(1032)은 게이트에 대응된다. 한편, PMOS(2)에서, 콘택(112)에 의해 접지 배선(106)과 접속된 p+형 확산층(1022)은 소오스에 대응되고, p+형 확산층(1023)은 드레인에 대응되며 폴리실리콘(1032)은 게이트에 대응된다. 전술된 바와 같은 패턴을 구성함으로써, 인버터 게이트의 출력 노드가 되는 p+형 확산층(1013)과 n+형 확산층(1023)이 항상 등전위가 됨으로써, 일체화된 확산층 영역에 부합 가능하게 되고 인버터 게이트 셀(1001) 내에 내부 배선이 제공될 필요가 없게 된다.

도 8a는 2-입력형 NAND 게이트의 회로도이고, 도 8b는 레이아웃 형태로 형성되는 도 5a와 도 5b에 나타난 기본 셀(100)을 기초하여 2-입력형 NAND 게이트에 6개의 콘택들(111, 113, 114, 115, 141, 142)과 2개의 1AL 배선(131, 132)이 제공되는 2-입력형 NAND 게이트 셀(1002)을 나타낸다.

도 8a의 회로도의 PMOS(21)과 PMOS(22)에서, 콘택(111)에 의해 전원 배선(105)과 접속된 p+형 확산층(1012)은 공통 소오스에 대응되고, p+형 확산층 (1011)과 (1013)은 드레인에 대응되며 폴리실리콘 (1031)과 (1032)은 IN1 및 IN2의 게이트들에 각기 대응된다. PMOS(21)과 PMOS(22)에 있어서, 콘택(113)에 의해 접지 배선(106)과 접속된 n+형 확산층(1021)은 NMOS(22)의 소오스에 대응되고, n+형 확산층(1022)은 NMOS(22)의 드레인의 공통 확산층과 NMOS(21)의 소오스에 대응되며, 폴리실리콘 (1032)와 (1033)은 IN1과 IN2의 게이트들에 각기 대응된다. 게다가, p+형 확산층(1011, 1013)과 n+형 확산층(1023) 중에서 등전위이면서 2-입력형 NAND 게이트의 출력 노드가 되는 p+형 확산층(1013)과 n+형 확산층(1023)은 일체화된 확산층 영역에 부합되도록 직접적으로 인접하는 방식으로 배치되고, p+형 확산층(1011)은 1AL 배선(132)에 의한 콘택들(114, 115)을 통하여 p+형 확산층(1013)과 n+형 확산층(1032)로 구성된 일체화된 확산층 영역과 접속된다. 2-입력형 NAND 게이트의 입력 노드 IN1이 되는 게이트 폴리실리콘(1031, 1033)은 1AL 배선(131)에 의한 콘택들(141, 142)을 통하여 접속된다.

전술된 바와 같이, 기본 셀이 되는 인버터 셀(1001)과 2-입력형 NAND 게이트 셀(1002)에 있어서, SOI·CMOS 기술의 장점을 취하는 패턴 구성은 도 1에 나타난 기본 셀(100) 상의 콘택들 (111) 내지 (115), 1AL 배선(131)과 (132) 만을 형성함으로써 수행될 수 있다. 그 결과, 표준 셀 시스템에서도, 기본 셀의 사각 치수 감소 효과가 게이트 어레이 시스템에서와 같은 방식으로 얻어질 수 있다.

본 발명은 SOI·CMOS 기술을 이용한 반도체 장치의 기본 셀 또는 기본 회로 셀의 레이아웃 구성에 관한 것으로, PMOS와 NMOS가 공통 영역 상에 인접하는 부분의 확산층을 형성함으로써, 확산층 사각 치수가 최소화될 수 있는 효과가 있으며, 이로써, 기본 셀의 사각 치수 감소 효과가 예측될 수 있다. 특히, 기본 셀 또는 기본 회로 셀의 그리드의 사각 치수는 벌크 CMOS 기술에 의한 종래 예에 비해 약 20％의 감소 비율을 가지고 SOI·CMOS 기술에 의한 종래 예에 비해 약 10％의 감소 비율을 가지게 된다.

게다가, 셀의 주변 상에 전원 배선과 접지 배선을 배치함으로써, 작은 기본 셀을 사용한다고 할지라도, 배선을 위한 충분한 영역이 셀 내에 확보될 수 있는 효과가 있다.

따라서, 본 발명을 바람직한 실시예와 결부시켜서 기술하였지만, 본 분야의 숙련된 자라면 본 발명을 다양한 다른 방식의 효과에 적용할 수 있을 것이다.

Claims

실리콘/절연막 구조를 갖는 반도체 기판의 주표면 상에 형성되고 내부 회로를 구성하는 기본 셀을 포함하는 반도체 장치에 있어서:

2개의 PMOS 트랜지스터들; 및

2개의 NMOS 트랜지스터들을 포함하되,

상기 반도체 장치의 일 측면이 x축 방향으로서 정의되고, 상기 일 측면에 대해 직각 방향의 측면이 y축 방향으로서 정의되며, 상기 PMOS 및 NMOS 트랜지스터들의 게이트 폭(W) 방향이 y축 방향으로서 정의되는 경우,

상기 2개의 PMOS 트랜지스터들과 상기 2개의 NMOS 트랜지스터들은 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터의 제1 배열 순으로, 또는 제3 NMOS 트랜지스터, 제4 NMOS 트랜지스터, 제3 PMOS 트랜지스터, 및 제4 PMOS 트랜지스터의 제2 배열 순으로 상기 x축 방향으로 일렬로 배열되고, 상기 제1 배열 순으로 되는 경우, 상기 제2 PMOS 트랜지스터의 확산층과 상기 제1 NMOS 트랜지스터의 확산층은 직접적으로 인접되도록 형성되어 일체화된 확산층 영역을 형성하고, 상기 제2 배열 순으로 되는 경우, 상기 제4 NMOS 트랜지스터의 다른 확산층과 상기 제3 PMOS 트랜지스터의 다른 확산층은 직접적으로 인접되도록 형성되어 일체화된 확산층 영역을 형성하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 전원 배선과 접지 배선이 인접한 셀들과 공통으로 보유되도록 상기 기본 셀 주위에 배치되고, NMOS 트랜지스터의 확산층에 직접적으로 인접하지 않는 2개의 PMOS의 확산 층들 중 적어도 한 층은 콘택(contact)을 통하여 직접적으로 전원 배선과 접속될 수 있도록 배치되며, PMOS의 확산층에 직접적으로 인접하지 않는 2개의 NMOS의 확산층들 중 적어도 한 층은 콘택을 통하여 직접적으로 접지 배선과 접속될 수 있도록 배치되는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 기본 셀들이 복수 개의 매트릭스 형태로 배열되는 셀 블럭들이 구비되고, 상기 셀 블럭들은 x축 방향으로는, 서로 인접한 상기 기본 셀들이 상기 셀들의 경계선에 대하여 서로 선 대칭(linear symmetry)이 되도록 배치되고, y축 방향으로는, 서로 인접한 상기 기본 셀들이 상기 셀들의 경계의 중심점에 대하여 서로 점 대칭(spot symmetry)이 되도록 배치되는 것을 특징으로 하는 반도체 장치.