JPH0563046A - ゲートアレイ集積回路及びその製造方法 - Google Patents
ゲートアレイ集積回路及びその製造方法Info
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- JPH0563046A JPH0563046A JP22016591A JP22016591A JPH0563046A JP H0563046 A JPH0563046 A JP H0563046A JP 22016591 A JP22016591 A JP 22016591A JP 22016591 A JP22016591 A JP 22016591A JP H0563046 A JPH0563046 A JP H0563046A
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- Japan
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- line
- wiring
- sense
- switching means
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Abstract
(57)【要約】
【目的】ゲートアレイLSIに関し、試験回路形成によ
る面積効率の低下の防止を目的とする。 【構成】マトリックス状に配列された多数のゲートと、
一端が前記各対応するゲートの接続端に夫々接続された
スイッチング手段と、スイッチング手段の各行毎に配設
され、各行のスイッチング手段の夫々に対して制御信号
を伝達するプローブラインと、スイッチング手段の各列
毎に配設され、各列のスイッチング手段の夫々の他端に
接続されるセンスラインとを備え、各プローブラインの
選択によるスイッチング手段の制御並びにセンスライン
の選択を介して各ゲートの接続端の信号を読出し可能と
したゲートアレイLSIにおいて、プローブライン及び
センスラインの少なくとも一方を共通バルク層において
配線するように構成する。
る面積効率の低下の防止を目的とする。 【構成】マトリックス状に配列された多数のゲートと、
一端が前記各対応するゲートの接続端に夫々接続された
スイッチング手段と、スイッチング手段の各行毎に配設
され、各行のスイッチング手段の夫々に対して制御信号
を伝達するプローブラインと、スイッチング手段の各列
毎に配設され、各列のスイッチング手段の夫々の他端に
接続されるセンスラインとを備え、各プローブラインの
選択によるスイッチング手段の制御並びにセンスライン
の選択を介して各ゲートの接続端の信号を読出し可能と
したゲートアレイLSIにおいて、プローブライン及び
センスラインの少なくとも一方を共通バルク層において
配線するように構成する。
Description
【0001】
【産業上の利用分野】本発明は、ゲートアレイ集積回路
及びその製造法に関し、更に詳しくは、行方向に延びる
プローブライン及び列方向に延びるセンスラインの各選
択を介して内部ゲートにおける信号状態を読出し可能と
したマトリックステスト方式の試験回路を有するゲート
アレイ集積回路及びその製造方法の改良に関する。
及びその製造法に関し、更に詳しくは、行方向に延びる
プローブライン及び列方向に延びるセンスラインの各選
択を介して内部ゲートにおける信号状態を読出し可能と
したマトリックステスト方式の試験回路を有するゲート
アレイ集積回路及びその製造方法の改良に関する。
【0002】集積回路(LSI)にあっては、近年ゲー
トアレイ方式が採用される例が増大している。ゲートア
レイ方式のLSIでは、基本セルを構成する多数の各ゲ
ートが共通バルク層内に形成された半完成品のマスタス
ライスが予め用意されており、ユーザの設計に基づいた
特定の回路機能を有する完成品が、このマスタスライス
の共通バルク層上に形成される金属配線パターンによっ
て製作される。このためゲートアレイ方式によると、ユ
ーザの設計から完成品製作までのLSIの開発期間が大
幅に短縮される利点がある。
トアレイ方式が採用される例が増大している。ゲートア
レイ方式のLSIでは、基本セルを構成する多数の各ゲ
ートが共通バルク層内に形成された半完成品のマスタス
ライスが予め用意されており、ユーザの設計に基づいた
特定の回路機能を有する完成品が、このマスタスライス
の共通バルク層上に形成される金属配線パターンによっ
て製作される。このためゲートアレイ方式によると、ユ
ーザの設計から完成品製作までのLSIの開発期間が大
幅に短縮される利点がある。
【0003】ところで、LSIの大規模化及び高集積化
が進み、特に大規模LSIでは、その機能試験時におけ
るテストデータの作成に膨大な工数が必要となってお
り、また、機能試験に際してデータ不良が発生してもそ
の不良の原因箇所の究明が困難となっている。このた
め、特に信頼性が強く要求されるLSIにあっては、そ
の内部ゲートの個々の作動を診断するために試験回路を
有する例がみられる。
が進み、特に大規模LSIでは、その機能試験時におけ
るテストデータの作成に膨大な工数が必要となってお
り、また、機能試験に際してデータ不良が発生してもそ
の不良の原因箇所の究明が困難となっている。このた
め、特に信頼性が強く要求されるLSIにあっては、そ
の内部ゲートの個々の作動を診断するために試験回路を
有する例がみられる。
【0004】
【従来の技術】特開昭61−42934号公報は、上記
試験回路としてマトリックステスト方式の試験回路を有
するLSIについて記載する。図5は、上記公報に記載
されたLSIの構成を示す平面図である。同図におい
て、チップ10上には基本セルを構成する多数のゲート
1がマトリックス状に配列されており、各ゲート1に対
して夫々スイッチング手段2が設けられ、ゲート1の出
力ラインXにスイッチング手段の一端が接続されてい
る。
試験回路としてマトリックステスト方式の試験回路を有
するLSIについて記載する。図5は、上記公報に記載
されたLSIの構成を示す平面図である。同図におい
て、チップ10上には基本セルを構成する多数のゲート
1がマトリックス状に配列されており、各ゲート1に対
して夫々スイッチング手段2が設けられ、ゲート1の出
力ラインXにスイッチング手段の一端が接続されてい
る。
【0005】各行方向に並ぶゲート1には行方向に延び
るプローブライン3が、また各列方向に並ぶゲート1に
は列方向に延びるセンスライン4が、夫々対応して設け
られており、これらプローブライン3及びセンスライン
4は夫々図示しない電源配線と同様にパターン配線によ
って形成されている。
るプローブライン3が、また各列方向に並ぶゲート1に
は列方向に延びるセンスライン4が、夫々対応して設け
られており、これらプローブライン3及びセンスライン
4は夫々図示しない電源配線と同様にパターン配線によ
って形成されている。
【0006】各スイッチング手段2は、プローブライン
3からそのオン・オフのための制御入力を受けると共
に、そのオン状態のときに対応するゲートセル1の出力
ラインXとセンスライン4とを導通させる。
3からそのオン・オフのための制御入力を受けると共
に、そのオン状態のときに対応するゲートセル1の出力
ラインXとセンスライン4とを導通させる。
【0007】各プローブライン3は、行選択クロック信
号によって行選択リングカウンタ5を介して選択されて
当該行に配されるスイッチング手段2を一斉に導通させ
る。この結果、選択された行の各ゲート1の出力ライン
Xの信号は、夫々のゲート1に対応するセンスライン4
を介して取り出される。各センスライン4の信号は、列
選択クロック信号によって列選択リングカウンタ6Aを
介して指定されたデータセレクタ6Bから順次取り出さ
れる。
号によって行選択リングカウンタ5を介して選択されて
当該行に配されるスイッチング手段2を一斉に導通させ
る。この結果、選択された行の各ゲート1の出力ライン
Xの信号は、夫々のゲート1に対応するセンスライン4
を介して取り出される。各センスライン4の信号は、列
選択クロック信号によって列選択リングカウンタ6Aを
介して指定されたデータセレクタ6Bから順次取り出さ
れる。
【0008】上記形式のLSIでは、LSI内部の任意
のゲートの信号状態が行及び列の各選択クロック信号を
介して容易に検出できるため、LSIの機能テストが、
また、その機能テストの際の不良箇所の調査が、夫々極
めて容易に行われる。かかる試験回路を構成するには、
各ゲートが共通のパターン構成を有し、また、その配置
が規則的なマトリックス状であるゲートアレイ方式のL
SI(ゲートアレイLSI)が最も適している。
のゲートの信号状態が行及び列の各選択クロック信号を
介して容易に検出できるため、LSIの機能テストが、
また、その機能テストの際の不良箇所の調査が、夫々極
めて容易に行われる。かかる試験回路を構成するには、
各ゲートが共通のパターン構成を有し、また、その配置
が規則的なマトリックス状であるゲートアレイ方式のL
SI(ゲートアレイLSI)が最も適している。
【0009】
【発明が解決しようとする課題】一般にゲートアレイL
SIでは、技術上及びコスト上の観点から、配線層とし
て2又は3層のメタル(アルミ)配線層が採用されるの
が通例であるが、大規模LSIにおいて各ゲートセル相
互間を配線するためには2層の配線層が最低限必要であ
る。
SIでは、技術上及びコスト上の観点から、配線層とし
て2又は3層のメタル(アルミ)配線層が採用されるの
が通例であるが、大規模LSIにおいて各ゲートセル相
互間を配線するためには2層の配線層が最低限必要であ
る。
【0010】ところが、上記従来のマトリックステスト
方式の試験回路を有するゲートアレイLSIでは、互い
に直交する多数のプローブライン及びセンスラインをチ
ップ全体領域に配設するために既に2層の配線層が使用
されており、従って配線層として3層を設けたLSIに
あっても、プローブライン及びセンスラインが設けられ
る配線層内に各ゲートセル相互間の配線がこれらと混在
して設けられる。
方式の試験回路を有するゲートアレイLSIでは、互い
に直交する多数のプローブライン及びセンスラインをチ
ップ全体領域に配設するために既に2層の配線層が使用
されており、従って配線層として3層を設けたLSIに
あっても、プローブライン及びセンスラインが設けられ
る配線層内に各ゲートセル相互間の配線がこれらと混在
して設けられる。
【0011】このため、ゲート相互間の配線に必要な面
積を通常通りに確保する場合には、前記プローブライン
及びセンスラインの存在のために配線層の面積の増大が
避けられず、従ってかかる試験回路を有するゲートアレ
イLSIでは、試験回路を有しない通常のゲートアレイ
LSIのチップ面積の例えば2倍にもチップ面積が増大
することとなる。
積を通常通りに確保する場合には、前記プローブライン
及びセンスラインの存在のために配線層の面積の増大が
避けられず、従ってかかる試験回路を有するゲートアレ
イLSIでは、試験回路を有しない通常のゲートアレイ
LSIのチップ面積の例えば2倍にもチップ面積が増大
することとなる。
【0012】また、このチップ面積の増大を回避するた
めに、ゲート相互間の配線のための領域面積を縮小する
場合には、狭くなった領域のため配線のレイアウトが極
めて錯綜し、LSIで通常行われている自動配線プログ
ラムを介しての計算機による配線の自動レイアウト設計
において、プログラムが複雑になることから効率的な自
動配線レイアウトが困難になる。
めに、ゲート相互間の配線のための領域面積を縮小する
場合には、狭くなった領域のため配線のレイアウトが極
めて錯綜し、LSIで通常行われている自動配線プログ
ラムを介しての計算機による配線の自動レイアウト設計
において、プログラムが複雑になることから効率的な自
動配線レイアウトが困難になる。
【0013】従って、本発明は、上記マトリックステス
ト方式の試験回路を有する従来のゲートアレイLSIに
おける問題に鑑み、チップ面積の増大を小さく抑え、且
つ、自動配線プログラムによる効率的な配線レイアウト
設計を可能とするマトリックステスト方式の試験回路を
備えるゲートアレイLSI及びその製造方法を提供する
ことを目的とする。
ト方式の試験回路を有する従来のゲートアレイLSIに
おける問題に鑑み、チップ面積の増大を小さく抑え、且
つ、自動配線プログラムによる効率的な配線レイアウト
設計を可能とするマトリックステスト方式の試験回路を
備えるゲートアレイLSI及びその製造方法を提供する
ことを目的とする。
【0014】
【課題を達成するための手段】図1は、本発明の一実施
例のゲートアレイLSIの一部平面図である。同図にお
いて、1はゲート、2はスイッチング手段を成すセンス
トランジスタ、3はプローブライン、4はセンスライ
ン、10はチップ領域である。なお、同図はプローブラ
イン3が共通バルク層に配線される例であり、プローブ
ライン3を破線で示している。
例のゲートアレイLSIの一部平面図である。同図にお
いて、1はゲート、2はスイッチング手段を成すセンス
トランジスタ、3はプローブライン、4はセンスライ
ン、10はチップ領域である。なお、同図はプローブラ
イン3が共通バルク層に配線される例であり、プローブ
ライン3を破線で示している。
【0015】前記目的を達成するため、本発明のゲート
アレイLSIは、図1に例示したように、マトリックス
状に配列された多数のゲート(1)と、前記ゲート
(1)の少なくとも一部に対応して設けられマトリック
ス状に配列されると共に、一端が前記各対応するゲート
の何れかの接続端に夫々接続されたスイッチング手段
(2)と、前記スイッチング手段(2)の各行毎に配設
され、対応する該行のスイッチング手段(2)の夫々に
対して制御信号を伝達するプローブライン(3)と、前
記スイッチング手段(2)の各列毎に配設され、対応す
る該列のスイッチング手段(2)の夫々の他端に接続さ
れるセンスライン(4)とを備え、前記各プローブライ
ン(3)の選択によるスイッチング手段(2)の制御並
びに前記センスライン(4)の選択を介して前記各接続
端の信号を読出し可能としたゲートアレイLSIにおい
て、前記プローブライン(3)及び前記センスライン
(4)の少なくとも一方を共通バルク層において配線し
たことを特徴とする。
アレイLSIは、図1に例示したように、マトリックス
状に配列された多数のゲート(1)と、前記ゲート
(1)の少なくとも一部に対応して設けられマトリック
ス状に配列されると共に、一端が前記各対応するゲート
の何れかの接続端に夫々接続されたスイッチング手段
(2)と、前記スイッチング手段(2)の各行毎に配設
され、対応する該行のスイッチング手段(2)の夫々に
対して制御信号を伝達するプローブライン(3)と、前
記スイッチング手段(2)の各列毎に配設され、対応す
る該列のスイッチング手段(2)の夫々の他端に接続さ
れるセンスライン(4)とを備え、前記各プローブライ
ン(3)の選択によるスイッチング手段(2)の制御並
びに前記センスライン(4)の選択を介して前記各接続
端の信号を読出し可能としたゲートアレイLSIにおい
て、前記プローブライン(3)及び前記センスライン
(4)の少なくとも一方を共通バルク層において配線し
たことを特徴とする。
【0016】また、本発明のゲートアレイLSIの製造
方法は、マトリックス状に配列された多数のゲート
(1)と、前記ゲート(1)の少なくとも一部に対応し
て設けられマトリックス状に配列されると共に、一端が
前記各対応するゲート(1)の何れかの接続端に夫々接
続されたスイッチング手段(2)と、前記スイッチング
手段(2)の各行毎に配設され、対応する該行のスイッ
チング手段(2)の夫々に対して制御信号を伝達するプ
ローブライン(3)と、前記スイッチング手段(2)の
各列毎に配設され、対応する該列のスイッチング手段の
夫々の他端に接続されるセンスライン(4)とを備え、
前記各プローブライン(3)の選択による前記スイッチ
ング手段(2)の制御並びに前記センスライン(4)の
選択を介して前記各接続端の信号を読出し可能としたゲ
ートアレイLSIの製造方法において、前記プローブラ
イン(3)及び前記センスライン(4)の少なくとも一
方を共通バルク層において配線したマスタスライスを製
作することを特徴とする。
方法は、マトリックス状に配列された多数のゲート
(1)と、前記ゲート(1)の少なくとも一部に対応し
て設けられマトリックス状に配列されると共に、一端が
前記各対応するゲート(1)の何れかの接続端に夫々接
続されたスイッチング手段(2)と、前記スイッチング
手段(2)の各行毎に配設され、対応する該行のスイッ
チング手段(2)の夫々に対して制御信号を伝達するプ
ローブライン(3)と、前記スイッチング手段(2)の
各列毎に配設され、対応する該列のスイッチング手段の
夫々の他端に接続されるセンスライン(4)とを備え、
前記各プローブライン(3)の選択による前記スイッチ
ング手段(2)の制御並びに前記センスライン(4)の
選択を介して前記各接続端の信号を読出し可能としたゲ
ートアレイLSIの製造方法において、前記プローブラ
イン(3)及び前記センスライン(4)の少なくとも一
方を共通バルク層において配線したマスタスライスを製
作することを特徴とする。
【0017】
【作用】本発明のゲートアレイLSIでは、プローブラ
イン及びセンスラインの少なくとも一方を共通バルク層
において配線するため、従来のマトリックステスト方式
の試験回路を有するゲートアレイLSIに比して、配線
層内にレイアウトされる配線量がその分だけ減少し、各
ゲート相互間の配線のレイアウトスペースの確保が容易
であることから、自動配線プログラムを介して配線のレ
イアウト設計を行うことが容易となり、一方、マトリッ
クス方式の試験回路におけるプローブライン及びセンス
ラインは、夫々各ゲートアレイLSIに共通であるた
め、予め共通バルク層において標準的に形成して半完成
品のマスタスライスとして準備しておくことに問題はな
い。
イン及びセンスラインの少なくとも一方を共通バルク層
において配線するため、従来のマトリックステスト方式
の試験回路を有するゲートアレイLSIに比して、配線
層内にレイアウトされる配線量がその分だけ減少し、各
ゲート相互間の配線のレイアウトスペースの確保が容易
であることから、自動配線プログラムを介して配線のレ
イアウト設計を行うことが容易となり、一方、マトリッ
クス方式の試験回路におけるプローブライン及びセンス
ラインは、夫々各ゲートアレイLSIに共通であるた
め、予め共通バルク層において標準的に形成して半完成
品のマスタスライスとして準備しておくことに問題はな
い。
【0018】
【実施例】図面を参照して本発明を更に詳しく説明す
る。図1において、このチップ領域10は、多数のCM
OSトランジスタから成る論理ゲート(基本セル)1が
行及び列方向に並んでマトリックス状に配設されてい
る。各基本セル1には二組のCMOSトランジスタがセ
ル列方向に並んで配される。なお、各基本セル1相互間
を接続し、ユーザから要求される所定の機能を実現する
信号配線についてはその図示が省略されている。
る。図1において、このチップ領域10は、多数のCM
OSトランジスタから成る論理ゲート(基本セル)1が
行及び列方向に並んでマトリックス状に配設されてい
る。各基本セル1には二組のCMOSトランジスタがセ
ル列方向に並んで配される。なお、各基本セル1相互間
を接続し、ユーザから要求される所定の機能を実現する
信号配線についてはその図示が省略されている。
【0019】各基本セル1は、夫々セル列を形成して配
され、各セル列の間には配線領域7が配されている。各
配線領域7には、同図に示されたようにその1つおきに
センストランジスタ2及びセンスライン4が配されてい
る。
され、各セル列の間には配線領域7が配されている。各
配線領域7には、同図に示されたようにその1つおきに
センストランジスタ2及びセンスライン4が配されてい
る。
【0020】各プローブライン3は、行方向に並ぶ各基
本セル1に沿って図中左右方向に延びており、このLS
Iのマスタスライスを製作する際に、ポリシリコンによ
って共通バルク層内に形成されている。各プローブライ
ン3は、図示の如く、基本セルの2段毎に夫々2本が並
んで配設される構成であり、基本セルを構成する各CM
OSトランジスタのゲート層11を形成するときに同時
に形成される。
本セル1に沿って図中左右方向に延びており、このLS
Iのマスタスライスを製作する際に、ポリシリコンによ
って共通バルク層内に形成されている。各プローブライ
ン3は、図示の如く、基本セルの2段毎に夫々2本が並
んで配設される構成であり、基本セルを構成する各CM
OSトランジスタのゲート層11を形成するときに同時
に形成される。
【0021】上記のように、プローブライン3を共通バ
ルク層に配設したため、プローブライン3は、これと直
交方向に延びメタル第一層に配される電源配線12及び
センスライン4、並びにメタル第一及び第三層に配され
所定の特定機能を実現するために形成される図示しない
信号配線に対して配線レイアウト上で障害となることは
ない。
ルク層に配設したため、プローブライン3は、これと直
交方向に延びメタル第一層に配される電源配線12及び
センスライン4、並びにメタル第一及び第三層に配され
所定の特定機能を実現するために形成される図示しない
信号配線に対して配線レイアウト上で障害となることは
ない。
【0022】スイッチング手段を構成するNチャネルM
OSトランジスタのセンストランジスタ2は、対応する
基本セル1近くのセル列外の配線領域7内に設けられ、
その二つが相互に対を形成して列方向に並んで配され
る。各センストランジスタ2のゲート層11は、同じ共
通バルク層内に形成される引出線13を介して対応する
プローブライン3と接続される。
OSトランジスタのセンストランジスタ2は、対応する
基本セル1近くのセル列外の配線領域7内に設けられ、
その二つが相互に対を形成して列方向に並んで配され
る。各センストランジスタ2のゲート層11は、同じ共
通バルク層内に形成される引出線13を介して対応する
プローブライン3と接続される。
【0023】センスライン4は、センストランジスタ2
の近傍にメタル第一層の配線層として形成されており、
各ゲートアレイLSIで共通であるため、電源配線12
と同じマスクパターンによってこれと同時に形成され
る。一対のセンストランジスタ2の双方の他端を成す共
通ドレイン領域は、引出線14を介してセンスライン4
と接続される。
の近傍にメタル第一層の配線層として形成されており、
各ゲートアレイLSIで共通であるため、電源配線12
と同じマスクパターンによってこれと同時に形成され
る。一対のセンストランジスタ2の双方の他端を成す共
通ドレイン領域は、引出線14を介してセンスライン4
と接続される。
【0024】図2(a)は上記実施例のゲートLSIの
全体平面を模式的に示す図である。このLSIは、チッ
プ領域10の外周部に配設されるI/O部15と、その
すぐ内側で、図示左側に配設されるプローブラインドラ
イバ回路5及び図示下側に配設されるセンス回路6と、
コーナー部に配されてプローブラインドライバ回路5及
びセンス回路6を制御するテスト・コントロール回路8
と、これらの内側に配設される内部回路領域とを有して
いる。
全体平面を模式的に示す図である。このLSIは、チッ
プ領域10の外周部に配設されるI/O部15と、その
すぐ内側で、図示左側に配設されるプローブラインドラ
イバ回路5及び図示下側に配設されるセンス回路6と、
コーナー部に配されてプローブラインドライバ回路5及
びセンス回路6を制御するテスト・コントロール回路8
と、これらの内側に配設される内部回路領域とを有して
いる。
【0025】内部回路領域にはユーザの設計に従い、図
中破線で示した種々の論理機能回路が、マスタスライス
の共通バルク層上に形成される各基本セル相互間のパタ
ーン配線によって形成されている。破線で示した各プロ
ーブライン3は、プローブラインドライバ回路5によっ
て選択されてそのうちの一つがHレベルとなる。図2
(a)において丸印を付した部分Aは同図(b)にその
詳細が示されている。
中破線で示した種々の論理機能回路が、マスタスライス
の共通バルク層上に形成される各基本セル相互間のパタ
ーン配線によって形成されている。破線で示した各プロ
ーブライン3は、プローブラインドライバ回路5によっ
て選択されてそのうちの一つがHレベルとなる。図2
(a)において丸印を付した部分Aは同図(b)にその
詳細が示されている。
【0026】図2(b)において、信号ラインA1、A
2を入力とするNANDゲート16及びこのNANDゲ
ート16の出力ラインXに一方の端子が接続されたセン
ストランジスタ2を例示したように、各センストランジ
スタ2は夫々対応する基本セルを構成する論理ゲート1
の出力ラインにその一端が接続されている。
2を入力とするNANDゲート16及びこのNANDゲ
ート16の出力ラインXに一方の端子が接続されたセン
ストランジスタ2を例示したように、各センストランジ
スタ2は夫々対応する基本セルを構成する論理ゲート1
の出力ラインにその一端が接続されている。
【0027】各プローブライン3は夫々、行方向に配列
された各センストランジスタ2のゲートに制御入力を与
える。センストランジスタ2の他方の端子はセンスライ
ン4に接続されており、従って、センストランジスタ2
は、プローブライン3の制御入力によってオンとなって
ゲートの出力ラインXと対応するセンスライン4とを導
通させる。
された各センストランジスタ2のゲートに制御入力を与
える。センストランジスタ2の他方の端子はセンスライ
ン4に接続されており、従って、センストランジスタ2
は、プローブライン3の制御入力によってオンとなって
ゲートの出力ラインXと対応するセンスライン4とを導
通させる。
【0028】センスライン4の一端はセンス回路6に接
続されており、センスライン4を介して伝達される各論
理ゲートの信号は、このセンス回路6から外部に取り出
される。前記プローブラインドライバ回路5並びにセン
ス回路6は、夫々従来技術で説明した行選択リングカウ
ンタ5、並びに、列選択リングカウンタ6A及びデータ
セレクタ6Bと同様な構成を採ることができ、詳細な説
明を省略する。
続されており、センスライン4を介して伝達される各論
理ゲートの信号は、このセンス回路6から外部に取り出
される。前記プローブラインドライバ回路5並びにセン
ス回路6は、夫々従来技術で説明した行選択リングカウ
ンタ5、並びに、列選択リングカウンタ6A及びデータ
セレクタ6Bと同様な構成を採ることができ、詳細な説
明を省略する。
【0029】図3は、図2(b)に例示したNANDゲ
ート16及び対応するセンストランジスタ2における配
線接続を、同様に例示のために示す平面図である。図中
右下隅に示した基本セルがこのNANDゲートを構成し
ており、拡散領域17がCMOSトランジスタのNチャ
ネルトランジスタ部分を、拡散領域18がCMOSトラ
ンジスタのPチャネルトランジスタ部分を構成してい
る。
ート16及び対応するセンストランジスタ2における配
線接続を、同様に例示のために示す平面図である。図中
右下隅に示した基本セルがこのNANDゲートを構成し
ており、拡散領域17がCMOSトランジスタのNチャ
ネルトランジスタ部分を、拡散領域18がCMOSトラ
ンジスタのPチャネルトランジスタ部分を構成してい
る。
【0030】NANDゲートの一方の入力A1は、メタ
ル第二層の配線部分19及びメタル第一層の配線部分2
0を介して第一のCMOSトランジスタ部のゲート層2
1に与えられ、また、他方の入力A2は、同様にメタル
第二層の配線22を介して第二のCMOSトランジスタ
部のゲート層23に与えられている。
ル第二層の配線部分19及びメタル第一層の配線部分2
0を介して第一のCMOSトランジスタ部のゲート層2
1に与えられ、また、他方の入力A2は、同様にメタル
第二層の配線22を介して第二のCMOSトランジスタ
部のゲート層23に与えられている。
【0031】第一及び第二のPチャネルトランジスタは
夫々、ソースが電源ラインVCCから電源を受けると共に
ドレインが共通とされて並列に接続されており、同様に
第一及び第二のNチャネルトランジスタは、第一のNチ
ャネルトランジスタのソースが電源ラインGNDから電
源を受けると共に第一のNチャネルトランジスタのドレ
インと第二のNチャネルトランジスタのソースとが共通
とされて相互に直列に接続されている。
夫々、ソースが電源ラインVCCから電源を受けると共に
ドレインが共通とされて並列に接続されており、同様に
第一及び第二のNチャネルトランジスタは、第一のNチ
ャネルトランジスタのソースが電源ラインGNDから電
源を受けると共に第一のNチャネルトランジスタのドレ
インと第二のNチャネルトランジスタのソースとが共通
とされて相互に直列に接続されている。
【0032】第一及び第二のPチャネルトランジスタの
共通ドレインが第二のNチャネルトランジスタのドレイ
ンにメタル第一層の配線24を介して接続されて、この
基本ゲートがNANDゲートとして構成される。この共
通ドレインは、メタル第二層の配線25を介して出力ラ
インXとして延びI/O部に向かっている。
共通ドレインが第二のNチャネルトランジスタのドレイ
ンにメタル第一層の配線24を介して接続されて、この
基本ゲートがNANDゲートとして構成される。この共
通ドレインは、メタル第二層の配線25を介して出力ラ
インXとして延びI/O部に向かっている。
【0033】出力ラインXは更にセンストランジスタ2
の一方の端子部を成す拡散領域26に接続されている。
また、センストランジスタ2のゲート層11は、前述の
如く共通バルク層内でポリシリコン配線13を介して配
線されている。
の一方の端子部を成す拡散領域26に接続されている。
また、センストランジスタ2のゲート層11は、前述の
如く共通バルク層内でポリシリコン配線13を介して配
線されている。
【0034】各基本セル1相互間を接続する配線は、主
として列方向に延びるセル列領域以外の配線領域7にお
いて配線されているが、プローブライン3が共通バルク
層内で配線されたことにより、同図から理解できるよう
に、配線領域7の配線量が減少してその配線レイアウト
が容易となる。
として列方向に延びるセル列領域以外の配線領域7にお
いて配線されているが、プローブライン3が共通バルク
層内で配線されたことにより、同図から理解できるよう
に、配線領域7の配線量が減少してその配線レイアウト
が容易となる。
【0035】図4は、本発明の第二の実施例のゲートア
レイLSIの図1と同様な図である。同図の場合図1と
は異なり、プローブライン3がメタル第二層の配線層内
で配線され、センスライン4が共通バルク層内で配線さ
れている例である。この場合、センストランジスタ2の
ゲート入力のための配線13がメタル第一層の配線で接
続され、センスライン4との接続配線14は、共通バル
ク層内で配線されている。
レイLSIの図1と同様な図である。同図の場合図1と
は異なり、プローブライン3がメタル第二層の配線層内
で配線され、センスライン4が共通バルク層内で配線さ
れている例である。この場合、センストランジスタ2の
ゲート入力のための配線13がメタル第一層の配線で接
続され、センスライン4との接続配線14は、共通バル
ク層内で配線されている。
【0036】上記第二の実施例の場合、配線領域7を横
断してプローブライン3がメタル第二層で配線されてい
るため、図1の実施例に比して配線領域7の長手方向に
延びる配線レイアウトの容易さを損ねる。しかし、配線
領域7を長手方向に延びるセンスライン4が共通バルク
層に配されたため、この配線が減るメリットはある。
断してプローブライン3がメタル第二層で配線されてい
るため、図1の実施例に比して配線領域7の長手方向に
延びる配線レイアウトの容易さを損ねる。しかし、配線
領域7を長手方向に延びるセンスライン4が共通バルク
層に配されたため、この配線が減るメリットはある。
【0037】上記各実施例では、プローブライン又はセ
ンスラインの何れか一方を共通バルク層内で配線する例
であった。しかし、本発明におけるゲートアレイLSI
では、プローブライン及びセンスラインの双方を、これ
ら相互間を絶縁層によって絶縁することで何れも共通バ
ルク層において配線することもでき、かかる構成も本発
明の範囲に含まれる。
ンスラインの何れか一方を共通バルク層内で配線する例
であった。しかし、本発明におけるゲートアレイLSI
では、プローブライン及びセンスラインの双方を、これ
ら相互間を絶縁層によって絶縁することで何れも共通バ
ルク層において配線することもでき、かかる構成も本発
明の範囲に含まれる。
【0038】本発明では、半完成品のマスタスライスの
製作時に既にプローブライン及び、センスラインの少な
くとも一方を共通バルク層内で配線しておくことで、全
体の配線レイアウトを容易にするものである。この場
合、共通バルク層においては配線がポリシリコン等で行
われるので、メタル配線に比して線路抵抗が大きくスピ
ード上の障害が生じないかが問題となる。
製作時に既にプローブライン及び、センスラインの少な
くとも一方を共通バルク層内で配線しておくことで、全
体の配線レイアウトを容易にするものである。この場
合、共通バルク層においては配線がポリシリコン等で行
われるので、メタル配線に比して線路抵抗が大きくスピ
ード上の障害が生じないかが問題となる。
【0039】しかし、本発明におけるマトリックステス
ト方式の試験回路は、通常作動時には使用されない回路
であるので、試験時のスピードについては僅かに遅らせ
るものの、ユーザ使用時の動作スピードを遅らせるもの
ではない。また、共通バルク層の配線サイズを小さく抑
えながら試験時のスピードの遅れを最小限とするために
は、共通バルク層における配線にタングステン・シリコ
ンWSiを使用して抵抗を減少させるのが良い。
ト方式の試験回路は、通常作動時には使用されない回路
であるので、試験時のスピードについては僅かに遅らせ
るものの、ユーザ使用時の動作スピードを遅らせるもの
ではない。また、共通バルク層の配線サイズを小さく抑
えながら試験時のスピードの遅れを最小限とするために
は、共通バルク層における配線にタングステン・シリコ
ンWSiを使用して抵抗を減少させるのが良い。
【0040】また、上記実施例では論理ゲートの出力ラ
インの信号状態を検出する例を示したが、必ずしも出力
ラインの信号に限られるものではなく、論理ゲート内の
任意の接続端の信号を調べる構成も採用できる。
インの信号状態を検出する例を示したが、必ずしも出力
ラインの信号に限られるものではなく、論理ゲート内の
任意の接続端の信号を調べる構成も採用できる。
【0041】更に、このマトリックステスト方式の試験
回路のスイッチング手段は、各論理ゲートの全てに設け
る必要はなく、選択的に設け、或いは必要な領域部分の
論理ゲートにのみ設けることができる。また、各ブロッ
ク毎に試験回路を分割する構成も採用できる。
回路のスイッチング手段は、各論理ゲートの全てに設け
る必要はなく、選択的に設け、或いは必要な領域部分の
論理ゲートにのみ設けることができる。また、各ブロッ
ク毎に試験回路を分割する構成も採用できる。
【0042】
【発明の効果】以上説明したように本発明のゲートアレ
イLSI及びその製造方法によると、プローブライン及
びセンスラインの少なくとも一方を共通バルク層におい
て配線することにより、チップ面積の増大を抑えると共
に機能回路の形成に障害を与えることもないので、マト
リックステスト方式の試験回路の採用によって信頼性の
向上が可能になる一方面積効率の低下が生じないゲート
アレイLSIを提供できたという顕著な効果を奏する。
イLSI及びその製造方法によると、プローブライン及
びセンスラインの少なくとも一方を共通バルク層におい
て配線することにより、チップ面積の増大を抑えると共
に機能回路の形成に障害を与えることもないので、マト
リックステスト方式の試験回路の採用によって信頼性の
向上が可能になる一方面積効率の低下が生じないゲート
アレイLSIを提供できたという顕著な効果を奏する。
【図1】本発明の第一の実施例のゲートアレイLSIの
一部平面図である。
一部平面図である。
【図2】(a)は図1のゲートアレイLSIの全体平面
模式図、(b)は図(a)の部分Aの詳細模式図であ
る。
模式図、(b)は図(a)の部分Aの詳細模式図であ
る。
【図3】図2のゲートアレイにおける一部の配線レイア
ウトを示す平面図である。
ウトを示す平面図である。
【図4】本発明の第二の実施例のゲートアレイの一部平
面図である。
面図である。
【図5】従来のマトリックス方式の試験回路を有する半
導体集積回路の平面図である。
導体集積回路の平面図である。
1:ゲート(基本セル) 2:スイッチング手段(センストランジスタ) 3:プローブライン 4:センスライン 5:プローブラインドライバ回路 6;センス回路 10:チップ領域 11:ゲート層 12:電源配線
Claims (2)
- 【請求項1】マトリックス状に配列された多数のゲート
(1)と、 前記ゲート(1)の少なくとも一部に対応して設けられ
マトリックス状に配列されると共に、一端が前記各対応
するゲートの何れかの接続端に夫々接続されたスイッチ
ング手段(2)と、 前記スイッチング手段(2)の各行毎に配設され、対応
する該行のスイッチング手段(2)の夫々に対して制御
信号を伝達するプローブライン(3)と、 前記スイッチング手段(2)の各列毎に配設され、対応
する該列のスイッチング手段(2)の夫々の他端に接続
されるセンスライン(4)とを備え、 前記各プローブライン(3)の選択によるスイッチング
手段(2)の制御並びに前記センスライン(4)の選択
を介して前記各接続端の信号を読出し可能としたゲート
アレイ集積回路において、 前記プローブライン(3)及び前記センスライン(4)
の少なくとも一方を共通バルク層において配線したこと
を特徴とするゲートアレイ集積回路。 - 【請求項2】マトリックス状に配列された多数のゲート
(1)と、 前記ゲート(1)の少なくとも一部に対応して設けられ
マトリックス状に配列されると共に、一端が前記各対応
するゲート(1)の何れかの接続端に夫々接続されたス
イッチング手段(2)と、 前記スイッチング手段(2)の各行毎に配設され、対応
する該行のスイッチング手段(2)の夫々に対して制御
信号を伝達するプローブライン(3)と、 前記スイッチング手段(2)の各列毎に配設され、対応
する該列のスイッチング手段の夫々の他端に接続される
センスライン(4)とを備え、 前記各プローブライン(3)の選択による前記スイッチ
ング手段(2)の制御並びに前記センスライン(4)の
選択を介して前記各接続端の信号を読出し可能としたゲ
ートアレイ集積回路の製造方法において、 前記プローブライン(3)及び前記センスライン(4)
の少なくとも一方を共通バルク層において配線したマス
タスライスを製作することを特徴とするゲートアレイ集
積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22016591A JPH0563046A (ja) | 1991-08-30 | 1991-08-30 | ゲートアレイ集積回路及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22016591A JPH0563046A (ja) | 1991-08-30 | 1991-08-30 | ゲートアレイ集積回路及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0563046A true JPH0563046A (ja) | 1993-03-12 |
Family
ID=16746907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22016591A Withdrawn JPH0563046A (ja) | 1991-08-30 | 1991-08-30 | ゲートアレイ集積回路及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0563046A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
-
1991
- 1991-08-30 JP JP22016591A patent/JPH0563046A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |