TWI812333B - 半導體記憶體裝置 - Google Patents

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TWI812333B
TWI812333B TW111125585A TW111125585A TWI812333B TW I812333 B TWI812333 B TW I812333B TW 111125585 A TW111125585 A TW 111125585A TW 111125585 A TW111125585 A TW 111125585A TW I812333 B TWI812333 B TW I812333B
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奥村祐介
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日商鎧俠股份有限公司
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Abstract

本發明提供一種半導體記憶體裝置，包含：多個導電層，多個導電層中的每一者包含第一部分，及厚於第一部分的第二部分；第一絕緣體部分，接觸第一導電層的第二部分及第二導電層的第二部分；以及第二絕緣體部分，接觸第三導電層的第二部分，其中第二導電層的第二部分包含與第一導電層的第二部分配置的第一子部分，及設置於第一導電層的第二部分與第三導電層的第二部分之間的第二子部分。

Description

半導體記憶體裝置
本文所描述的實施例大體上是關於一種半導體記憶體裝置。
相關申請的交叉參考
本申請案為基於且主張來自2022年3月11申請的日本專利申請案第2022-038288號的優先權，該申請案的全部內容以引用之方式併入本文中。
NAND快閃記憶體稱為可以非揮發性方式儲存資料的半導體記憶體裝置。在諸如NAND快閃記憶體的半導體記憶體裝置中，三維記憶體結構用於高整合及高容量。
大體而言，根據一個實施例半導體記憶體裝置包含：多個導電層，在第一方向上彼此分離配置，多個導電層中的每一者包含第一部分及第二部分，所述第二部分經設置以免與上部導電層與重疊，且在第一方向上厚於第一部分；第一絕緣體部分，在與第一方向相交的第二方向上延伸，且接觸多個導電層中的第一導電層 的第二部分及多個導電層中的第二導電層的第二部分；以及，第二絕緣體部分，在第二方向上延伸，在與第一方向及第二方向相交的第三方向上與第一絕緣體部分、多個導電層中的第一導電層的第二部分、第二導電層的第二部分以及第三導電層的第二部分包夾，且接觸第三導電層的第二部分，其中第二導電層的第二部分包含在第二方向上與第一導電層的第二部分配置的第一子部分，以及設置於第一導電層的第二部分與第三導電層的第二部分之間第二子部分。
根據一個實施例半導體記憶體裝置，包括：多個導電層，在第一方向上彼此分離配置，所述多個導電層中的每一者包含第一部分及第二部分，所述第二部分經設置以免與上部導電層重疊且在所述第一方向上厚於所述第一部分；以及第一絕緣體部分，在與所述第一方向相交的第二方向上延伸，且接觸所述多個導電層中的第一導電層的所述第二部分及所述多個導電層中的第二導電層的所述第二部分；其中所述第一導電層的所述第二部分及所述第二導電層的第二部分各自包含在與所述第一方向及所述第二方向相交的第三方向上配置的第一子部分及第二子部分，所述第一導電層的所述第二子部分包含兩個部分，所述兩個部分分別在所述第三方向上設置於所述第一導電層的所述第一子部分的第三子部分與所述第二導電層的所述第一子部分的第三子部分之間，且在所述第三方向上包夾所述第一絕緣體部分以接觸所述第一絕緣體部分，且所述第二導電層的所述第二子部分包含兩個部分，所述兩個部分分別在所述第三方向上設置於不同於所述第一導電層的所述第一子部分的所述第三子部分的第四子部分與不同於所述第二導 電層的所述第一子部分的所述第三子部分的第四子部分之間，且在所述第三方向上包夾所述第一絕緣體部分以接觸所述第一絕緣體部分。
根據該實施例，抑制抽屜區域的大小的增加為可能的，同時防止接觸件的穿透。
1:半導體記憶體裝置
2:記憶體控制器
3:記憶體系統
10:記憶體胞元陣列
11:命令暫存器
12:位址暫存器
13:定序器
14:驅動器模組
15:列解碼器模組
16:感測放大器模組
20:半導體基底
21、22、23、24、25、26:導電層
30、31、32、33、34:絕緣層
40:核心構件
41:半導體層
42:堆疊膜
43:隧道絕緣膜
44:電荷累積膜
45:區塊絕緣膜
50、51:犧牲構件
ADD:位址資訊
BA:區塊位址
BL、BL0、BLm:位元線
BLK、BLK0、BLK1、BLK3、BLKn:區塊
CA:行位址
CC、CV、LI:接觸件
CMD:命令
CU:胞單元
DAT:資料
EP1、EP1'、EP2、EP2'、EP3、EP3'、EP4、EP4'、EP5、EP6:蝕刻部分
HA:抽屜區域
L1、L2、L3、L4、L5:長度
M1、M1'、M2、M2'、M3、M3'、M4':遮罩
MA:記憶體區域
MT、MT0、MT10:記憶體胞元電晶體
MP:記憶體柱
NS:NAND串
PA:頁面位址
S:階梯
S100、S101、S102、S103、S104、S105、S106、S107、S108、S109、S110、S111:步驟
SH:縫隙
SHE、SLT、SLTe、SLTo、ST:構件
SGD、SGD0、SGD4、SGS:選擇閘極線
SP:間隔件
SRC:源極線
STD、STS:選擇電晶體
SU、SU0、SU4:串單元
Th1:第一厚度
Th2:第二厚度
T、TSGD、TSGS、TWL0、TWL1、TWL2、TWL3、TWL4、TWL5、TWL6、TWL7、TWL8、TWL9、TWL10:階地部分
Tre、Tre':溝槽部分
TSGSa、TWL0a、TWL1a、TWL2a、TWL3a、TWL4a、TWL5a、TWL6a、TWL8a、TWL9a:第一部分
TSGSb、TWL0b、TWL1b、TWL2b、TWL3b、TWL4b、TWL5b、TWL6b、TWL8b、TWL9b:第二部分
TWL0c、TWL4c:第三部分
WL、WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8、WL9、WL10:字元線
(1)、(1')、(2):點線
圖1為繪示包含實施例的半導體記憶體裝置的記憶體系統的組態的實例的方塊圖。
圖2為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的電路組態的實例的電路圖。
圖3為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的平面佈局的實例的平面視圖。
圖4為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體區域中的平面佈局的實例的平面視圖。
圖5為沿著圖4中的V-V線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體區域中的橫截面結構的實例。
圖6為沿著圖5中的VI-VI線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體柱的橫截面結構的實例。
圖7為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
圖8為沿著圖7中的VIII-VIII線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖9為沿著圖7中的IX-IX線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖10為沿著圖7中的X-X線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖11為沿著圖7中的XI-XI線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖12為繪示實施例的半導體記憶體裝置的製造方法的實例的流程圖。
圖13為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖14為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖15為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖16為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖17為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖18為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖19為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖20為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖21為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖22為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖23為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖24為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖25為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖26為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖27為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖28為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖29為用於描述設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的橫截面視圖。
圖30為繪示設置於第一修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
圖31為沿著圖30中的XXXI-XXXI線截取的橫截面視圖，繪示設置於第一修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖32為繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的平面佈局的實例的平面視圖。
圖33為繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
圖34為沿著圖33中的XXXIV-XXXIV線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖35為沿著圖33中的XXXV-XXXV線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖36為沿著圖33中的XXXVI-XXXVI線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖37為用於描述設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖38為用於描述設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖39為用於描述設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖40為用於描述設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的製造方法的實例的平面視圖。
圖41為繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
圖42為沿著圖41中的XLII-XLII線截取的橫截面視圖，繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
圖43為沿著圖41中的XLIII-XLIII線截取的橫截面視圖，繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
在下文中，將參考圖式來描述實施例。
圖式中的大小及比率不一定與實際大小及比率相同。
應注意，在以下描述中，相同編號給予具有實質上相同功能及組態的組件。當具有相似組態的元件特別彼此區別時，可將相互不同字元或編號添加至相同編號的末端。
1.實施例
1.1 組態
1.1.1 記憶體系統
記憶體系統的組態將藉由使用圖1描述。圖1為繪示包含實施例的半導體記憶體裝置的記憶體系統的組態的實例的方塊圖。
記憶體系統3為例如記憶體卡，諸如SDTM卡、通用快 閃儲存裝置(universal flash storage；UFS)以及固態磁碟機(solid state drive；SSD)。記憶體系統3包含半導體記憶體裝置1及記憶體控制器2。記憶體系統3經組態以可連接至外部主機裝置，未繪示。
記憶體控制器2由例如積體電路(諸如，系統單晶片(system-on-a-chip；SoC))構成。記憶體控制器2基於來自主機裝置的請求而控制半導體記憶體裝置1。特定言之，例如，記憶體控制器2將請求自主機裝置寫入的資料寫入至半導體記憶體裝置1。另外，記憶體控制器2自半導體記憶體裝置1讀取請求自主機裝置讀取的資料，且將資料傳輸至主機裝置。
半導體記憶體裝置1為例如NAND快閃記憶體。半導體記憶體裝置1以非揮發性方式儲存資料。
半導體記憶體裝置1與記憶體控制器2之間的通信是基於例如單一資料速率(single data rate；SDR)介面、雙態觸發雙資料速率(double data rate；DDR)介面或開放NAND快閃介面(Open NAND flash interface；ONFI)。
1.1.2 半導體記憶體裝置
隨後，參考圖1中繪示的方塊圖，將描述半導體記憶體裝置1的內部組態。半導體記憶體裝置1包含例如記憶體胞元陣列10、命令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15以及感測放大器模組16。
記憶體胞元陣列10包含多個區塊BLK0至區塊BLKn(n為1或大於1的整數)。區塊BLK為可以非揮發性方式儲存資料的多個記憶體胞元的群組。區塊BLK用作例如資料抹除單元。另 外，多個位元線及多個字元線設置於記憶體胞元陣列10中。一個記憶體胞元與例如一個位元線及一個字元線相關聯。
命令暫存器11儲存由半導體記憶體裝置1自記憶體控制器2接收到的命令CMD。命令CMD包含例如使得定序器13執行讀取操作、寫入操作、抹除操作等的指令。
位址暫存器12儲存由半導體記憶體裝置1自記憶體控制器2接收到的位址資訊ADD。位址資訊ADD包含例如頁面位址PA、區塊位址BA以及行位址CA。舉例而言，頁面位址PA、區塊位址BA以及行位址CA分別用於選擇字元線、區塊BLK以及位元線。
定序器13控制整個半導體記憶體裝置1的操作。舉例而言，定序器13基於儲存於命令暫存器11中的命令CMD而控制驅動器模組14、列解碼器模組15、感測放大器模組16等的操作。因此，執行讀取操作、寫入操作、抹除操作等。
驅動器模組14產生用於讀取操作、寫入操作、抹除操作等的電壓。隨後，驅動器模組14基於儲存於位址暫存器12中的頁面位址PA而將所產生的電壓施加至對應於選定字元線的信號線。
列解碼器模組15基於儲存於位址暫存器12中的區塊位址BA而選擇對應記憶體胞元陣列10中的一個區塊BLK。隨後，列解碼器模組15例如將施加至對應於選擇字元線的信號線的電壓傳送至選擇區塊BLK中的選擇字元線。
感測放大器模組16在寫入操作中將自記憶體控制器2接收到的寫入資料DAT傳送至記憶體胞元陣列10。另外，感測放大 器模組16基於讀取操作中的位元線的電壓而執行儲存於記憶體胞元中的資料的判定。感測放大器模組16將判定的結果傳送至記憶體控制器2作為讀取資料DAT。
1.1.3 記憶體胞元陣列的電路組態
將藉由使用圖2描述記憶體胞元陣列10的電路組態的實例。圖2為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的電路組態的實例的電路圖。在圖2中，繪示包含於記憶體胞元陣列10中的多個區塊BLK中的一個區塊BLK。在圖2中所繪示的實例中，區塊BLK包含五個串單元SU0至串單元SU4。
每一串單元SU包含分別與位元線BL0至位元線BLm(m為1或大於1的整數)相關聯的多個NAND串NS。每一NAND串NS包含例如記憶體胞元電晶體MT0至記憶體胞元電晶體MT10以及選擇電晶體STD及選擇電晶體STS。記憶體胞元電晶體MT0至記憶體胞元電晶體MT10中的每一者包含控制閘極及電荷累積膜。記憶體胞元電晶體MT0至記憶體胞元電晶體MT10中的每一者以非揮發性方式儲存資料。選擇電晶體STD及選擇電晶體STS在各種操作時用於選擇串單元SU。應注意，在以下描述中，在其中位元線BL0至位元線BLm彼此未區別的情況下，位元線BL0至位元線BLm中的每一者將僅稱作位元線BL。另外，在其中記憶體胞元電晶體MT0至記憶體胞元電晶體MT10彼此未區別的情況下，記憶體胞元電晶體MT0至記憶體胞元電晶體MT10中的每一者將僅稱作記憶體胞元電晶體MT。
在每一NAND串NS中，記憶體胞元電晶體MT0至記憶體胞元電晶體MT10串聯連接。選擇電晶體STD的第一端連接至 與選擇電晶體STD相關聯的位元線BL。選擇電晶體STD的第二端連接至串聯連接的記憶體胞元電晶體MT0至記憶體胞元電晶體MT10的一端。選擇電晶體STS的第一端連接至串聯連接的記憶體胞元電晶體MT0至記憶體胞元電晶體MT10的另一端。選擇電晶體STS的第二端連接至源極線SRC。
在相同區塊BLK中，記憶體胞元電晶體MT0至記憶體胞元電晶體MT10的控制閘極分別連接至字元線WL0至字元線WL10。串單元SU0至串單元SU4中的選擇電晶體STD的閘極分別連接至選擇閘極線SGD0至選擇閘極線SGD4。另一方面，多個選擇電晶體STS的閘極共同連接至選擇閘極線SGS。然而，其不限於此，且多個選擇電晶體STS的閘極可連接至多個選擇閘極線，所述多個選擇閘極線針對每一串單元SU分別不同。應注意，在以下描述中，在其中字元線WL0至字元線WL10彼此未區別的情況下，字元線WL0至字元線WL10中的每一者僅稱作字元線WL。
不同行位址指派給位元線BL0至位元線BLm中的每一者。每一位元線BL在多個區塊BLK中向其指派相同行位址的NAND串NS之間共用。針對每一區塊BLK設置字元線WL0至字元線WL10。源極線SRC在例如多個區塊BLK之間共用。
在一個串單元SU中連接至共同字元線WL的多個記憶體胞元電晶體MT的群組稱作例如胞單元CU。舉例而言，包含各自儲存1位元資料的多個記憶體胞元電晶體MT的胞單元CU的儲存容量定義為「1頁資料」。根據儲存於記憶體胞元電晶體MT中的資料的位元的數目，胞單元CU可具有2頁資料或大於2頁資料的儲存容量。
應注意，記憶體胞元陣列10的電路組態不限於上文所描述的組態。舉例而言，包含於每一區塊BLK中的串單元SU的數目可經設計為任意數目。包含於每一NAND串NS中的記憶體胞元電晶體MT及選擇電晶體STD以及選擇電晶體STS的數目中的每一者可經設計為任意數目。
1.1.4 記憶體胞元陣列的結構
在下文中，將描述記憶體胞元陣列10的結構的實例。應注意，在下文所提及的圖式中，X方向對應於字元線WL的延伸方向。Y方向對應於位元線BL的延伸方向。Z方向對應於相對於用於形成半導體記憶體裝置1的半導體基底的表面的豎直方向。將陰影線恰當地添加至平面視圖以便使視圖更容易看見。添加至平面視圖的陰影線並不始終與添加陰影線的組件的材料及特性相關聯。在橫截面視圖中，恰當地省略組態的圖示以便使視圖更容易看見。繪示於每一圖式中的組態以恰當簡化方式繪示。
1.1.4.1 記憶體胞元陣列的總體組態
將藉由使用圖3描述整個記憶體胞元陣列10的平面結構。圖3為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的平面佈局的實例的平面視圖。在圖3中，繪示對應於四個區塊BLK0至區塊BLK3的區域。
記憶體胞元陣列10包含堆疊互連結構及多個構件SLT及構件SHE。堆疊互連結構為根據選擇閘極線SGD及選擇閘極線SGS以及字元線WL的數目沿著Z方向堆疊的結構。堆疊互連結構包含選擇閘極線SGD及選擇閘極線SGS以及字元線WL。應注意，在以下描述中，選擇閘極線SGD及選擇閘極線SGS以及字元 線WL亦共同地稱作堆疊互連件。
堆疊互連結構在X方向上劃分成例如記憶體區域MA及抽屜區域HA。
記憶體區域MA為其中實質上儲存資料的區域。
抽屜區域HA為用於堆疊互連件與列解碼器模組15等之間的連接的區域。
每一構件SLT在X方向上延伸。每一構件SLT在X方向上在記憶體區域MA及抽屜區域HA之上跨越堆疊互連結構。每一構件SLT具有其中例如絕緣體及板狀接觸件嵌入於內部的結構。每一構件SLT經由構件SLT劃分彼此鄰近的堆疊互連件。由多個構件SLT分割的區域中的每一者對應於一個區塊BLK。應注意，在以下描述中，區塊BLK0至區塊BLK3當中的沿著Y方向的區塊BLK0側上的一端在Y方向上稱作一個端。另外，區塊BLK0至區塊BLK3當中的沿著Y方向的區塊BLK3側上的一端在Y方向上稱作另一端。
在多個構件SLT當中，接觸偶數編號區塊BLK(BLK0、BLK2)的在Y方向上的一個端側的構件SLT稱作構件SLTe。另外，接觸奇數編號區塊BLK(BLK1、BLK3)的在Y方向上的一個端側的構件SLT稱作構件SLTo。亦即，構件SLTe及構件SLTo的多個集合在Y方向上配置於記憶體胞元陣列10中。
每一構件SHE在X方向上延伸。在實施例中，將描述其中四個構件分別設置於鄰近構件SLT之間的情況。每一構件SHE在X方向上在記憶體區域MA之上跨越堆疊互連結構。每一構件SHE具有其中例如嵌入絕緣體的結構。每一構件SHE劃分例如經 由構件SHE彼此鄰近的選擇閘極線SGD。由多個構件SLT及構件SHE分割的區域中的每一者對應於一個串單元SU。
在記憶體胞元陣列10中，例如圖3中所繪示的平面佈局在Y方向上重複配置。
應注意，記憶體胞元陣列10的平面佈局不限於上文所描述的佈局。舉例而言，根據串單元SU的數目，配置於鄰近構件SLT之間的構件SHE的數目可經設計為任意數目。
1.1.4.2 記憶體區域
將描述記憶體胞元陣列10的記憶體區域MA中的結構。
(平面結構)
將藉由使用圖4描述記憶體胞元陣列10的記憶體區域MA中的平面結構。圖4為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體區域中的平面佈局的實例的平面視圖。在圖4中，繪示包含一個區塊BLK(亦即，串單元SU0至串單元SU4)的區域。
在記憶體區域MA中，記憶體胞元陣列10包含多個記憶體柱MP、多個接觸件CV以及多個位元線BL。另外，每一構件SLT包含接觸件LI及間隔件SP。
每一記憶體柱MP充當例如一個NAND串NS。多個記憶體柱MP在兩個鄰近構件SLT之間的區域中以例如24個列的交錯圖案配置。隨後。例如，自在Y方向上的一個端側、第五列記憶體柱MP、第10列記憶體柱MP、第15列記憶體柱MP以及第20列記憶體柱MP計數各自與一個構件SHE重疊。
多個位元線BL各自在Y方向上延伸，且在X方向上配 置。每一位元線BL經配置從而與每一串單元SU的至少一個記憶體柱MP重疊。在圖4實例中，每一位元線BL經配置從而與每一串單元SU的兩個記憶體柱MP重疊。與記憶體柱MP重疊的多個位元線BL當中的一個位元線BL及記憶體柱MP彼此經由接觸件CV電連接。
舉例而言，省略與構件SHE重疊的記憶體柱MP與位元線BL之間的接觸件CV。鄰近構件SLT之間的記憶體柱MP、構件SHE等的編號及配置不限於藉由使用圖4描述的組態，且可恰當地改變。與每一記憶體柱MP重疊的位元線BL的數目可經設計為任意數目。
接觸件LI為包含設置以在X方向上延伸的一部分的導體。間隔件SP為設置於接觸件LI的側表面上的絕緣體。接觸件LI由間隔件SP包夾。接觸件LI及在Y方向上鄰近於接觸件LI的堆疊互連件由間隔件SP電分離。因此，接觸件LI及在Y方向上鄰近於接觸件LI的堆疊互連件彼此絕緣。
(橫截面結構)
將藉由使用圖5描述記憶體胞元陣列10的記憶體區域MA中的橫截面結構。圖5為沿著圖4中的V-V線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體區域中的橫截面結構的實例。如圖5中所繪示，記憶體胞元陣列10更包含半導體基底20、導電層21至導電層25以及絕緣層30至絕緣層34。
絕緣層30設置於半導體基底20上。絕緣層30包含對應於例如列解碼器模組15、感測放大器模組16等的電路(未繪示)。 應注意，在本說明書中，假定記憶體胞元陣列10提供至半導體基底20的方向為上部方向。
導電層21設置於絕緣層30上。導電層21以例如沿著XY平面展開的板狀形狀形成。導電層21用作源極線SRC。導電層21包含例如摻雜磷的矽。
絕緣層31設置於導電層21上。導電層22設置於絕緣層31上。導電層22以例如沿著XY平面展開的板狀形狀形成，且用作選擇閘極線SGS。導電層22包含例如鎢。
十一個絕緣層32及十一個導電層23以絕緣層32、導電層23、絕緣層32、...、絕緣層32以及導電層23的次序交替地堆疊於導電層22上。導電層23以例如沿著XY平面展開的板狀形狀形成。多個堆疊導電層23分別用作自半導體基底20側依序的字元線WL0至字元線WL10。導電層23包含例如鎢。
絕緣層33設置於最頂部導電層23上。導電層24設置於絕緣層33上。導電層24以例如沿著XY平面展開的板狀形狀形成。導電層24用作選擇閘極線SGD。導電層24包含例如鎢。
絕緣層34設置於導電層24上。導電層25設置於絕緣層34上。導電層25以例如在Y方向上延伸的線形狀形成。導電層25用作位元線BL。導電層25包含例如銅。
每一記憶體柱MP經設置以沿著方向Z延伸。每一記憶體柱MP穿透絕緣層31及絕緣層33、多個絕緣層32、導電層22及導電層24以及多個導電層23。每一記憶體柱MP的底部接觸導電層21。每一記憶體柱MP與導電層22相交的部分充當選擇電晶體STS。每一記憶體柱MP與一個導電層23相交的部分充當一個 記憶體胞元電晶體MT。每一記憶體柱MP與導電層24相交的部分充當選擇電晶體STD。
另外，每一記憶體柱MP包含例如核心構件40、半導體層41以及堆疊膜42。核心構件40經設置以沿著Z方向延伸。核心構件40的上部端包含於例如高於導電層24的層中。核心構件40的下部端到達例如與導電層21相同的高度。半導體層41覆蓋核心構件40的周圍。在記憶體柱MP的下部部分中，半導體層41的部分接觸導電層21。堆疊膜42覆蓋除其中半導體層41及導電層21彼此接觸的部分以外的半導體層41的側表面及底表面。核心構件40包含例如絕緣體，諸如氧化矽。半導體層41包含例如矽。
柱狀接觸件CV設置於記憶體柱MP中的半導體層41的上部表面上。在所繪示區域中，繪示六個記憶體柱MP當中的分別對應於兩個記憶體柱MP的兩個接觸件CV。對於不與構件SHE重疊且在記憶體區域MA接觸件CV不連接至其的記憶體柱MP，在未繪示區域中連接接觸件CV。
接觸件CV的上部表面接觸一個導電層25。亦即，接觸件CV的上部表面一個位元線BL。一個接觸件CV在由多個構件SLT及構件SHE分割的空間中的每一者中連接至一個導電層25。
每一構件SLT包含例如沿著XZ平面設置的一部分。每一構件SLT劃分導電層22至導電層24。每一構件SLT中的接觸件LI沿著構件SLT設置。接觸件LI的上部端位於導電層24與導電層25之間。接觸件LI的下部端接觸導電層21。接觸件LI用作例如源極線SRC的部分。間隔件SP設置於接觸件LI與導電層22 至導電層24之間。
每一構件SHE包含例如沿著XZ平面設置的一部分。每一構件SHE劃分導電層24。每一構件SHE的上部端位於導電層24與導電層25之間。每一構件SHE的下部端位於最頂部導電層23與導電層24之間。構件SHE包含例如絕緣體，諸如氧化矽。構件SHE的上部端與構件SLT的上部端可對準或可不對準。另外，構件SHE的上部端與記憶體柱MP的上部端可對準或可不對準。
將藉由使用圖6描述記憶體柱MP的橫截面結構。圖6為沿著圖5中的VI-VI線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的記憶體柱的橫截面結構的實例。
堆疊膜42包含例如隧道絕緣膜43、電荷累積膜44以及區塊絕緣膜45。
在包含導電層23的橫截面中，核心構件40設置於記憶體柱MP的中心部分中。半導體層41環繞核心構件40的側表面。隧道絕緣膜43環繞半導體層41的側表面。電荷累積膜44環繞隧道絕緣膜43的側表面。區塊絕緣膜45環繞電荷累積膜44的側表面。導電層23環繞區塊絕緣膜45的側表面。隧道絕緣膜43及區塊絕緣膜45中的每一者包含例如氧化矽。電荷累積膜44包含例如可累積電荷的絕緣體。絕緣體為例如氮化矽。
在上文描述的記憶體柱MP中，半導體層41充當記憶體胞元電晶體MT0至記憶體胞元電晶體MT10以及選擇電晶體STD及選擇電晶體STS的電流路徑。半導體記憶體裝置1藉由將記憶 體胞元電晶體MT0至記憶體胞元電晶體MT10以及選擇電晶體STD及選擇電晶體STS轉動為接通狀態來將電流傳遞通過位元線BL與源極線SRC之間的記憶體柱MP。
1.1.4.3 抽屜區域
將描述記憶體胞元陣列10的抽屜區域HA中的平面結構。
(平面結構)
將藉由使用圖7描述記憶體胞元陣列10的抽屜區域HA中的平面結構。圖7為繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。在圖7中，繪示記憶體胞元陣列10中的區塊BLK0及區塊BLK1的相應抽屜區域HA中的平面結構。另外，圖7中亦繪示抽屜區域HA附近的記憶體區域MA的結構。
在抽屜區域HA中，選擇閘極線SGS及選擇閘極線SGD以及字元線WL0至字元線WL10分別包含不與上部導電層重疊的階地部分TSGS及階地部分TSGD以及階地部分TWL0至階地部分TWL10。另外，記憶體胞元陣列10包含多個接觸件CC。應注意，在以下描述中，在其中階地部分TSGS、階地部分TSGD以及階地部分TWL0至階地部分TWL10彼此未區別的情況下，階地部分TSGS、階地部分TSGD以及階地部分TWL0至階地部分TWL10僅稱作階地部分T。
階地部分T的形狀為類似於階梯、階地、緣石等。在實施例中，在每一區塊BLK中，繪示其中選擇閘極線SGS的端及字元線WL0至字元線WL10的端設置於在X方向上包含三個階梯 且在Y方向上包含一個階梯的階梯狀形狀中的情況。
在每一區塊BLK中，包含階地部分TSGS、階地部分TWL0以及階地部分TWL1的部分、包含階地部分TWL2至階地部分TWL4的部分、包含階地部分TWL5至階地部分TWL7的部分以及包含階地部分TWL8至階地部分TWL10的部分沿著X方向以此次序配置。
階地部分TWL0包含第一部分TWL0a及連接至第一部分TWL0a的第二部分TWL0b。階地部分TWL3包含第一部分TWL3a及連接至第一部分TWL3a的第二部分TWL3b。階地部分TWL6包含第一部分TWL6a及連接至第一部分TWL6a的第二部分TWL6b。階地部分TWL9包含第一部分TWL9a及連接至第一部分TWL9a的第二部分TWL9b。應注意，在以下描述中，在其中每一階地部分T包含多個部分的情況下，當多個部分彼此未區別時，其僅稱作階地部分T。
階地部分TSGS、第一部分TWL0a以及階地部分TWL1在Y方向上以此次序配置。階地部分TWL2、第一部分TWL3a以及階地部分TWL4在Y方向以此次序配置。階地部分TWL5、第一部分TWL6a以及階地部分TWL7在Y方向上以此次序配置。階地部分TWL8、第一部分TWL9a以及階地部分TWL10在Y方向以此次序配置。
在平面視圖中，第二部分TWL0b在X方向上由階地部分TSGS及階地部分TWL2包夾。第二部分TWL3b在X方向上由階地部分TWL2及階地部分TWL5包夾。第二部分TWL6b在X方向上由階地部分TWL5及階地部分TWL8包夾。第二部分TWL9b 在X方向上由階地部分TWL8及階地部分TWL10包夾。
階地部分TSGS、階地部分TWL2、階地部分TWL5、階地部分TWL8以及階地部分TWL10以及第二部分TWL0b、第二部分TWL3b、第二部分TWL6b以及第二部分TWL9b接觸構件SLTo。
階地部分TWL1、階地部分TWL4、階地部分TWL7以及階地部分TWL10接觸構件SLTe。
多個接觸件CC設置於階地部分TSGS、階地部分TWL0至階地部分TWL10以及階地部分TSGD的上部表面上。
多個接觸件CC中的每一者電連接至列解碼器模組15。因此，電壓分別經由多個接觸件CC施加至選擇閘極線SGS及選擇閘極線SGD以及字元線WL0至字元線WL10。
應注意，每一偶數編號區塊BLK的階地部分的結構及每一奇數編號區塊BLK的階地部分的結構相對於例如XZ平面具有對稱結構。
(橫截面結構)
將藉由使用圖8描述記憶體胞元陣列10的抽屜區域HA中的在XZ平面中的橫截面結構。圖8為沿著圖7中的VIII-VIII線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體單元陣列的抽屜區域中的橫截面結構的實例。
沿著圖7中的VIII-VIII線，堆疊互連結構具有包含階地部分TSGS、階地部分TWL2、階地部分TWL5、階地部分TWL8及階地部分TWL10以及第二部分TWL0b、第二部分TWL3b、第二部分TWL6b以及第二部分TWL9b的階梯結構。
在上文所描述的階梯結構中，導電層22及對應於字元線WL0、字元線WL2、字元線WL3、字元線WL5、字元線WL6、字元線WL8、字元線WL9以及字元線WL10的多個導電層23中的每一者包含具有第一厚度Th1的第一導體部分以及具有在Z方向上厚於第一厚度Th1的第二厚度Th2的第二導體部分。應注意，在不同於上文所描述的階梯結構的部分(未繪示)中，對應於字元線WL1、字元線WL4以及字元線WL7的多個導電層23中的每一者亦包含具有第一厚度Th1的第一導體部分以及具有在Z方向上的第二厚度Th2的第二導體部分。
階地部分TWL10包含第二導體部分。階地部分TSGS、階地部分TWL2、階地部分TWL5、階地部分TWL8以及第二部分TWL0b、第二部分TWL3b、第二部分TWL6b以及第二部分TWL9b中的每一者包含溝槽部分Tre，其為第一導體部分及第二導體部分的一部分。每一階地部分T的溝槽部分Tre位於第二導體部分與和第一導體部分的上部導電層重疊的一部分之間。
以此方式，溝槽部分Tre的厚度薄於第二導體部分的厚度，且等效於與上部導電層重疊的部分的厚度。因此，階地部分TSGS在X方向上與對應於字元線WL0的導電層23的側表面分離。第二部分TWL0b在X方向上與分別對應於字元線WL1及字元線WL2的導電層23的側表面分離。階地部分TWL2在X方向上與對應於字元線WL3的導電層23的側表面分離。第二部分TWL3b在X方向上與分別對應於字元線WL4及字元線WL5的導電層23的側表面分離。階地部分TWL5在X方向上與對應於字元線WL6的導電層23的側表面分離。第二部分TWL6b在X方 向上與分別對應於字元線WL7及字元線WL8的導電層23的側表面分離。階地部分TWL8在X方向上與對應於字元線WL9的導電層23的側表面分離。第二部分TWL9b在X方向上與對應於字元線WL10的導電層23的側表面分離。另外，在未繪示區域中，階地部分TWL10可包含形成第一導體部分的一部分的溝槽部分，從而在X方向上與對應於選擇閘極線SGD的導電層23的側表面分離。
為對應於導電層22或導電層23的第二導體部分設置多個接觸件CC中的每一者。在圖8中所繪示的橫截面中，繪示分別對應於選擇閘極線SGS及字元線WL2、字元線WL5以及字元線WL8的接觸件CC。每一接觸件CC的底表面位於例如對應於導電層22或導電層23的第二導體部分的上部表面與導電層22或導電層23的第二導體部分的底表面之間。
記憶體胞元陣列10更包含對應於多個接觸件CC的多個導電層26。多個導電層26中的每一者設置於對應接觸件CC的上部表面上。因此，導電層22及導電層23以及分別相關聯導電層26經由接觸件CC彼此電連接。多個導電層26包含於例如與圖5中所繪示的導電層25相同的高度的層中。多個導電層26連接至列解碼器模組15。
絕緣層34設置於多個導電層23上方。
將藉由使用圖9進一步描述記憶體胞元陣列10的抽屜區域HA中的在XZ平面中的橫截面結構。圖9為沿著圖7中的IX-IX線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖7中的IX-IX線，堆疊互連結構具有包含第一部分TWL0a、第一部分TWL3a、第一部分TWL6a以及第一部分TWL9a及階地部分TWL10的階梯結構。
在上文所描述的階梯結構中，第一部分TWL0a、第一部分TWL3a、第一部分TWL6a以及第一部分TWL9a中的每一者包含溝槽部分Tre，其為第一導體部分以及第二導體部分的一部分。階地部分TWL10包含第二導體部分。
在此類組態的情況下，第一部分TWL0a在X方向上與分別對應於字元線WL1至字元線WL3的導電層23的側表面分離。第一部分TWL3a在X方向上與分別對應於字元線WL4至字元線WL6的導電層23的側表面分離。第一部分TWL6a在X方向上與分別對應於字元線WL7至字元線WL9的導電層23的側表面分離。第一部分TWL9a在X方向上與對應於字元線WL10的導電層23的側表面分離。
應注意，XZ平面中的堆疊互連結構的包含階地部分TWL1、階地部分TWL4、階地部分TWL7以及階地部分TWL10的階梯結構除具有不同高度以外具有類似於圖9中的堆疊互連結構的包含第一部分TWL0a、第一部分TWL3a、第一部分TWL6a以及第一部分TWL9a的階梯結構的結構。
將藉由使用圖10描述記憶體胞元陣列10的抽屜區域HA中的在XZ平面中的橫截面結構。圖10為沿著圖7中的X-X線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖7中的X-X線，堆疊互連結構具有包含階地部分 TSGS及階地部分TWL1以及第一部分TWL0a的階梯結構。
在上文所描述的階梯結構中，階地部分TSGS及第一部分TWL0a包含第二導體部分及溝槽部分Tre。階地部分TWL1包含第二導體部分。
在此類組態的情況下，階地部分TSGS在Y方向上與對應於字元線WL0的導電層23的側表面分離。第一部分TWL0a在Y方向與對應於字元線WL1的導電層23的側表面分離。
第一部分TWL0a在Y方向上由階地部分TSGS及階地部分TWL1包夾，且與構件SLTo及構件SLTe分離。
應注意，YZ橫截面中的堆疊互連結構的包含階地部分TWL2及階地部分TWL4以及第一部分TWL3a的階梯結構、YZ橫截面中的堆疊互連結構的包含階地部分TWL5及階地部分TWL7以及第一部分TWL6a的階梯結構，以及YZ橫截面中的堆疊互連結構的包含階地部分TWL8及階地部分TWL10以及第一部分TWL9a的階梯結構除各自具有不同高度以外具有類似於圖10中所繪示的階梯結構的結構。
將藉由使用圖11進一步描述記憶體胞元陣列10的抽屜區域HA中的在YZ平面中的橫截面結構。圖11為沿著圖7中的XI-XI線截取的橫截面視圖，繪示設置於實施例的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖7中的XI-XI線，堆疊互連結構具有包含階地部分TWL1、第一部分TWL0a以及第二部分TWL0b的階梯結構。
在上文所描述的階梯結構中，第一部分TWL0a包含第二導體部分及溝槽部分Tre。階地部分TWL1及第二部分TWL0b包 含第二導體部分。
階地部分TWL0的第二部分TWL0b接觸構件SLTo。
應注意，YZ橫截面中的堆疊互連結構的包含階地部分TWL4、第一部分TWL3a以及第二部分TWL3b的階梯結構、YZ橫截面中的堆疊互連結構的包含階地部分TWL7、第一部分TWL6a以及第二部分TWL6b的階梯結構，YZ橫截面中的堆疊互連結構的包含階地部分TWL10、第一部分TWL9a以及第二部分TWL9b的階梯結構除各自具有不同高度以外具有類似於圖11中所繪示的階梯結構的結構。
1.2 半導體記憶體裝置的製造方法
將藉由使用圖12至圖29描述半導體記憶體裝置1的製造方法。圖12為繪示實施例的半導體記憶體裝置的製造方法的實例的流程圖。圖13至圖29為繪示製造設置於實施例的半導體記憶體裝置1中的記憶體胞元陣列10中的結構的實例的平面視圖或橫截面視圖。圖14、圖15、圖18、圖21、圖23以及圖25中所繪示的平面視圖繪示對應於圖7的區域。圖13、圖16、圖19、圖22以及圖24中所繪示的橫截面視圖繪示對應於圖8的區域。圖17、圖20、圖26以及圖28中所繪示的橫截面視圖繪示對應於圖10的區域。圖27及圖29中所繪示的橫截面視圖繪示對應於圖11的區域。
在下文中，參考圖12適當時，將描述半導體記憶體裝置1的製造製程的實例。如圖12中所繪示，在半導體記憶體裝置1的製造製程中，依序執行步驟S100至步驟S111。
首先，交替地堆疊犧牲構件及絕緣層(S100)。
更特定言之，如圖13中所繪示，包含對應於列解碼器模組15等的電路(未繪示)的絕緣層30形成於半導體基底20上。導電層21及絕緣層31依序形成於絕緣層30上。十一個犧牲構件50及十一個絕緣層32以犧牲構件50、絕緣層32、犧牲構件50、...、犧牲構件50以及絕緣層32的次序形成於絕緣層31上。兩個犧牲構件50及一個絕緣層33以犧牲構件50、絕緣層33以及犧牲構件50的次序堆疊於最頂部絕緣層32上。應注意，圖13中所繪示的多個犧牲構件50與選擇閘極線SGS、字元線WL0至字元線WL10或選擇閘極線SGD相關聯。應注意，在以下描述中，包含交替堆疊的犧牲構件50及絕緣層31至絕緣層33的結構僅稱作堆疊結構。
隨後，在抽屜區域HA中，移除如上文所描述而堆疊的堆疊結構的一個犧牲構件50及絕緣層33的一部分。因此，如圖14中所繪示，至少一個犧牲構件50的階梯S形成於抽屜區域HA與記憶體區域MA之間的邊界的附近中。
隨後，如圖15中所繪示，形成遮罩M1(S101)。遮罩M1包含蝕刻部分EP1。蝕刻部分EP1由例如微影處理形成。蝕刻部分EP1包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL0、階地部分TWL2、階地部分TWL3、階地部分TWL5、階地部分TWL6、階地部分TWL8以及階地部分TWL9的區域。
隨後，執行使用遮罩M1的各向異性蝕刻處理(S102)。
更特定言之，在蝕刻部分EP1中，藉由使用遮罩M1的各向異性蝕刻處理移除一個犧牲構件50及一個絕緣層32。因此， 如圖16及圖17中所繪示，形成一個犧牲構件50的步驟。在完成S102中的處理之後，移除遮罩M1。
接著，如圖18中所繪示，形成遮罩M2(S103)。遮罩M2包含蝕刻部分EP2、蝕刻部分EP3、蝕刻部分EP4以及蝕刻部分EP5。藉由例如微影處理形成蝕刻部分EP2、蝕刻部分EP3、蝕刻部分EP4以及蝕刻部分EP5。蝕刻部分EP2包含其中形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS的區域。蝕刻部分EP3包含其中形成區塊BLK0及區塊BLK1中的每一者的階地部分TWL2的區域。蝕刻部分EP4包含其中形成區塊BLK0及區塊BLK1中的每一者的階地部分TWL5的區域。蝕刻部分EP5包含其中形成區塊BLK0及區塊BLK1中的每一者的階地部分TWL8的區域。
隨後，執行使用遮罩M2的各向異性蝕刻處理(S104)。
更特定言之，在蝕刻部分EP2、蝕刻部分EP3、蝕刻部分EP4以及蝕刻部分EP5中，藉由使用遮罩M2的各向異性蝕刻處理移除一個犧牲構件50及一個絕緣層32。因此，如圖19及圖20中所繪示，形成兩個犧牲構件50的步驟。在完成S104中的處理之後，移除遮罩M2。
隨後，如圖21中所繪示，形成遮罩M3(S105)。遮罩M3包含蝕刻部分EP6。蝕刻部分EP6藉由例如微影處理形成。蝕刻部分EP6包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL0以及階地部分TWL1的區域。
接著，藉由重複各向異性蝕刻處理及等向性蝕刻處理(細粒化處理)形成堆疊結構沿著X方向的階梯結構(S106)。
更特定言之，執行使用遮罩M3的各向異性蝕刻處理，且移除三個犧牲構件50。隨後，執行遮罩M3的等向性蝕刻處理。因此，蝕刻部分EP6等向性地放大至由圖21中的點線(1)指示的部分。放大至由點線(1)指示的部分的蝕刻部分EP6包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS及階地部分TWL0至階地部分TWL4的區域。隨後，執行使用遮罩M3的各向異性蝕刻處理。因此，在放大至由點線(1)指示的部分的蝕刻部分EP6中移除三個犧牲構件50。隨後，執行遮罩M3的等向性蝕刻處理。因此，蝕刻部分EP6等向性地放大至由圖21中的點線(2)指示的部分。放大至由點線(2)指示的部分的蝕刻部分EP6包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS及階地部分TWL0至階地部分TWL7的區域。隨後，執行使用遮罩M3的各向異性蝕刻處理。因此，在放大至由點線(2)指示的部分的蝕刻部分EP6中移除三個犧牲構件50。
藉由S106中的處理，如圖22中所繪示，形成堆疊結構的階梯結構。在完成S106中的處理之後，移除遮罩M3。
隨後，執行犧牲構件的變厚處理及溝槽部分Tre的形成(S107)。
更特定言之，在堆疊結構的階梯結構中，設置犧牲構件從而覆蓋每一階地的上部表面及每一階梯的側表面。犧牲構件藉由例如原子層沈積(Atomic Layer Deposition；ALD)形成。隨後，選擇性地移除覆蓋每一階梯的側表面的犧牲構件。此選擇性移除藉由例如使用氫氟酸的濕式蝕刻執行。在使用氫氟酸的濕式蝕刻中，覆蓋每一階梯的側表面的犧牲構件相較於設置於每一階地的 上部表面上的犧牲構件更容易移除。因此，可選擇性地移除覆蓋每一階梯的側表面的犧牲構件。藉由S107的步驟，如圖23及圖24中所繪示，形成多個犧牲構件51。其中形成多個犧牲構件51的區域包含其中將形成階地部分T的部分。另外，用於剝離多個犧牲構件51的每一層的溝槽部分Tre'藉由使用氫氟酸的上文所描述的濕式蝕刻形成。溝槽部分Tre'為例如對應於溝槽部分Tre的每一犧牲構件50的一部分。
應注意，在步驟S107中可藉由幹式蝕刻實現犧牲構件51的移除及溝槽部分Tre'的形成。特定言之，例如在除其中溝槽部分Tre將由犧牲構件51形成的部分以外的區域中設置遮罩之後，可執行用於犧牲構件51的各向異性蝕刻。因此，可選擇性地移除覆蓋階梯結構中的每一階梯的側表面的犧牲構件51。
接著，絕緣層34形成於多個犧牲構件51的階地部分上。
更特定言之，在溝槽部分Tre'形成之後堆疊結構嵌入於絕緣層34中。隨後，絕緣層34的上表面藉由例如化學機械研磨(Chemical Mechanical Polishing；CMP)平坦化。絕緣層34藉由例如化學氣相沈積(Chemical Vapor Deposition；CVD)形成。
隨後，記憶體柱MP形成於記憶體區域MA中(S108)。
隨後，如圖25至圖27中所繪示，形成多個縫隙SH(S109)。
特定言之，其中打開對應於構件SLT的區域的遮罩藉由光微影等形成。隨後，劃分例如絕緣層31、絕緣層33以及絕緣層34、多個絕緣層32以及多個犧牲構件50及犧牲構件51的縫隙SH藉由使用遮罩的各向異性蝕刻形成。
接著，執行多個犧牲構件50及犧牲構件51的取代處理，且如圖28及圖29中所繪示形成堆疊互連件(S110)。
更特定言之，首先多個犧牲構件50及犧牲構件51藉由熱磷酸的濕式蝕刻等經由縫隙SH選擇性地移除。在此，如圖26中所繪示，對應於階地部分TSGS的犧牲構件51暴露於對應於構件SLTo的縫隙SH中。另外，如圖27中所繪示，對應於階地部分TWL0的犧牲構件51暴露於對應於構件SLTo的縫隙SH中。另外，如圖26及圖27中所繪示，對應於階地部分TWL1的犧牲構件51暴露於對應於構件SLTe的縫隙SH中。多個犧牲構件50及犧牲構件51已自其移除的堆疊結構由多個剩餘記憶體柱MP、未繪示的支撐支柱等來維持。隨後，經由縫隙SH，導體嵌入於多個犧牲構件50及犧牲構件51已自其移除的空間中。在此，例如在多個犧牲構件50及犧牲構件51經移除之後，在對應於包含於空間的階地部分TWL1中的第二導體部分的空間中，經由對應於構件SLTe的縫隙SH直接嵌入導體。舉例而言，在此步驟中CVD用於導體的形成。另外，包含於每一階地部分T中的溝槽部分Tre藉由此步驟形成。
隨後，形成於縫隙SH內部的導體藉由回蝕處理移除，且彼此分離鄰近互連件。因此，各自形成充當選擇閘極線SGS的導電層22、分別充當字元線WL0至字元線WL10的多個導電層23以及充當選擇閘極線SGD的導電層24。
隨後，構件SLT形成於縫隙SH中(S111)。
特定言之，首先形成絕緣膜(間隔件SP)從而覆蓋縫隙SH的側表面及底表面。隨後，移除設置於縫隙SH的底部中的間 隔件SP的部分，且導電層21的部分暴露於縫隙SH的底部中。隨後，導體(接觸件LI)形成於縫隙SH中，且形成於縫隙SH外部的導體藉由例如CMP移除。在此之後，在未繪示的區域中，在對應於在Y方向上鄰近的構件SLT之間的構件SHE的區域中，多個凹槽形成為平行於構件SLT。隨後，在Y方向上劃分導電層24的構件SHE藉由在每一凹槽中嵌入絕緣膜來形成。
隨後，形成多個接觸件CC。
更特定言之，其中打開對應於接觸件CC的區域的遮罩藉由光微影等形成。隨後，例如穿透形成於階地部分T上方的絕緣層34的接觸孔藉由使用遮罩的各向異性蝕刻形成。在接觸孔中的每一者的底部中，暴露對應導電層22至導電層24。隨後，接觸孔填充有導體。當形成於堆疊互連結構的上部表面上的導體藉由例如CMP移除時，暴露對應於多個接觸件CC中的每一者的上部端的表面。
記憶體胞元陣列10的結構藉由以上步驟形成。
應注意，上文所描述的製造製程僅為實例，且製造製程不限於此。舉例而言，可在製造步驟之間***其他處理，且可省略或整合一些步驟。另外，製造步驟可互換至可能程度。舉例而言，其中形成記憶體柱MP的步驟及其中形成抽屜區域HA中的階梯結構的步驟可互換。
1.3 本實施例的效應
根據該實施例，抑制抽屜區域HA的大小的增加為可能的，同時防止接觸件CC的穿透。下文將描述實施例的效應
根據實施例，在半導體記憶體裝置1的製造製程中，在 包含多個犧牲構件51的堆疊結構的階梯結構形成之後，在步驟S110中，多個犧牲構件50及犧牲構件51藉由濕式蝕刻經由縫隙SH移除。隨後，導電層22及導電層24以及多個導電層23藉由在多個犧牲構件50及犧牲構件51已自其移除的空間中嵌入導體來形成。在實施例中，如例如圖26及圖27中所繪示，每一犧牲構件51連接至YZ平面中的縫隙SH。因此，有可能在每一區塊BLK中提供沿著Y方向配置的三個或大於三個階地部分T，同時使得每一導電層的第二導體部分的厚度厚於第一導體部分的厚度。因此，可抑制抽屜區域HA的大小的增加，同時防止接觸件CC的穿透。
補充地，當多個接觸孔共同地打開時，歸因於多個接觸件的深度的不同，例如在對應於下部層的字元線的接觸孔到達下部層的字元線之前，對應於上部層的字元線的接觸孔可穿透上部層的字元線。在此類情況下，可經由接觸件發生多個字元線之間的短路。為了抑制多個字元線之間的短路的發生，需要增加階地部分中連接至接觸件的字元線的厚度。
然而，例如在每一區塊中，即使當其旨在形成在Y方向上配置的具有增加的厚度的三個階地部分時，三個階地部分的中心階地部分可不用厚導體完全替換。更特定言之，當中心階地部分的厚部分接觸僅經由導電層的薄部分分割區塊的構件時，在用導體替換犧牲構件的步驟中，難以將包含於其中將形成中心階地部分的區域中的犧牲構件(中心犧牲構件)用導體充分替換。
亦即，在此類情況下，藉由製造製程中的變厚處理形成中心犧牲構件不直接連接至縫隙。因此，當在已移除犧牲構件之後在 空間中嵌入導體時，對應於中心階地部分的厚部分的空間僅經由對應於導電層的薄部分的空間間接替換。因此，在完成在對應於中心階地部分的厚部分的空間中導體的嵌入之前，由於對應於導電層的薄部分的空間由導體阻斷，例如中心階地部分可包含空隙。因此，可發生接觸件的接觸故障。另一方面，為了消除與構件分離的中心階地部分，可減小在Y方向上配置的階地部分的數目。然而，當減小在Y方向上配置的階地部分的數目時，儘管每一區塊在Y方向上的寬度不改變，但可增加抽屜區域的大小，此係由於增加在X方向上配置的階地部分的數目。
另外，例如當堆疊互連結構包含在Y方向上配置的三個階地部分時，可採用進一步提供在分割區塊的兩個構件之間接觸中心階地部分的中心構件的結構。因此，在用導體替換犧牲構件的步驟中，中心犧牲構件直接連接至對應於中心構件的縫隙。因此，即使當增加階地部分的厚度時，可充分執行用導體替換犧牲構件。然而，藉由提供中心構件，階梯結構的沿著Y方向的寬度往往更寬。因此，可增加抽屜區域的大小。
根據實施例，例如沿著Y方向由階地部分TSGS及階地部分TWL1包夾的階地部分TWL0接觸圖11中所繪示的橫截面中的構件SLTo。因此，在用導體替換犧牲構件的步驟中，如圖27中所繪示，包含於其中將形成階地部分TWL0的區域中的犧牲構件51及犧牲構件50的部分可經由縫隙SH替換，犧牲構件50及犧牲構件51的部分直接連接至所述縫隙SH。因此，抑制階地部分TWL0包含未用導體充分替換的一部分為可能的。因此，可抑制抽屜區域HA的大小的增加，同時防止接觸件的穿透。
2.修改
應注意，上文所描述的實施例可能有各種修改。
在下文中，將描述修改的半導體記憶體裝置。
2.1 第一修改
在上文所描述的實施例中，儘管繪示其中每一階地部分T彼此分離的情況，但由於每一導電層22或導電層23包含溝槽部分Tre，但其不限於此。舉例而言，在包含階地部分TSGS、階地部分TWL2、階地部分TWL5以及階地部分TWL8的XZ平面的橫截面視圖中，藉由在X方向上剝離導電層的第二部分與和導電層的第一導體部分的上部導電層重疊的部分之間的一個導電層，對應於導電層的階地部分T及在X方向上鄰近的階地部分T可彼此分離。在以下描述中，將主要描述第一修改的半導體記憶體裝置1的組態及製造方法與實施例的半導體記憶裝置1的組態及製造方法的不同。
將藉由使用圖30描述半導體記憶體裝置1的平面佈局。圖30為繪示設置於第一修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
在平面視圖中，階地部分TSGS包含第一部分TSGSa及與第一部分TSGSa分離的第二部分TSGSb。階地部分TWL2包含第一部分TWL2a及與第一部分TWL2a分離的第二部分TWL2b。階地部分TWL5包含第一部分TWL5a及與第一部分TWL5a分離的第二部分TWL5b。
第二部分TWL0b在X方向上由第一部分TSGSa及第二部分TSGSb包夾。第二部分TWL3b在X方向上由第一部分TWL2a 及第二部分TWL2b包夾。第二部分TWL6b在X方向上由第一部分TWL5a及第二部分TWL5b包夾。
將藉由使用圖31描述半導體記憶體裝置1的在XZ平面中的橫截面結構。圖31為沿著圖30中的XXXI-XXXI線截取的橫截面視圖，繪示設置於第一修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖30中的XXXI-XXXI線，堆疊互連結構具有包含第一部分TSGSa、第一部分TWL2a以及第一部分TWL5a、階地部分TWL8及階地部分TWL10以及第二部分TSGSb、第二部分TWL2b、第二部分TWL5b、第二部分TWL0b、第二部分TWL3b、第二部分TWL6b、以及第二部分TWL9b的階梯結構。
在上文所描述的階梯結構中，第一部分TSGSa、第一部分TWL2a以及第一部分TWL5a中的每一者包含對應於導電層22或導電層23的第二導體部分以及包含於第一導體部分中的溝槽部分Tre。第二部分TSGSb、第二部分TWL2b以及第二部分TWL5b中的每一者包含於對應於導電層22或導電層23的第一導體部分中。
在此類組態的情況下，第一部分TSGSa在X方向上與對應於字元線WL0的導電層23的側表面分離。第一部分TWL2a在X方向上與對應於字元線WL3的導電層23的側表面分離。第一部分TWL5a在X方向上與對應於字元線WL6的導電層23的側表面分離。
第二部分TSGSb設置於第二部分TWL0b與第一部分TWL2a之間。亦即，在第二部分TSGSb中，對應於字元線WL0 的導電層23在X方向上剝離。因此，第二部分TWL0b在X方向上由第二部分TSGSb與分別對應於字元線WL1及字元線WL2的導電層23分離。第二部分TWL2b設置於第二部分TWL3b與第一部分TWL5a之間。亦即，在第二部分TWL2b中，對應於字元線WL3的導電層23在X方向上剝離。因此，第二部分TWL3b在X方向上由第二部分TWL2b與分別對應於字元線WL4及字元線WL5的導電層23分離。第二部分TWL5b設置於第二部分TWL6b與階地部分TWL8之間。亦即，在第二部分TWL5b中，對應於字元線WL6的導電層23在X方向上剝離。因此，第二部分TWL6b在X方向上由第二部分TWL5b與分別對應於字元線WL7及字元線WL8的導電層23分離。
應注意，例如除遮罩M3相對於遮罩M1及遮罩M2在X方向上的位置相對不同以外，由於第一修改的半導體記憶體裝置1的製造方法實質上等效於實施例的半導體記憶體裝置1的製造方法，因此省略其描述。
第一修改亦產生等效於實施例中的效應的效應。
2.2 第二修改
在上文所描述的實施例及第一修改中，儘管繪示其中在每一區塊BLK中選擇閘極線SGS之端及字元線WL0至字元線WL10的端設置於包含在Y方向上配置的三個階地部分T的階梯狀形狀中的實例，但其不限於此。舉例而言，在每一區塊BLK中，選擇閘極線SGS的端及字元線WL0至字元線WL10的端可設置於包含在Y方向上配置的四個階地部分T的階梯狀形狀中。
在下文中，將主要描述第二修改的半導體記憶體裝置的 組態及製造方法與第一修改的半導體記憶體裝置的組態及製造方法的不同。
2.2.1 組態
圖32為繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的平面佈局的實例的平面視圖。圖32中所繪示的平面視圖對應於實施例中圖3中所繪示的平面視圖。
記憶體胞元陣列10包含構件ST。構件ST在Y方向上設置於構件SLTe與SLTo之間。亦即，包含構件SLTe、構件SLTo以及構件ST的多個集合在Y方向上配置於記憶體胞元陣列10中。
每一構件ST在X方向上延伸。每一構件ST在X方向上跨越抽屜區域HA的部分。因此，每一構件ST在Y方向上劃分抽屜區域HA中的堆疊互連件的局部部分。每一構件ST具有其中例如絕緣體及板狀接觸件嵌入於內部的結構。
將藉由使用圖33描述抽屜區域HA的平面結構。圖33為繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。在圖33中，繪示記憶體胞元陣列10的區塊BLK0及區塊BLK1中的每一者的抽屜區域HA中的平面結構。另外，圖33中亦繪示抽屜區域HA附近的記憶體區域MA的結構。應注意，在以下描述中，抽屜區域HA側上沿著X方向的一端稱作在X方向上的一端。另外，記憶體區域MA側上在X方向上的一端稱作在X方向上的另一端。
在每一區塊BLK中，包含階地部分TSGS、階地部分TWL0、階地部分TWL1以及階地部分TWL2的部分、包含階地部分TWL3至階地部分TWL6的部分以及包含階地部分TWL7至階 地部分TWL10的部分沿著X方向以此次序配置。
包含階地部分TSGS、階地部分TWL0、階地部分TWL1以及階地部分TWL2的部分包含沿著Y方向以此次序變得更高的階梯。包含階地部分TWL3至階地部分TWL6的部分包含沿著Y方向以此次序變得更高的階梯。包含階地部分TWL7至階地部分TWL10的部分包含沿著Y方向以此次序變得更高的階梯。
階地部分TWL0包含第一部分TWL0a及第二部分TWL0b。階地部分TWL1包含第一部分TWL1a及第二部分TWL1b。階地部分TWL4包含第一部分TWL4a及第二部分TWL4b。階地部分TWL5包含第一部分TWL5a及第二部分TWL5b。階地部分TWL8包含第一部分TWL8a及第二部分TWL8b。階地部分TWL9包含第一部分TWL9a及第二部分TWL9b。第一部分TWL0a、第一部分TWL1a、第一部分TWL4a、第一部分TWL5a、第一部分TWL8a以及第一部分TWL9a，以及第二部分TWL0b、第二部分TWL1b、第二部分TWL4b、第二部分TWL5b、第二部分TWL8b以及第二部分TWL9b各自設置於矩形區域中。
第一部分TWL0a及第一部分TWL1a沿著X方向具有實質上等效長度。第一部分TWL4a及第一部分TWL5a沿著X方向具有實質上等效長度。第一部分TWL8a及第一部分TWL9a沿著X方向具有實質上等效長度。應注意，第一部分TWL0a及第一部分TWL1a沿著X方向的相應長度、第一部分TWL4a及第一部分TWL5a沿著X方向的相應長度以及第一部分TWL8a及第一部分TWL5a沿著X方向的相應長度可實質上彼此等效或可彼此不同。
舉例而言，在區塊BLK0中，第二部分TWL0b的在Y方向上的另一端側的部分連接至第一部分TWL0a。第二部分TWL1b的在Y方向上的一個端側的部分連接至第一部分TWL1a。第二部分TWL4b的在Y方向上的另一端側的部分連接至第一部分TWL4a。第二部分TWL5b的在Y方向上的一個端側的部分連接至第一部分TWL5a。第二部分TWL8b的在Y方向上的另一端側的部分連接至第一部分TWL8a。第二部分TWL9b的在Y方向上的一個端側的部分連接至第一部分TWL9a。
第二部分TWL0b在Y方向上設置於第一部分TWL0a的在X方向上的一個端側的部分與第一部分TWL1a的在X方向上的一個端側的部分之間。第二部分TWL1b在Y方向上設置於第一部分TWL0a的在X方向上的另一端側的部分與第一部分TWL1a的在X方向上的另一端側的部分之間。第二部分TWL4b在Y方向上設置於第一部分TWL4a的在X方向上的一個端側的部分與第一部分TWL5a的在X方向上的一個端側的部分之間。第二部分TWL5b在Y方向上設置於第一部分TWL4a的在X方向上的另一端側的部分與第一部分TWL5a的在X方向上的另一端側的部分之間。第二部分TWL8b在Y方向上設置於第一部分TWL8a的在X方向上的一個端側的部分與第一部分TWL9a的在X方向上的一個端側的部分之間。第二部分TWL9b在Y方向上設置於第一部分TWL8a的在X方向上的另一端側的部分與第一部分TWL9a的在X方向上的另一端側的部分之間。在此等組態的情況下，第二部分TWL0b、第二部分TWL1b、第二部分TWL4b、第二部分TWL5b、第二部分TWL8b以及第二部分TWL9b在X方向上以此 次序配置。
第二部分TWL0b及第二部分TWL1b互補地配置於在平面視圖中在Y方向上由第一部分TWL0a及第一部分TWL1a包夾的區域中因此，第二部分TW0b及第二部分TWL1b在X方向上彼此鄰近。第二部分TWL4b及第二部分TWL5b互補地配置於在平面視圖中在Y方向上由第一部分TWL4a及第一部分TWL5a包夾的區域中。因此，第二部分TW4b及第二部分TWL5b在X方向上彼此鄰近。第二部分TWL8b及第二部分TWL9b互補地配置於在平面視圖中在Y方向上由第一部分TWL8a及第一部分TWL9a包夾的區域中。因此，第二部分TW8b及第二部分TWL9b在X方向上彼此鄰近。
階地部分TSGS、階地部分TWL3、階地部分TWL7以及階地部分TWL10接觸構件SLTo。
階地部分TWL2、階地部分TWL6以及階地部分TWL10接觸構件SLTe。
階地部分TWL0、階地部分TWL1、階地部分TWL4、階地部分TWL5、階地部分TWL8以及階地部分TWL9接觸構件ST。
應注意，每一偶數編號區塊BLK的階地部分的結構及每一奇數編號區塊BLK的階地部分的結構相對於例如XZ平面具有對稱結構。
接著，將藉由使用圖34描述記憶體胞元陣列10的抽屜區域HA中的在XZ平面中的橫截面結構。圖34為沿著圖33中的XXXIV-XXXIV線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的 實例。
沿著圖33中的XXXIV-XXXIV線，堆疊互連結構具有包含第二部分TWL0b、第二部分TWL1b、第二部分TWL4b、第二部分TWL5b、第二部分TWL8b以及第二部分TWL9b及階地部分TWL10的階梯結構。
在上文所描述的階梯結構中，第二部分TWL0b、第二部分TWL1b、第二部分TWL4b、第二部分TWL5b、第二部分TWL8b以及第二部分TWL9b各自包含第二導體部分及溝槽部分Tre。階地部分TWL10包含第二導體部分。
在此類組態的情況下，第二部分TWL0b在X方向上與對應於字元線WL1的導電層23的側表面分離。第二部分TWL1b在X方向上與分別對應於字元線WL2至字元線WL4的導電層23的側表面分離。第二部分TWL4b在X方向上與對應於字元線WL5的導電層23的側表面分離。第二部分TWL5b在X方向上與分別對應於字元線WL6及字元線WL8的導電層23的側表面分離。第二部分TWL8b在X方向上與對應於字元線WL9的導電層23的側表面分離。第二部分TWL9b在X方向上與對應於字元線WL10的導電層23的側表面分離。
包含於第二部分TWL0b與第二部分TWL1b之間的第二部分TWL0b的沿著X方向的長度L1、第二部分TWL1b的沿著X方向的長度L2以及溝槽部分Tre的沿著X方向的長度L3的總和實質上等效於第一部分TWL0a及第一部分TWL1a中的每一者的沿著X方向長度L4(L1+L2+L3=L4)。應注意，在以下描述中，假定每一溝槽部分Tre的沿著X方向的長度L3實質上等效，無關 於溝槽部分Tre。包含於第二部分TWL4b與第二部分TWL5b之間的第二部分TWL4b的沿著X方向的長度、第二部分TWL5b的沿著X方向的長度以及溝槽部分Tre的沿著X方向的長度的總和實質上等效於第一部分TWL4a及第一部分TWL5a中的每一者的沿著X方向長度。包含於第二部分TWL8b與第二部分TWL9b之間的第二部分TWL8b的沿著X方向的長度、第二部分TWL9b的沿著X方向的長度以及溝槽部分Tre的沿著X方向的長度的總和實質上等效於第一部分TWL8a及第一部分TWL9a中的每一者的沿著X方向長度。
應注意，XZ平面中的堆疊互連結構的包含階地部分TSGS、階地部分TWL3以及階地部分TWL7的階梯結構、XZ平面中的堆疊互連結構的包含第一部分TWL0a、第一部分TWL4a以及第一部分TWL8a的階梯結構、XZ平面中的堆疊互連結構的包含第一部分TWL1a、第一部分TWL5a以及第一部分TWL9a的階梯結構，以及XZ平面中的堆疊互連結構的包含階地部分TWL2、階地部分TWL6以及階地部分TWL10的階梯結構除階梯不同以外具有類似於例如圖9中的堆疊互連結構的包含第一部分TWL0a、第一部分TWL3a以及第一部分TWL6a的階梯結構的結構。
將藉由使用圖35描述記憶體胞元陣列10的抽屜區域HA中的在XZ平面中的橫截面結構。圖35為沿著圖33中的XXXV-XXXV線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖33中的XXXV-XXXV線，堆疊互連結構具有包 含階地部分TSGS及階地部分TWL2、第一部分TWL0a及第一部分TWL1a以及第二部分TWL0b的階梯結構。
雜字上文所描述的階梯結構中，階地部分TSGS、第一部分TWL1a以及第二部分TWL0b中的每一者包含第二導體部分及溝槽部分Tre。階地部分TWL2及第一部分TWL0a包含第二導體部分。
第二部分TWL0b在Y方向上由構件ST劃分。第二部分TWL0b的在Y方向上劃分的相應部分分別在構件ST沿著Y方向的兩側上接觸構件ST。
階地部分TSGS在Y方向上與對應於構件ST與構件SLTo之間的字元線WL0的導電層23的側表面分離。
第二部分TWL0b在Y方向上與對應於構件ST與構件SLTe之間的字元線WL1的導電層23的側表面分離。第一部分TWL1a在Y方向上與對應於字元線WL2的導電層23的側表面分離。
應注意，YZ平面中的堆疊互連結構的包含階地部分TWL3及階地部分TWL6、第一部分TWL4a及第一部分TWL5a以及第二部分TWL4b的階梯結構，以及YZ平面中的堆疊互連結構的包含階地部分TWL7及階地部分TWL10、第一部分TWL8a及第一部分TWL9a以及第二部分TWL8b的階梯結構除各自具有不同高度以外具有類似於圖35中所繪示的堆疊互連結構的階梯結構的結構。
將藉由使用圖36進一步描述記憶體胞元陣列10的抽屜區域HA中的在YZ平面中的橫截面結構。圖36為沿著圖33中的 XXXVI-XXXVI線截取的橫截面視圖，繪示設置於第二修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖33中的XXXV-XXXV線，堆疊互連結構具有包含階地部分TSGS及階地部分TWL2、第一部分TWL0a及第一部分TWL1a以及第二部分TWL1b的階梯結構。
在上文所描述的階梯結構中，階地部分TSGS以及第一部分TWL0a及第一部分TWL1a包含第二導體部分及溝槽部分Tre。階地部分TWL2及第二部分TWL0b包含第二導體部分。
第二部分TWL1b在Y方向上由構件ST劃分。第二部分TWL1b的在Y方向上劃分的相應部分分別在構件ST沿著Y方向的兩側上接觸構件ST。
第一部分TWL0a在Y方向上與對應於構件ST與構件SLTo之間的字元線WL1的導電層23的側表面分離。類似於圖35中的階地部分TSGS，階地部分TSGS在Y方向上與對應於字元線WL0的導電層23的側表面分離。
類似於圖35中的第一部分TWL1a，第一部分TWL1a在Y方向上與對應於構件ST與構件SLTe之間的字元線WL2的導電層23的側表面分離。
應注意，YZ平面中的堆疊互連結構的包含階地部分TWL3及階地部分TWL6、第一部分TWL4a及第一部分TWL5a以及第二部分TWL5b的階梯結構，以及YZ平面中的堆疊互連結構的包含階地部分TWL7及階地部分TWL10、第一部分TWL8a及第一部分TWL9a以及第二部分TWL9b的階梯結構除各自具有不 同高度以外具有類似於圖36中所繪示的階梯結構的結構。
2.2.2 製造方法
接著，將藉由使用圖37至圖40描述第二修改的半導體記憶體裝置1的製造方法。圖37至圖40為繪示在設置於實施例的半導體記憶體裝置1中的記憶體胞元陣列10的製造期間的結構的實例的平面視圖。圖37至圖40中所繪示的平面視圖繪示對應於圖33的區域。在下文中，將主要描述形成堆疊結構的階梯結構的步驟(亦即，在實施例中對應於S101至S106的步驟)。
首先，如圖37中所繪示，形成遮罩M1'。遮罩M1'包含蝕刻部分EP1'。蝕刻部分EP1'由例如微影處理形成。蝕刻部分EP1'包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL0、階地部分TWL1、階地部分TWL3、階地部分TWL4、階地部分TWL5、階地部分TWL7、階地部分TWL8以及階地部分TWL9的區域。
隨後，執行使用遮罩M1'的各向異性蝕刻處理。在完成蝕刻處理之後，移除遮罩M1'。
隨後，如圖38中所繪示，形成遮罩M2'。遮罩M2'包含蝕刻部分EP2'。蝕刻部分EP2'由例如微影處理形成。蝕刻部分EP2'包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL0、階地部分TWL3、階地部分TWL4、階地部分TWL7以及階地部分TWL8的區域。
接著，執行使用遮罩M2'的各向異性蝕刻處理。在完成蝕刻處理之後，移除遮罩M2'。
隨後，如圖39中所繪示，形成遮罩M3'。遮罩M3'包含 蝕刻部分EP3'。蝕刻部分EP3'由例如微影處理形成。蝕刻部分EP3'包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL3以及階地部分TWL7的區域。
隨後，執行使用遮罩M3'的各向異性蝕刻處理。在完成蝕刻處理之後，移除遮罩M3'。
接著，如圖40中所繪示，形成遮罩M4'。遮罩M4'包含蝕刻部分EP4'。蝕刻部分EP4'由例如微影處理形成。蝕刻部分EP4'包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS、階地部分TWL0、階地部分TWL1以及階地部分TWL2的區域。
隨後，藉由重複各向異性蝕刻處理及等向性蝕刻處理(細粒化處理)形成堆疊結構沿著X方向的階梯結構。
更特定言之，執行使用遮罩M4'的各向異性蝕刻處理，且移除四個犧牲構件50。隨後，執行遮罩M4'的等向性蝕刻處理。因此，蝕刻部分EP4'等向性地放大至由圖40中的點線(1')指示的部分。放大至由點線(1')指示的部分的蝕刻部分EP4'包含其中將形成區塊BLK0及區塊BLK1中的每一者的階地部分TSGS及階地部分TWL0至階地部分TWL6的區域。隨後，執行使用遮罩M4'的各向異性蝕刻處理。因此，在放大至由點線(1')指示的部分的蝕刻部分EP4'中移除四個犧牲構件50。在完成使用遮罩M4'的此等種類的蝕刻處理之後，移除遮罩M4'。
利用上文的步驟，形成第二修改中的堆疊結構的階梯結構。
在第二修改中，在對應於S109的製程中，其中打開對應 於構件SLT及構件ST的區域的遮罩由光微影等形成。因此，形成與構件SLT及構件ST相關聯的縫隙SH。
應注意，其他步驟可藉由實質上等效於實施例的半導體記憶體裝置1的製造方法的步驟執行。
利用如上文的製造方法，製造第二修改的半導體記憶體裝置1。
第二修飾亦產生等效於實施例及第一修改中的效應的效應。
補充地，當堆疊互連結構包含在每一區塊中在Y方向上配置的四個階地部分時，為了抑制四個階地部分的兩個中心階地部分包含未用導體替換的部分，採用提供接觸兩個中心階地部分中的兩者的中心構件的技術。然而，取決於加工準確度，其可變得難以提供中心構件，從而接觸兩個中心階地部分中的兩者。因此，中心構件與兩個中心階地部分的一個階地部分分離。因此，其變得難以抑制階地部分包含未用導體替換的部分為有可能的。
根據第二修改，如圖33中所繪示，例如階地部分TWL0及階地部分TWL1包含分別在X方向上以此次序配置的第二部分TWL0b及第二部分TWL1b。在此類組態的情況下，與其中各自具有矩形形狀的兩個中心階地部分在Y方向上配置的情況進行比較，可確保構件ST在Y方向上的位置的裕度。以及，由於第二部分TWL0b及第二部分TWL1b在Y方向上具有寬度，與其中各自具有矩形形狀的兩個中心階地部分在Y方向上配置的情況進行比較，其容易使得階地部分TWL0及階地部分TWL1中的每一者接觸構件ST。因此，抑制階地部分T包含未用導體替換的部分為可 能的。因此，可抑制抽屜區域HA的大小的增加，同時防止接觸件CC的穿透。
2.3 第三修改
在上文所描述的第二修改中，儘管繪示其中每一階地部分T彼此分離的情況，但由於導電層22或導電層23包含溝槽部分Tre，但其不限於此。舉例而言，在包含階地部分TWL0、階地部分TWL1、階地部分TWL4、階地部分TWL5、階地部分TWL8、階地部分TWL9以及階地部分TWL10的XZ平面的橫截面視圖中，藉由在X方向上剝離導電層的第二部分與和導電層的第一導體部分的上部導電層重疊的部分之間的一個導電層，對應於導電層的階地部分T及在X方向上鄰近的階地部分T可彼此分離。在以下描述中，將主要描述第三修改的半導體記憶體裝置1的組態及製造方法與第二修改的半導體記憶體裝置1的組態及製造方法的不同。
將藉由使用圖41描述半導體記憶體裝置1的平面佈局。圖41為繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域及其附近的平面佈局的實例的平面視圖。
除第一部分TWL0a及第二部分TWL0b之外階地部分TWL0包含第三部分TWL0c。除第一部分TWL4a及第二部分TWL4b之外階地部分TWL4包含第三部分TWL4c。第三部分TWL0c及第三部分TWL4c各自設置於矩形區域中。
舉例而言，在區塊BLK0中，第三部分TWL0c的在Y方向上的另一端側上的部分連接至第一部分TWL0a。第三部分TWL4c的在Y方向上的另一端側上的部分連接至第一部分 TWL4a。
在第三修改中，第二部分TWL1b在Y方向上設置於由第一部分TWL0a的在X方向上的一個端側上的一部分及另一端側的部分包夾的中心部分與由第一部分TWL1a的在X方向上的一個端側上的一部分及另一端側上的一部分包夾的中心部分之間。第二部分TWL5b在Y方向上設置於由第一部分TWL4a的在X方向上的一個端側上的一部分及另一端側上的一部分包夾的中心部分與由第一部分TWL5a的在X方向上的一個端側上的一部分及另一端側上的一部分包夾的中心部分之間。
第三部分TWL0c在Y方向上設置於第一部分TWL0a的在X方向上的另一端側上的部分與第一部分TWL1a的在X方向上的另一端側上的部分之間。第三部分TWL4c在Y方向上設置於第一部分TWL4a的在X方向上的另一端側上的部分與第一部分TWL5a的在X方向上的另一端側上的部分之間。
在此等組態的情況下，第二部分TWL0b及第二部分TWL1b、第三部分TWL0c、第二部分TWL4b及第二部分TWL5b以及第三部分TWL4c在X方向上以此次序配置。
第二部分TWL0b及第三部分TWL0c以及第二部分TWL1b互補地配置於在平面視圖中在Y方向上由第一部分TWL0a及第一部分TWL1a包夾的區域中。因此，第二部分TWL1b在X方向上鄰近於第二部分TWL0b及第三部分TWL0c中的每一者。第二部分TWL4b及第三部分TWL4c以及第二部分TWL5b互補地配置於在平面視圖中在Y方向上由第一部分TWL4a及第一部分TWL5a包夾的區域中。因此，第二部分TWL5b在X方向上鄰 近於第二部分TWL4b及第三部分TWL4c中的每一者。
將藉由使用圖42描述半導體記憶體裝置1的XZ平面中的橫截面結構。圖42為沿著圖41中的XLII-XLII線截取的橫截面視圖，繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖41中的XLII-XLII線，堆疊互連結構具有包含第二部分TWL0b、第二部分TWL1b、第二部分TWL4b、第二部分TWL5b、第二部分TWL8b以及第二部分TWL9b及階地部分TWL10以及第三部分TWL0c及第三部分TWL4c的階梯結構。
在上文所描述的階梯結構中，第三部分TWL0c及第三部分TWL4c包含於對應於導電層23的第一導體部分中。
第三部分TWL0c設置於第二部分TWL1b與第二部分TWL4b之間。亦即，在第三部分TWL0c中，對應於字元線WL1的導電層23在X方向上剝離。因此，第二部分TWL1b在X方向上由第三部分TWL0c與分別對應於字元線WL2至字元線WL4的導電層23分離。第三部分TWL4c設置於第二部分TWL5b與第二部分TWL8b之間。亦即，在第三部分TWL4c中，對應於字元線WL5的導電層23在X方向上剝離。因此，第二部分TWL5b在X方向上由第三部分TWL4c與分別對應於字元線WL6至字元線WL8的導電層23分離。
第二部分TWL0b的沿著X方向的長度L1、第二部分TWL1b的沿著X方向的長度L2以及第三部分TWL0c的沿著X方向的長度L5的總和實質上等效於第一部分TWL0a及TWL1a中的每一者的沿著X方向的長度L4(L1+L2+L5=L4)。第二部分 TWL4b的沿著X方向的長度、第二部分TWL5b的沿著X方向的長度以及第三部分TWL4c的沿著X方向的長度的總和實質上等效於第一部分TWL4a及第一部分TWL5a中的每一者的沿著X方向的長度。
將藉由使用圖43描述半導體記憶體裝置1的YZ平面中的橫截面結構。圖43為沿著圖41中的XLIII-XLIII線截取的橫截面視圖，繪示設置於第三修改的半導體記憶體裝置中的記憶體胞元陣列的抽屜區域中的橫截面結構的實例。
沿著圖41中的XLIII-XLIII線，堆疊互連結構具有包含階地部分TSGS及階地部分TWL2、第一部分TWL0a及第一部分TWL1a以及第三部分TWL0c的階梯結構。
在上文所描述的階梯結構，第三部分TWL0c包含於第一導體部分中。
第三部分TWL0c在Y方向上由構件ST劃分。第三部分TWL0c的在Y方向上劃分的相應部分分別在構件ST沿著Y方向的兩側上接觸構件ST。
圖43中所繪示的結構等效於圖35中所繪示的結構，除包含第三部分TWL0c而非第二部分TWL0b以外。
應注意，YZ平面中的堆疊互連結構的包含階地部分TWL3及階地部分TWL6、第一部分TWL4a及第一部分TWL5a以及第三部分TWL4c的階梯結構除具有不同高度以外具有類似於圖43中所繪示的階梯結構的結構。
另外，除遮罩M4'相對於遮罩M1'至遮罩M3'在X方向上的位置相對不同以外，由於第三修改的半導體記憶體裝置1的製 造方法實質上等效於第二修改的半導體記憶體裝置1的製造方法，因此省略其描述。
第三修飾亦產生等效於實施例、第一修改以及第二修改中的效應的效應。
3.其他實施例
已解釋本發明的實施例。此等僅作為實例呈現且並不意欲限制本發明的範疇。此等實施例可以各種其他形成實現，且在不脫離本發明的要旨的情況下可進行各種省略、替換以及改變。此等實施例及修改包含於本發明的範圍及要旨中，且包含於申請專利範圍及其等效物中所描述的本發明的範疇中。
BLK0、BLK1:區塊
CC:接觸件
HA:抽屜區域
MA:遮罩
MP:記憶體柱
SHE、SLTe、SLTo:構件
SU0、SU4:串單元
TSGD、TSGS、TWL1、TWL2、TWL4、TWL5、TWL7、TWL8、TWL10:階地部分
TWL0a、TWL3a、TWL6a、TWL9a:第一部分
TWL0b、TWL3b、TWL6b、TWL9b:第二部分

Claims (20)

  1. 一種半導體記憶體裝置，包括： 多個導電層，在第一方向上彼此分離配置，所述多個導電層中的每一者包含第一部分及第二部分，所述第二部分經設置以免與上部導電層重疊且在所述第一方向上厚於所述第一部分； 第一絕緣體部分，在與所述第一方向相交的第二方向上延伸，且接觸所述多個導電層中的第一導電層的所述第二部分及所述多個導電層中的第二導電層的所述第二部分；以及 第二絕緣體部分，在所述第二方向上延伸，在與所述第一方向及所述第二方向相交的第三方向上與所述第一絕緣體部分一起包夾所述第一導電層的所述第二部分、所述第二導電層的所述第二部分以及所述多個導電層中的第三導電層的所述第二部分，且接觸所述第三導電層的所述第二部分，其中 所述第二導電層的所述第二部分包含在所述第二方向上與所述第一導電層的所述第二部分配置的第一子部分、以及設置於所述第一導電層的所述第二部分與所述第三導電層的所述第二部分之間的第二子部分。
  2. 如請求項1所述的半導體記憶體裝置，其中 所述第二導電層的所述第一子部分接觸所述第一絕緣體部分。
  3. 如請求項1所述的半導體記憶體裝置，其中 所述第二導電層的所述第一部分設置於高於所述第一導電層的所述第一部分的層中。
  4. 如請求項3所述的半導體記憶體裝置，其中 所述第一導電層的所述第一部分包含第一子部分，所述第一子部分經設置以免分別沿著所述第二方向在所述第一導電層的所述第二部分與所述第二導電層的所述第一子部分之間、及沿著所述第三方向在所述第一導電層的所述第二部分與所述第二導電層的所述第二子部分之間，與上部導電層重疊。
  5. 如請求項1所述的半導體記憶體裝置，其中 所述第一導電層的所述第一部分包含第二子部分，所述第二子部分經設置以免與上部導電層重疊，且 所述第一導電層的所述第二部分及所述第一導電層的所述第二子部分在所述第二方向上包夾所述第二導電層的所述第一子部分。
  6. 如請求項1所述的半導體記憶體裝置，其中 所述第三導電層的所述第一部分設置於高於所述第二導電層的所述第一部分的層中。
  7. 如請求項6所述的半導體記憶體裝置，其中 所述第二導電層的所述第一部分包含第三子部分，所述第三子部分經設置以免沿著所述第三方向在所述第二導電層的所述第二子部分與所述第三導電層的所述第二部分之間，與上部導電層重疊。
  8. 如請求項1所述的半導體記憶體裝置，更包括： 記憶體柱，穿透所述多個導電層，且所述記憶體柱的與所述第一導電層、所述第二導電層以及所述第三導電層相交的部分分別充當第一記憶體胞元電晶體、第二記憶體胞元電晶體以及第三記憶體胞元電晶體。
  9. 如請求項1所述的半導體記憶體裝置，更包括： 多個接觸件，各自連接至所述多個導電層中的每一者的所述第二部分。
  10. 一種半導體記憶體裝置，包括： 多個導電層，在第一方向上彼此分離配置，所述多個導電層中的每一者包含第一部分及第二部分，所述第二部分經設置以免與上部導電層重疊且在所述第一方向上厚於所述第一部分；以及 第一絕緣體部分，在與所述第一方向相交的第二方向上延伸，且接觸所述多個導電層中的第一導電層的所述第二部分及所述多個導電層中的第二導電層的所述第二部分；其中 所述第一導電層的所述第二部分及所述第二導電層的所述第二部分各自包含在與所述第一方向及所述第二方向相交的第三方向上配置的第一子部分及第二子部分， 所述第一導電層的所述第二子部分包含兩個部分，所述兩個部分分別在所述第三方向上設置於所述第一導電層的所述第一子部分的第三子部分與所述第二導電層的所述第一子部分的第三子部分之間，且在所述第三方向上包夾所述第一絕緣體部分以接觸所述第一絕緣體部分，且 所述第二導電層的所述第二子部分包含兩個部分，所述兩個部分分別在所述第三方向上設置於不同於所述第一導電層的所述第一子部分的所述第三子部分的第四子部分與不同於所述第二導電層的所述第一子部分的所述第三子部分的第四子部分之間，且在所述第三方向上包夾所述第一絕緣體部分以接觸所述第一絕緣體部分。
  11. 如請求項10所述的半導體記憶體裝置，其中 所述第一導電層的所述第三子部分為所述第一導電層的所述第一子部分的在所述第二方向上的一個端側上的一部分， 所述第一導電層的所述第四子部分為所述第一導電層的所述第一子部分的在所述第二方向上的另一端側上的一部分， 所述第二導電層的所述第三子部分為所述第二導電層的所述第一子部分的在所述第二方向上的所述一個端側上的一部分， 所述第二導電層的所述第四子部分為所述第二導電層的所述第一子部分的在所述第二方向上的所述另一端側上的一部分，且 所述第一導電層的所述第二子部分及所述第二導電層的所述第二子部分在所述第三方向上互補地配置於所述第一導電層的所述第一子部分與所述第二導電層的所述第一子部分之間，且所述第一導電層的所述第二子部分及所述第二導電層的所述第二子部分在所述第二方向上彼此鄰近。
  12. 如請求項10所述的半導體記憶體裝置，其中 所述多個導電層包含在所述第二方向上彼此鄰近配置的第一區域及第二區域，所述第一區域包含所述多個導電層的第二部分，且 所述第一絕緣體部分局部地設置於所述第一區域及所述第二區域當中的所述第一區域中。
  13. 如請求項12所述的半導體記憶體裝置，更包括： 第二絕緣體部分，在所述第二方向上延伸，且接觸所述多個導電層；以及 第三絕緣體部分，在所述第二方向上延伸，在所述第三方向上與所述第二絕緣體部分配置，且接觸所述多個導電層，其中 所述第二絕緣體部分及所述第三絕緣體部分設置於所述第一區域及所述第二區域上方。
  14. 如請求項13所述的半導體記憶體裝置，其中 所述多個導電層中的第三導電層在所述第二部分中接觸所述第二絕緣體部分， 所述多個導電層中的第四導電層在所述第二部分中接觸所述第三絕緣體部分，且 所述第三導電層的所述第二部分及所述第四導電層的所述第二部分在所述第三方向上包夾所述第一導電層的所述第二部分及所述第二導電層的所述第二部分。
  15. 如請求項10所述的半導體記憶體裝置，其中 所述第二導電層的所述第一部分設置於高於所述第一導電層的所述第一部分的層中。
  16. 如請求項15所述的半導體記憶體裝置，其中 所述第一導電層的所述第一部分包含第五子部分，所述第五子部分經設置以免沿著所述第二方向在所述第一導電層的所述第二子部分與所述第二導電層的所述第二子部分之間、及沿著所述第三方向在所述第一導電層的所述第二子部分與所述第二導電層的所述第一子部分之間，與上部導電層重疊。
  17. 如請求項10所述的半導體記憶體裝置，其中 所述第一導電層的所述第一部分包含第六子部分，所述第六子部分經設置以免與上部導電層重疊，且在所述第三方向上與所述第一導電層的所述第一子部分配置， 所述第一導電層的所述第六子部分包含兩個部分，所述兩個部分分別在所述第三方向上設置於不同於所述第一導電層的所述第一子部分的所述第三子部分及所述第四子部分的第七子部分與不同於所述第二導電層的所述第一子部分的所述第三子部分及所述第四子部分的第五子部分之間，且在所述第三方向上包夾所述第一絕緣體部分以接觸所述第一絕緣體部分， 所述第一導電層的所述第四子部分在所述第二方向上由所述第一導電層的所述第三子部分及所述第一導電層的所述第七子部分包夾，且 所述第二導電層的所述第四子部分在所述第二方向上由所述第二導電層的所述第三子部分及所述第二導電層的所述第五子部分包夾。
  18. 如請求項17所述的半導體記憶體裝置，其中 所述第一導電層的所述第三子部分為所述第一導電層的所述第一子部分的在所述第二方向上的一個端側上的一部分， 所述第一導電層的所述第七子部分為所述第一導電層的所述第一子部分的在所述第二方向上的另一端側上的一部分， 所述第二導電層的所述第三子部分為所述第二導電層的所述第一子部分的在所述第二方向上的所述一個端側上的一部分， 所述第二導電層的所述第五子部分為所述第二導電層的所述第一子部分的在所述第二方向上的所述另一端側上的一部分，且 所述第一導電層的所述第二子部分及所述第六子部分、以及所述第二導電層的所述第二子部分在所述第三方向上互補地配置於所述第一導電層的所述第一子部分與所述第二導電層的所述第一子部分之間，且所述第二導電層的所述第二子部分在所述第二方向上鄰近於所述第一導電層的所述第二子部分及所述第六子部分中的每一者。
  19. 如請求項10所述的半導體記憶體裝置，更包括： 記憶體柱，穿透所述多個導電層，且所述記憶體柱的與所述第一導電層及所述第二導電層相交的部分分別充當第一記憶體胞元電晶體及第二記憶體胞元電晶體。
  20. 如請求項10所述的半導體記憶體裝置，更包括： 多個接觸件，各自連接至所述多個導電層中的每一者的所述第二部分。
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