KR102342552B1 - 3차원 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

3차원 반도체 소자 및 그 형성방법을 제공한다. 이 반도체 소자는 제1 영역 및 제2 영역을 갖는 기판; 상기 기판 상에 배치되며 상기 기판의 상기 제1 영역 및 상기 제2 영역을 가로지르는 제1 및 제2 주 분리 패턴들(main separation patterns); 상기 제1 및 제2 주 분리 패턴들 사이에 배치되며 게이트 적층 그룹들을 구성하는 게이트 전극들, 상기 게이트 전극들은 상기 기판의 상기 제1 영역 상에서 차례로 적층되며 상기 제1 영역으로터 상기 제2 영역으로 연장되고; 및 상기 기판의 상기 제2 영역 상에 배치되며 상기 제1 및 제2 주 분리 패턴들 사이에 배치되고, 상기 기판의 상기 제2 영역 상에 위치하는 상기 게이트 전극들을 관통하는 적어도 하나의 보조 분리 패턴을 포함한다. 상기 기판의 상기 제2 영역 상에서 상기 게이트 전극들은 패드 부분들을 포함하고, 상기 패드 부분들은 상기 제1 영역 상에 위치하는 상기 게이트 전극들 보다 두꺼우며 상기 보조 분리 패턴과 접촉한다.

Description

3차원 반도체 소자 및 그 형성방법{THREE DIMENSIONAL SEMICONDUCTOR DEVICE AND METOHD OF FORMING THE SAME}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 3차원 반도체 소자 및 그 형성방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 새로운 3차원 구조의 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 신뢰성을 향상시킬 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 내구성을 향상시킬 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공하는데 있다.
게이트 전극들을 관통하는 채널 구조체들을 포함한다. 상기 제2 게이트 전극의 상기 제2 패드 부분은 상기 제2 게이트 전극의 제2 게이트 연장 부분의 끝 부분에 배치되고, 상기 제2 게이트 전극은 상기 제2 게이트 전극의 제1 게이트 연장 부분의 끝 부분에 배치되는 돌출 부를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 반도체 소자는 제1 영역 및 제2 영역을 갖는 기판; 상기 기판 상에 배치되며 상기 기판의 상기 제1 영역 및 상기 제2 영역을 가로지르는 제1 및 제2 주 분리 패턴들(main separation patterns); 상기 제1 및 제2 주 분리 패턴들 사이에 배치되며 게이트 적층 그룹들을 구성하는 게이트 전극들, 상기 게이트 전극들은 상기 기판의 상기 제1 영역 상에서 차례로 적층되며 상기 제1 영역으로터 상기 제2 영역으로 연장되고; 및 상기 기판의 상기 제2 영역 상에 배치되며 상기 제1 및 제2 주 분리 패턴들 사이에 배치되고, 상기 기판의 상기 제2 영역 상에 위치하는 상기 게이트 전극들을 관통하는 적어도 하나의 보조 분리 패턴을 포함한다. 상기 기판의 상기 제2 영역 상에서 상기 게이트 전극들은 패드 부분들을 포함하고, 상기 패드 부분들은 상기 제1 영역 상에 위치하는 상기 게이트 전극들 보다 두꺼우며 상기 보조 분리 패턴과 접촉한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 증가시키면서 신뢰성 및 내구성을 향상시킬 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 메모리 셀 어레이를 나타낸 회로도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 일부 영역의 일 예를 나타낸 평면도이다.
도 5는 도 4의 "B"로 표시된 영역을 3차원적으로 나타낸 사시도이다.
도 6은 도 5의 일부 구성요소를 나타낸 분해 사시도이다.
도 7a는 도 4의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 7b는 도 4의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 7c는 도 4의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 단면도이다.
도 9는 도 7a의 "C"로 표시된 부분을 확대한 부분 확대도이다.
도 10은 도 7b의 "D"로 표시된 부분을 확대한 부분 확대도이다.
도 11은 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 12는 도 11의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 13은 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 분해 사시도이다.
도 14a는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일 예를 나타낸 부분 확대도이다.
도 14b는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 14c는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다.
도 15는 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 16a는 도 15의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
도 16b는 도 15의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
도 17은 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자의 형성 방법을 나타낸 공정 흐름도이다.
도 18a, 도 18b, 도 19a, 도 19b, 도 21a 및 도 21b는 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 20a, 도 20b, 도 22a 및 도 22b는 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자의 형성 방법을 설명하기 위한 부분 확대도들이다.
도 1 내지 도 16b을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자를 설명하기로 한다. 우선, 도 1 내지 도 10을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자를 설명하기로 한다. 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자는 도 1 내지 도 10을 전체로써 고려하여 설명될 수 있지만, 보다 쉬운 이해 또는 설명을 위하여 도 1 내지 도 10을 각각 또는 일부 조합하여 설명하기로 한다. 따라서, 이하에서 도 1 내지 도 10을 각각 또는 일부 조합하여 설명하더라도 도 1 내지 도 10 중에서 직접적으로 참조되지 않는 다른 도면도 같이 고려되어 이해될 수 있다.
우선, 도 1을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자(1)를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 3차원 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 셀 어레이(2)는 복수의 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 복수의 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 복수의 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 복수의 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 복수개의 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록들(BLK)의 워드라인들(WL)에 구동신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 셀 어레이(2)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트라인들(BL)을 통해 상기 메모리 셀 어레이(2)와 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트라인들(BL) 중 어느 하나를 선택할 수 있다. 상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 메모리 블록(BLK)의 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 3차원 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 2를 참조하여 도 1에서 설명한 상기 3차원 반도체 소자(도 1의 1)의 상기 메모리 셀 어레이(도 1의 2)의 회로를 설명하기로 한다. 도 2는 상기 메모리 셀 어레이(2)를 개략적으로 나타낸 회로도이다. 본 발명의 일 실시예에 따른 3차원 반도체 소자는 수직형 낸드 플래시 메모리 소자를 포함할 수 있다.
도 2를 참조하면, 상기 메모리 셀 어레이(도 1의 2)는, 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn), 상기 메모리 셀들(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn)은 상기 메모리 셀들(MC1~MCn)을 선택하기 위한 n 개의 워드 라인들(WL1~WLn)에 각각 연결될 수 있다.
일 실시예에서, 상기 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이에는 하부 더미 셀이 배치될 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀 또는 버퍼 셀이 배치될 수도 있다.
상기 접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.
일 실시예에서, 상기 워드 라인들(WL1~WLn) 중 최상위 워드라인(WLn)과 상기 스트링 선택 라인(SSL) 사이에 더미 라인 또는 버퍼 라인(BUL)이 배치될 수 있다.
상기 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인들(BL1~BLm)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자에 상기 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 상기 비트 라인들(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀들(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
본 발명의 실시예에 따른 3차원 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인들(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
다음으로, 도 3을 참조하여 도 1에서 설명한 상기 메모리 셀 어레이(도 1의 2)의 메모리 블록들(BLK)을 개략적으로 설명하기로 한다. 도 3은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 도 1에서 설명한 상기 메모리 셀 어레이(도 1의 2)는 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)으로 구성되는 한 쌍의 메모리 블록들(2BLK)을 포함할 수 있다. 상기 제1 메모리 블록(BLK1)은 상기 제2 메모리 블록(BLK2)과 미러 대칭 또는 좌우 대칭 구조일 수 있다.
상기 메모리 셀 어레이(도 1의 2)의 상기 메모리 블록들(BLK)은 상기 한 쌍의 메모리 블록들(2BLK)이 반복적으로 배열됨으로써 형성될 수 있다. 따라서, 상기 메모리 셀 어레이(도 1의 2)의 상기 메모리 블록들(BLK)은 어느 한 방향(Y)으로 반복적으로 배열되는 상기 한쌍의 메모리 블록들(2BLK)로 구성될 수 있다.
상기 메모리 셀 어레이(도 1의 2)의 상기 메모리 블록들(BLK)은 제1 방향(X)으로 연장되는 라인 모양의 주 분리 패턴들(main separation patterns, MS)에 의해 구분될 수 있다. 예를 들어, 각각의 상기 제1 및 제2 메모리 블록들(BLK1, BLK2)은 서로 인접하는 한 쌍의 주 분리 패턴들(MS) 사이에 배치될 수 있다.
상기 한 쌍의 주 분리 패턴들(MS) 사이에 제1 보조 분리 패턴(ASa), 제2 보조 분리 패턴들(ASb) 및 셀 분리 패턴(ASc)이 배치될 수 있다. 상기 제1 보조 분리 패턴(ASa)은 상기 제2 보조 분리 패턴들(ASb) 사이에 배치될 수 있다. 상기 셀 보조 분리 패턴(ASc)은 상기 제1 보조 분리 패턴(ASa)과 마주보는 끝 부분을 가질 수 있다.
다음으로, 도 3과 함께, 도 4 및 도 5를 참조하여 도 2에서 설명한 상기 한쌍의 메모리 블록들(도 2의 2BLK)을 설명하기로 한다. 도 4는 도 3의 일부 영역의 일 예를 나타낸 평면도이고, 도 5는 도 4의 "B"로 표시된 영역을 3차원적으로 나타낸 사시도이다.
도 3과 함께 도 4 및 도 5를 참조하면, 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb), 및 상기 셀 보조 분리 패턴(ASc)은 제1 영역(A1) 및 제2 영역(A2)을 갖는 기판(10) 상에 배치될 수 있다. 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb), 및 상기 셀 보조 분리 패턴(ASc)은 서로 동일한 폭 및 서로 동일한 높이로 형성될 수 있다.
상기 주 분리 패턴들(MS)은 상기 기판(10)의 표면(10s)에 평행한 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 주 분리 패턴들(MS)에 의해 한정될 수 있는 상기 메모리 셀 어레이(도 1의 2)의 상기 메모리 블록들(BLK)은 상기 기판(10)의 표면(10s)에 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 배열될 수 있다. 상기 기판(10)은 실리콘 물질 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
상기 주 분리 패턴들(MS)은 상기 기판(10)의 상기 제1 영역(A1)과 상기 제2 영역(A2)을 가로지를 수 있다. 따라서, 상기 주 분리 패턴들(MS)은 상기 기판(10)의 상기 제1 영역(A1) 및 상기 제2 영역(A2) 상에 형성될 수 있다.
상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)은 상기 기판(10)의 상기 제2 영역(A2) 상에 형성될 수 있다. 따라서, 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)은 상기 기판(10)의 상기 제2 영역(A2)과 중첩할 수 있고, 상기 기판(10)의 상기 제1 영역(A1)과 중첩하지 않을 수 있다.
상기 셀 보조 분리 패턴(ASc)은 상기 기판(10)의 상기 제1 영역(A1) 상에 형성될 수 있다. 따라서, 상기 셀 보조 분리 패턴(ASc)은 상기 기판(10)의 상기 제1 영역(A1)과 중첩할 수 있고, 상기 기판(10)의 상기 제2 영역(A2)과 중첩하지 않을 수 있다. 상기 셀 보조 분리 패턴(ASc) 및 상기 제1 보조 분리 패턴(ASa)은 서로 마주보는 끝 부분을 가질 수 있으며, 서로 이격될 수 있다.
상기 기판(10)의 상기 제1 및 제2 영역들(A1, A2) 상에 상기 기판(10)의 표면(10s)에 수직하며 상기 제1 및 제2 방향들(X, Y)과 수직한 제3 방향(Z)으로 배열되는 게이트 전극들(70)이 배치될 수 있다. 상기 기판(10) 상에 층간 절연 층들(12)이 배치될 수 있다. 상기 층간 절연층들(12)은 상기 게이트 전극들(70) 사이 및 상기 게이트 전극들(70)과 상기 기판(10) 사이에 개재될 수 있다. 상기 층간 절연 층들(12)은 실리콘 산화물로 형성될 수 있다.
상기 주 분리 패턴들(MS)은 상기 게이트 전극들(70)을 관통하면서 상기 게이트 전극들(70)을 서로 이격시킬 수 있다. 따라서, 상기 게이트 전극들(70)은 상기 주 분리 패턴들(MS) 사이에 배치될 수 있다.
상기 셀 보조 분리 패턴(ASc)는 상기 기판(10)의 상기 제1 영역(A1) 상에 위치하는 상기 게이트 전극들(70)을 관통할 수 있고, 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)은 상기 기판(10)의 상기 제2 영역(A2) 상에 위치하는 상기 게이트 전극들(70)을 관통할 수 있다. 서로 인접하는 주 분리 패턴들(MS) 사이에 위치하는 게이트 전극들(70)은 하나의 메모리 블록(BLK)을 구성할 수 있다.
상기 게이트 전극들(70) 중에서 최상위의 게이트 전극은 상기 기판(10)의 상기 제1 영역(A1) 상에 배치될 수 있다. 예를 들어, 상기 게이트 전극들(70) 중에서 최상위의 게이트 전극은 상기 기판(10)의 상기 제1 영역(A1)과 중첩할 수 있고, 상기 기판(10)의 상기 제2 영역(A2)과 중첩하지 않을 수 있다.
상기 게이트 전극들(70) 중에서 최상위의 게이트 전극은 상기 주 분리 패턴들(MS) 및 상기 셀 분리 패턴(ASc) 뿐만 아니라, 상기 주 분리 패턴들(MS) 및 상기 셀 분리 패턴(ASc) 사이에 배치되는 스트링 분리 패턴들(SS)에 의해 나뉘어질 수 있다. 상기 주 분리 패턴들(MS), 상기 셀 분리 패턴(ASc), 및 상기 스트링 분리 패턴들(SS)에 의해 서로 이격될 수 있는 게이트 전극은 앞에서 설명한 상기 스트링 선택 라인들(도 2의 SSL)일 수 있다. 각각의 상기 스트링 분리 패턴들(SS)은 서로 인접하는 어느 하나의 상기 주 분리 패턴(MS)과 상기 셀 분리 패턴(ASc) 사이에 배치될 수 있다.
상기 게이트 전극들(70) 중 최하위의 게이트 전극은 앞에서 설명한 상기 접지 선택 라인(도 2의 GSL)일 수 있다. 상기 게이트 전극들(70) 중에서 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인들(SSL) 사이에 위치하는 게이트 전극들은 앞에서 설명한 n개의 워드라인들(도 2의 WL1~WLn)을 포함할 수 있다. 여기서, 상기 n개의 워드라인들(도 2의 WL1~WLn)은 워드라인들(WL)로 지칭하기로 한다. 상기 워드라인들(WL)은 상기 제1 영역(A1) 상에서 상기 셀 분리 패턴(ASc)에 의해 분리될 수 있고, 상기 제2 영역(A2) 상에서 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)에 의해 분리될 수 있다. 상기 메모리 셀들(도 2의 MC1~MCn)은 상기 제1 영역(A1) 상에 배치될 수 있다.
일 실시예에서, 상기 게이트 전극들(70) 중에서 상기 워드라인들(WL)과 상기 스트링 선택 라인(SSL) 사이에 위치하는 게이트 전극은 앞에서 설명한 상기 버퍼 라인(도 2의 BUL)일 수 있다.
상기 게이트 전극들(70)은 노출되는 끝 부분들을 가질 수 있다. 상기 게이트 전극들(70)의 상기 노출되는 끝 부분들은 패드 부분들로 정의될 수 있다. 상기 게이트 전극들(70)의 상기 패드 부분들은 상기 게이트 전극들(70) 보다 두께가 증가된 부분들일 수 있다.
상기 게이트 전극들(70) 중에서 상기 스트링 선택 라인들(SSL)에 해당하는 게이트 전극들의 노출되는 패드 부분들(70s)은 서로 동일한 레벨, 즉 상기 반도체 기판(10)의 상기 표면(10s)으로부터 일정한 높이에 위치할 수 있다. 상기 게이트 전극들(70) 중에서 상기 버퍼 라인(BUL)에 해당하는 게이트 전극의 노출되는 패드 부분(70b)은 상기 반도체 기판(10)의 상기 표면(10s)으로부터 일정한 높이에 위치할 수 있다.
상기 버퍼 라인(BUL)과 상기 반도체 기판(10) 사이에 배치되는 게이트 전극들(70) 중 일부 또는 전부는 게이트 적층 그룹들(SG)을 구성할 수 있다.
각각의 상기 게이트 적층 그룹들(SG)은 복수의 게이트 전극들(70)로 구성될 수 있다. 예를 들어, 각각의 상기 게이트 적층 그룹들(SG)은 복수의 워드라인들(WL)을 포함할 수 있다.
상기 게이트 적층 그룹들(SG) 중에서 상대적으로 하부에 위치하는 하부 게이트 적층 그룹(SGb)의 상기 게이트 전극들(70)의 패드 부분들(70p)은 상대적으로 상부에 위치하는 상부 게이트 적층 그룹(SGb)의 상기 게이트 전극들(70)의 패드 부분들(70p) 보다 상기 제1 방향(X)으로 돌출될 수 있다. 예를 들어, 상기 게이트 적층 그룹들(SG)의 상기 게이트 전극들(70)의 상기 패드 부분들(70p)은 상기 제1 방향(X)으로 제1 높이(Hb)로 낮아지는 계단 모양으로 배열될 수 있다. 예를 들어, 상기 게이트 적층 그룹들(SG)의 상기 패드 부분들(70p)은 상기 제1 방향(X)을 따라서 상기 제1 영역(A1)으로부터 멀어질수록 제1 높이(Hb)로 낮아지는 계단 모양으로 배열될 수 있다.
상기 게이트 적층 그룹들(SG)의 상기 게이트 전극들(70)의 상기 패드 부분들(70p)의 상기 제1 방향(X)으로의 단차(Hb)는 상기 게이트 적층 그룹들(SG) 보다 높은 레벨에 위치하는 상기 스트링 선택 라인(SSL)과 상기 스트링 선택 라인(SSL) 하부의 상기 버퍼 라인(BUL)의 패드 부분들(70p) 사이의 단차(Ha) 보다 클 수 있다. 상기 단차들(Ha, Hb)은 높이 차이로 이해될 수 있다.
상기 주 분리 패턴들(MS)은 제1 주 분리 패턴(MS1) 및 상기 제1 주 분리 패턴(MS1) 양 옆의 제2 주 분리 패턴들(MS2)을 포함할 수 있다. 즉, 상기 제1 주 분리 패턴(MS1)은 상기 제2 주 분리 패턴들(MS2) 사이에 위치할 수 있다. 앞에서 설명한 바와 같이, 상기 게이트 적층 그룹들(SG)의 상기 게이트 전극들(70)의 상기 패드 부분들(70p)은 상기 제1 방향(X)으로 제1 높이(Hb)로 낮아지는 계단 모양으로 배열될 수 있고, 각각의 상기 게이트 적층 그룹들(SG)을 구성하는 게이트 전극들(70)의 상기 패드 부분들(70p)은 상기 제1 주 분리 패턴(MS1)으로부터 상기 제2 주 분리 패턴들(MS)을 향하는 방향, 예를 들어 상기 기판(10)의 표면(10s)과 평행하며 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 상기 제1 높이(Hb) 보다 작은 제2 높이(Hc)로 낮아지는 계단 모양으로 배열될 수 있다. 상기 제1 높이(Hb) 및 상기 제2 높이(Hc)는 상대적인 높이 차이를 설명하기 위한 것으로써, 제1 및 제2 높이들은 각각 제2 및 제1 높이들로 대체하여 설명될 수도 있다.
상기 게이트 적층 그룹들(SG)의 상기 게이트 전극들(70)의 상기 패드 부분들(70p)의 상기 제2 방향(Y)으로의 단차(Hc)는 상기 게이트 적층 그룹들(SG)의 상기 게이트 전극들(70)의 상기 패드 부분들(70p)의 상기 제1 방향(X)으로의 단차(Hb) 보다 작을 수 있다. 상기 단차들(Hc, Hb)은 높이 차이로 이해될 수 있다.
상기 게이트 적층 그룹들(SG) 중 어느 하나의 게이트 적층 그룹(SG)에 대하여 도 6을 참조하여 설명하기로 한다. 도 6은 도 5의 일부 구성요소를 나타낸 분해 사시도이다.
도 6을 참조하면, 상기 게이트 적층 그룹들(SG) 중 어느 하나의 게이트 적층 그룹(SG)은 상기 제3 방향(Z)으로 차례로 배열되며 서로 이격된 복수의 게이트 전극들(70)로 구성될 수 있다.
상기 게이트 적층 그룹(SG)을 구성하는 각각의 게이트 전극들(70)은 제1 및 제2 셀 게이트 부분들(80a, 80b), 제1 내지 제4 게이트 연장 부분들(82a, 82b, 83a, 83b), 및 게이트 연결 부분(81)을 포함할 수 있다.
상기 제1 셀 게이트 부분(80a) 및 상기 제2 셀 게이트 부분(80b)은 상기 셀 보조 분리 패턴(도 4의 ASc)에 의해 분리되어 서로 이격될 수 있다.
상기 제1 및 제2 게이트 연장 부분들(82a, 82b)은 상기 제1 셀 게이트 부분(80a)으로부터 연장될 수 있다. 상기 제1 및 제2 게이트 연장 부분들(82a, 82b)은 상기 제2 보조 분리 패턴들(도 4의 ASb) 중 어느 하나에 의해 분리되어 서로 이격될 수 있다.
상기 제3 및 제4 게이트 연장 부분들(83a, 83b)은 상기 제2 셀 게이트 부분(80b)으로부터 연장될 수 있다. 상기 제3 및 제4 게이트 연장 부분들(83a, 83b)은 상기 제2 보조 분리 패턴들(도 4의 ASb) 중 어느 하나에 의해 분리되어 서로 이격될 수 있다.
서로 인접하는 상기 제2 게이트 연장 부분(82b)과 상기 제3 게이트 연장 부분(83a)은 상기 제1 보조 분리 패턴(도 4의 ASa)에 의해 분리되어 서로 이격될 수 있다.
상기 게이트 연결 부분(81)은 상기 제1 및 제2 셀 게이트 부분들(80a, 80b), 및 상기 제1 내지 제4 게이트 연장 부분들(82a, 82b, 82c, 82d)을 연결할 수 있다.
상기 게이트 전극들(70)은 패드 부분들(70p)을 포함할 수 있다. 예를 들어, 상기 게이트 전극들(70)의 상기 제1 내지 제4 게이트 연장 부분들(82a, 82b, 83a, 83b)은 상기 패드 부분들(70p)을 포함할 수 있다.
상기 패드 부분들(70p)은 서로 중첩하지 않을 수 있다. 상기 게이트 전극들(70)은 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d)의 끝 부분들에 형성될 수 있는 제1 내지 제4 패드 부분들(70pa, 70pb, 70pc, 70pd)을 포함할 수 있다. 따라서, 하나의 상기 게이트 적층 그룹(SG)에서의 상기 패드 부분들(70p)의 개수는 상기 게이트 적층 그룹(SG)을 구성하는 적층된 게이트 전극들의 수와 동일할 수 있다.
상기 제1 및 제2 셀 게이트 부분들(80a, 80b), 상기 제1 내지 제4 게이트 연장 부분들(82a, 82b, 83a, 83b), 및 상기 게이트 연결 부분(81)은 실질적으로 동일한 두께를 가질 수 있고, 상기 패드 부분(70p)은 상기 제1 및 제2 셀 게이트 부분들(80a, 80b), 상기 제1 내지 제4 게이트 연장 부분들(82a, 82b, 83a, 83b), 및 상기 게이트 연결 부분(81) 보다 두꺼울 수 있다.
각각의 상기 게이트 적층 그룹(SG)을 구성하는 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d) 중 최상위의 제4 게이트 전극(70d)은 상기 제4 게이트 연장 부분(83b)의 끝 부분에 형성되는 상기 제4 패드 부분(70pd)을 포함할 수 있다. 상기 제4 게이트 전극(70d)의 상기 제4 패드 부분(70pd)의 하부에는 상기 제1 내지 제3 게이트 전극들(70a, 70b, 70c)의 상기 제4 게이트 연장 부분(83b)이 배치될 수 있다.
상기 제3 게이트 전극(70c)은 상기 제3 게이트 연장 부분(83a)의 끝 부분에 형성되는 상기 제3 패드 부분(70pc)을 포함할 수 있다. 상기 제3 게이트 전극(70c)의 상기 제3 패드 부분(70pc)의 하부에는 상기 제1 및 제2 게이트 전극들(70a, 70b)의 상기 제3 게이트 연장 부분(83b)이 배치될 수 있다.
상기 제2 게이트 전극(70b)은 상기 제2 게이트 연장 부분(82b)의 끝 부분에 형성되는 상기 제2 패드 부분(70pb)을 포함할 수 있다. 상기 제2 게이트 전극(70c)의 상기 제2 패드 부분(70pb)의 하부에는 상기 제1 게이트 전극(70a)의 상기 제2 게이트 연장 부분(82b)이 배치될 수 있다.
상기 제1 게이트 전극(70a)은 상기 제1 게이트 연장 부분(82a)의 끝 부분에 형성되는 상기 제1 패드 부분(70pa)을 포함할 수 있다. 각각의 상기 패드 부분들(70p)은 상기 제1 방향(X)에 위치하는 제1 측(70x) 및 상기 제2 방향(Y)에 위치하는 제2 측(70y)을 가질 수 있다.
상기 기판(10)의 상기 제1 영역(A1) 상에 채널 구조체들(도 4의 40C)이 배치될 수 있다. 상기 채널 구조체들(40C)은 상기 게이트 전극들(70) 및 상기 층간 절연 층들(12)을 관통하는 채널 홀들(40H) 내에 배치될 수 있다. 상기 채널 구조체들(도 4의 40C)과 전기적으로 연결될 수 있는 비트라인 콘택 플러그들, 상기 게이트 전극들(70)과 전기적으로 연결될 수 있는 게이트 콘택 플러그들, 및 이들 콘택 플러그들과 전기적으로 연결될 수 있는 비트라인들 및 게이트 배선들과 함께 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb) 및 상기 셀 보조 분리 패턴(ASc)에 대하여 도 7a, 도 7b 및 도 7c을 참조하여 설명하기로 한다. 도 7a는 도 4의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 4의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7c는 도 4의 III-III'선을 따라 취해진 영역을 나타낸 단면도이다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 채널 구조체들(40C) 상에 상기 채널 구조체들(40C)과 전기적으로 연결될 수 있는 비트라인 콘택 플러그들(87)이 배치될 수 있다. 상기 게이트 전극들(70)의 상기 패드 부분들(70p) 상에 상기 패드 부분들(70p)과 전기적으로 연결되는 게이트 콘택 플러그들(86)이 배치될 수 있다. 상기 기판(10) 상에 상기 게이트 전극들(70)을 덮는 캐핑 절연 구조체(INS)가 배치될 수 있다. 상기 게이트 콘택 플러그들(86)은 상기 캐핑 절연 구조체(INS)에 의해 측면이 둘러싸일 수 있다.
상기 비트라인 콘택 플러그들(87) 상에 상기 비트라인 콘택 플러그들(87)과 전기적으로 연결되는 비트라인들(BL)이 배치될 수 있고, 상기 게이트 콘택 플러그들(86) 상에 상기 게이트 콘택 플러그들(86)과 전기적으로 연결될 수 있는 게이트 배선들(92)이 배치될 수 있다.
상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb), 및 상기 셀 보조 분리 패턴(ASc)은 상기 게이트 전극들(70) 및 상기 층간 절연 층들(12)을 관통하며 상기 캐핑 절연 구조체(INS) 내로 연장될 수 있다. 각각의 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb), 및 상기 셀 보조 분리 패턴(ASc)은 코어 부분(62) 및 상기 코어 부분(62)의 측면을 덮는 스페이서 부분(60)을 포함할 수 있다.
일 실시예에서, 상기 코어 부분(62)은 도전성 물질(e.g., 폴리 실리콘, 텅스텐, 금속 질화물 등)로 형성될 수 있고, 상기 스페이서 부분(60)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다.
상기 코어 부분(62) 하부의 상기 기판(10) 내에 불순물 영역(58)이 배치될 수 있다. 상기 불순물 영역(58)은 상기 불순물 영역(58)에 인접하는 상기 기판(10)의 영역과 다른 도전형일 수 있다. 예를 들어, 상기 불순물 영역(58)은 N형의 도전형을 가질 수 있고, 상기 불순물 영역(58)에 인접하는 상기 기판(10)의 영역은 P형의 도전형을 가질 수 있다. 상기 불순물 영역(58)은 공통 소스 라인(도 2의 CSL)일 수 있다. 상기 불순물 영역(58)은 상기 코어 부분(62)과 전기적으로 연결될 수 있다.
상기 채널 구조체들(40c)은 상기 기판(10)의 표면(10s)에 수직한 상기 제3 방향(Z)으로 연장되며 상기 게이트 전극들(70) 및 상기 층간 절연 층들(12)을 관통하는 채널 홀들(40H) 내에 배치될 수 있다. 상기 채널 구조체들(40c)의 예시적인 예에 대하여 도 8을 참조하여 설명하기로 한다. 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 각각의 상기 채널 구조체들(40C)은 반도체 패턴(42), 코어 패턴(50), 패드 패턴(52), 반도체 층(48), 제1 유전체 층(46) 및 정보 저장 층(44)을 포함할 수 있다. 상기 반도체 패턴(42)은 상기 기판(10)과 접촉할 수 있다. 상기 반도체 패턴(42)은 상기 접지 선택라인(GSL) 역할을 할 수 있는 게이트 전극(70)과 마주보는 측면을 가질 수 있다. 상기 반도체 패턴(42)은 상기 워드라인들(WL) 역할을 할 수 있는 게이트 전극들(70) 보다 낮은 레벨에 배치될 수 있다. 상기 반도체 패턴(42)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 예를 들어, 상기 반도체 패턴(42)은 단결정 실리콘으로 형성될 수 있다.
상기 코어 패턴(50)은 상기 반도체 패턴(42) 상에 배치될 수 있으며, 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(52)은 상기 코어 패턴(50) 상에 배치될 수 있다. 상기 패드 패턴(52)은 N형의 도전형을 가질 수 있으며, 트랜지스터의 드레인 단자일 수 있다. 상기 패드 패턴(52)은 폴리 실리콘으로 형성될 수 있다. 상기 패드(52)는 상기 스트링 선택 라인(SSL) 역할을 할 수 있는 최상위의 게이트 전극(70) 보다 높은 레벨에 배치될 수 있다.
상기 반도체 층(48)은 상기 코어 패턴(50)의 측면 및 바닥면을 덮을 수 있다. 상기 코어 패턴(50) 및 상기 반도체 층(48)은 상기 스트링 선택 라인(SSL) 및 상기 워드 라인들(W)을 관통할 수 있다. 상기 반도체 층(48)은 상기 반도체 패턴(42)과 접촉할 수 있다. 상기 반도체 층(48)은 채널 층으로 명명될 수도 있다. 상기 반도체 층(48)은 폴리 실리콘 층으로 형성될 수 있다. 상기 반도체 층(48)은 상기 패드 패턴(52)의 측면 상으로 연장될 수 있다.
상기 제1 유전체 층(46)은 상기 반도체 층(48)의 외측면 상에 배치될 수 있다. 상기 정보 저장 층(44)은 상기 제1 유전체 층(46)과 상기 반도체 층(48) 사이에 개재될 수 있다. 상기 게이트 전극들(70)의 상/하부면들에 배치되면서 상기 채널 구조체들(40C)과 상기 게이트 전극들(70) 사이로 연장되는 제2 유전체 층(72)이 배치될 수 있다.
상기 제1 유전체 층(46)은 터널 유전체일 수 있다. 상기 제1 유전체 층(46)은 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 정보 저장 층(44)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 정보 저장 층(44)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 반도체 층(48)으로부터 상기 제1 유전체 층(46)를 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(44) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제2 유전체 층(72)은 고유전체(e.g., AlO 등)를 포함하도록 형성될 수 있다. 상기 제2 유전체 층(72)는 블로킹 유전체일 수 있다.
각각의 상기 게이트 전극들(70)은 제1 도전성 층(76) 및 제2 도전성 층(78)을 포함할 수 있다. 상기 제1 도전성 층(76)은 상기 제2 도전성 층(78)의 상부면 및 하부면을 덮으면서 상기 제2 도전성 층(70)과 상기 채널 구조체(40C) 사이로 연장될 수 있다.
상기 게이트 전극들(70)의 상기 패드 부분들(70p) 및 상기 게이트 콘택 플러그들(86)에 대하여 도 9 및 도 10을 참조하여 설명하기로 한다. 도 9는 도 7a의 "C"로 표시된 부분을 확대한 부분 확대도이고, 도 10은 도 7b의 "D"로 표시된 부분을 확대한 부분 확대도이다.
도 9 및 도 10을 참조하면, 도 6에서 설명한 바와 같이, 각각의 상기 패드 부분들(70p)은 상기 제1 방향(X)에 위치하는 제1 측(70x) 및 상기 제2 방향(Y)에 위치하는 제2 측(70y)을 가질 수 있다. 또한, 앞에서 설명한 바와 같이 상기 패드 부분들(70p)은 상기 게이트 전극들(70) 보다 두께가 증가된 부분들일 수 있다.
상기 게이트 콘택 플러그들(86)은 상기 패드 부분들(70p)의 상부면과 접촉하면서 상기 패드 부분들(70p) 내부로 연장될 수 있다. 상기 게이트 콘택 플러그들(86)은 배리어 층(88a) 및 플러그 층(88b)을 포함할 수 있다. 상기 배리어 층(88a)은 필라 모양의 상기 플러그 층(88b)의 측면 및 바닥면을 둘러싸도록 배치될 수 있다. 상기 배리어 층(88a)은 금속 질화물(e.g., TiN 등)을 포함할 수 있고, 상기 플러그 층(88b)은 금속 물질(e.g., W 등)을 포함할 수 있다.
상기 게이트 콘택 플러그들(86)은 상기 패드 부분들(70p)의 상기 제1 도전성 층(76)을 관통하면서 상기 제2 도전성 층(78)의 내부로 연장될 수 있다. 상기 제1 도전성 층(76)은 배리어 금속 물질(e.g., TiN 등)로 형성될 수 있고, 상기 제2 도전성 층(78)은 상기 제1 도전성 층(76) 보다 전기적 특성이 우수한 금속 물질(e.g., W 등)로 형성될 수 있다. 따라서, 상기 게이트 콘택 플러그들(86)을 상기 제2 도전성 층(78)과 직접적으로 접촉시킬 수 있고, 상기 게이트 콘택 플러그들(86)과 상기 제2 도전성 층(78) 사이의 접촉 면적을 증가시킬 수 있기 때문에, 상기 게이트 콘택 플러그들(86)과 상기 패드 부분들(70p) 사이의 저항을 낮출 수 있다. 따라서, 본 발명의 실시예들에 따르면, 저항 특성이 개선된 3차원 반도체 소자를 제공할 수 있다. 또한, 두께가 증가된 상기 패드 부분들(70p)은 상기 게이트 콘택 플러그들(86)과 안정적인 접촉을 형성할 수 있기 때문에, 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자의 신뢰성 및 내구성을 향상시킬 수 있다.
앞에서 설명한 바와 같이, 각각의 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb) 및 상기 셀 보조 분리 패턴(ASc)은 상기 코어 부분(62) 및 상기 코어 부분(62)의 측면을 덮는 상기 스페이서 부분(60)을 포함할 수 있다. 이와 같은 상기 코어 부분(62) 및 상기 스페이서 부분(60)과 함께 상기 스페이서 부분(60)에 인접하는 상기 게이트 전극들(70) 및 상기 층간 절연 층들(12)에 대하여 도 10을 다시 참조하여 설명하기로 한다.
도 10을 참조하면, 상기 스페이서 부분(60)은 상기 게이트 전극들(70)을 향하는 방향으로 돌출될 수 있다. 상기 제2 방향(Y)에서, 상기 게이트 전극들(70)의 끝 부분들은 상기 층간 절연 층들(12) 보다 리세스될 수 있다. 따라서, 상기 주 분리 패턴들(MS), 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb) 및 상기 셀 보조 분리 패턴(ASc) 중에서 서로 인접하는 두 개의 분리 패턴들 사이에서, 상기 게이트 전극들(70)의 폭은 상기 층간 절연 층들(12)의 폭 보다 작을 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb) 사이에 위치하며 상기 버퍼 라인(BUL) 하부에 위치하는 게이트 전극들(70) 중에서, 노출되는 게이트 전극의 부분 또는 최상위의 게이트 전극의 부분은 상기 패드 부분들(70p)일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 게이트 전극들(70) 중 몇몇은 돌출부들을 포함할 수 있고, 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb) 사이에 위치하며 상기 버퍼 라인(BUL) 하부에 위치하는 게이트 전극들(70) 중에서, 최상위의 게이트 전극의 부분은 상기 게이트 전극들(70)의 상기 돌출부들일 수 있다. 이러한 상기 게이트 전극들(70)의 상기 돌출부들에 대하여 도 11 내지 도 14c를 참조하여 설명하기로 한다. 도 11은 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이고, 도 12는 도 11의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13은 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 분해 사시도이고, 도 14a는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일 예를 나타낸 부분 확대도이고, 도 14b는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 변형 예를 나타낸 부분 확대도이고, 도 14c는 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 다른 변형 예를 나타낸 부분 확대도이다. 도 11 내지 도 14c에서, 상기 게이트 전극들(70)의 상기 돌출부들을 제외한 나머지 구성요소들은 도 1 내지 도 10에서 설명한 것과 동일하므로 도 1 내지 도 10에서 설명한 내용은 생략하기로 한다. 따라서, 도 11 내지 도 14c에서 별도의 설명이 없는 구성요소들은 도 1 내지 도 10에서 설명한 내용으로 이해될 수 있다.
우선, 도 11 및 도 12를 참조하면, 상기 게이트 전극들(70) 중 몇몇은 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)과 접촉하는 돌출부들(74)을 가질 수 있다. 예를 들어, 도 5에서 설명한 것과 같은 상기 게이트 적층 그룹들(SG)을 구성하는 게이트 전극들(70)은 상기 돌출부들(74)을 가질 수 있다. 상기 게이트 전극들(70)의 상기 돌출부들(74)은 상기 주 분리 패턴들(MS)과 이격될 수 있다.
앞에서 설명한 바와 같이, 상기 주 분리 패턴들(MS)은 상기 제1 주 분리 패턴(MS1) 및 상기 제2 주 분리 패턴들(MS2)을 포함할 수 있다. 그리고, 상기 게이트 적층 그룹들(SG)을 구성할 수 있는 상기 게이트 전극들(70)에서, 상기 게이트 전극들(70)의 상기 패드 부분들(70p)은 상기 제1 주 분리 패턴(MS1)으로부터 상기 제2 주 분리 패턴들(MS2)을 향하는 방향으로 낮아지는 계단 모양으로 배열될 수 있다.
서로 인접하는 두 개의 주 분리 패턴들(MS) 사이에 위치하는 상기 게이트 적층 그룹들(SG)을 구성하는 상기 게이트 전극들(70)의 상기 돌출부들(74)은 상기 두 개의 주 분리 패턴들(MS) 사이에 위치하는 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)과 접촉할 수 있다. 이와 같은 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)과 접촉하는 상기 게이트 전극들(70)의 상기 돌출부들(74)은 상기 제2 주 분리 패턴들(MS2)과 마주보는 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)의 측면들과 접촉할 수 있고, 상기 게이트 전극들(70)의 상기 패드 부분들(70p)은 상기 제1 주 분리 패턴(MS1)과 마주보는 상기 제1 및 제2 보조 분리 패턴들(ASa, ASb)의 측면들과 접촉할 수 있다.
상기 게이트 적층 그룹들(SG) 중 어느 하나의 게이트 적층 그룹(SG)을 구성하는 게이트 전극들(70)에 대하여 도 13을 참조하기로 한다. 도 13에서의 게이트 전극들(70)은 도 6에서 설명한 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d)을 기반으로하여 설명하기로 한다.
도 13을 참조하면, 도 6에서 설명한 바와 같이, 하나의 게이트 적층 그룹(SG)은 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d)을 포함할 수 있다. 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d) 중에서, 최하위의 상기 제1 게이트 전극(70a)은 상기 돌출부들(74)을 갖지 않고, 상기 제1 게이트 전극(70a) 상의 상기 제2 내지 제4 게이트 전극들(70b, 70c, 70d)은 상기 돌출부들(74)을 가질 수 있다.
상기 게이트 적층 그룹(SG)을 구성하는 상기 제1 내지 제4 게이트 전극들(70a, 70b, 70c, 70d) 중 최상위의 제4 게이트 전극(70d)은 상기 제4 게이트 연장 부분(83b)의 끝 부분에 형성되는 상기 제4 패드 부분(70pd) 및 상기 제3 게이트 연장 부분(83a)의 일부로부터 상기 제1 방향(X)으로 연장되어 형성되는 돌출부(74d)를 포함할 수 있다.
상기 제3 게이트 전극(70c)은 상기 제3 게이트 연장 부분(83a)의 끝 부분에 형성되는 상기 제3 패드 부분(70pc) 및 상기 제2 게이트 연장 부분(82b)의 일부로부터 연장된 돌출부(74c)를 포함할 수 있다.
상기 제2 게이트 전극(70b)은 상기 제2 게이트 연장 부분(82b)의 끝 부분에 형성되는 상기 제2 패드 부분(70pb) 및 상기 제1 게이트 연장 부분(82a)의 일부로부터 연장된 돌출부(74b)를 포함할 수 있다.
따라서, 상기 돌출부들(74b, 74c, 74d)은 상기 제2 내지 제4 게이트 전극들(70b, 70c, 70d)의 상기 패드 부분들(70pb, 70pc, 70pd)과 이격되고 상기 제2 내지 제4 게이트 전극들(70b, 70c, 70d)과는 연결될 수 있다.
상기 돌출부들(74b, 74c, 74d)과 상기 패드 부분들(70pb, 70pc, 70pd)에서, 상기 제1 방향(X)의 폭은 서로 동일할 수 있다. 즉, 상기 돌출부들(74b, 74c, 74d)의 상기 제1 방향(X)으로의 폭과 상기 패드 부분들(70pb, 70pc, 70pd)의 상기 제1 방향(X)으로의 폭은 서로 동일할 수 있다. 상기 돌출부들(74b, 74c, 74d)과 상기 패드 부분들(70pb, 70pc, 70pd)에서, 상기 제2 방향(Y)의 폭은 서로 다를 수 있다. 예를 들어, 상기 패드 부분들(70pb, 70pc, 70pd)의 상기 제2 방향(Y)으로의 폭은 상기 돌출부들(74b, 74c, 74d)의 상기 제2 방향(Y)으로의 폭 보다 클 수 있다. 상기 제2 내지 제4 게이트 전극들(70b, 70c, 70d)에서, 각각의 상기 돌출부들(74b, 74c, 74d)은 상기 제1 방향(X)으로 갈수록 두께가 증가하는 부분을 포함할 수 있다. 상기 돌출부들(74b, 74c, 74d)과 수평 방향으로 인접하는 상기 패드 부분들(70pa, 70pb, 70pc)은 상기 제1 방향(X)으로 갈수록 두께가 증가하는 부분 및 상기 제1 방향(X)과 수직한 방향, 예를 들어 도 14a에서와 같이 상기 제2 방향(Y)으로 갈수록 두께가 증가하는 부분을 포함할 수 있다. 상기 제4 게이트 전극(70d)의 상기 패드 부분(70pd)은 상기 제1 방향(X)으로 갈수록 두께가 증가하는 부분을 포함하고 상기 제2 방향(Y)으로 갈수록 두께가 증가하는 부분을 포함하지 않을 수 있다.
상기 돌출부들(74)의 구성 물질 및 구조는 상기 돌출부들(74)의 상기 제2 방향(Y)으로의 폭의 크기에 따라 다양하게 변화할 수 있다. 이와 같은 돌출부들(74)의 다양한 예들에 대하여 도 14a, 도 14b 및 도 14c를 각각 참조하여 설명하기로 한다. 각각의 도 14a, 도 14b 및 도 14c는 도 12의 "E"로 표시된 부분을 나타낸 부분 확대도이다.
우선, 도 14a를 참조하면, 각각의 상기 돌출부들(74)은 상기 게이트 전극들(70) 및 상기 제2 유전체 층(72)으로 형성될 수 있다. 예를 들어, 각각의 상기 돌출부들(74)은 상기 제1 도전성 층(76), 상기 제2 도전성 층(78) 및 상기 제2 유전체 층(72)을 포함할 수 있다. 각각의 상기 돌출부들(74)의 상기 제1 도전성 층(76)은 상기 제2 도전성 층(78)의 하부면 및 상부면을 덮으면서 상기 제2 도전성 층(78)의 측면과 상기 캐핑 절연 구조체(INS) 사이로 연장될 수 있다. 각각의 상기 돌출부들(74)의 상기 제2 유전체 층(72)은 상기 제1 도전성 층(76)과 상기 캐핑 절연 구조체(INS) 사이에 개재되며 상기 제1 도전성 층(76)과 상기 층간 절연 층(12) 사이로 연장될 수 있다.
다음으로, 도 14b를 참조하면, 각각의 상기 돌출부들(74)은 상기 제1 도전성 층(46) 및 상기 제2 유전체 층(72)으로 형성될 수 있다. 상기 제2 유전체 층(72)은 상기 제1 도전성 층(76)과 상기 캐핑 절연 구조체(INS) 사이에 개재되며 상기 제1 도전성 층(76)과 상기 층간 절연 층(12) 사이로 연장될 수 있다.
다음으로, 도 14c를 참조하면, 각각의 상기 돌출부들(74)은 상기 제2 유전체 층(72)으로 형성될 수 있다. 상기 돌출부들(74)의 상기 제2 유전체 층들(72)은 상기 게이트 전극들(70)의 일부로부터 연장된 모양일 수 있다.
도 1 내지 도 14c를 참조하여 설명한 바와 같이, 본 발명의 일 실시예들에 따르면, 상기 게이트 적층 그룹들(SG) 중 최상위의 게이트 적층 그룹(SGa)은 상기 버퍼 라인(BUL)의 바로 아래 배치될 수 있다. 또한, 상기 접지 선택 라인(GSL)은 상기 게이트 적층 그룹들(SG) 중 최하위의 게이트 적층 그룹 내에 포함할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 게이트 적층 그룹들(SG) 중 최상위의 게이트 적층 그룹과 상기 버퍼 라인(BUL) 사이에 상부 더미 패턴들이 추가로 배치될 수 있고, 상기 최하위의 게이트 적층 그룹과 상기 기판(10) 사이에 하부 더미 패턴 및 접지 선택 라인이 배치될 수 있다. 이와 같은 더미 패턴들 및 접지 선택 라인이 배치된 예들에 대하여 도 15, 도 16a 및 도 16b를 참조하여 설명하기로 한다. 도 15는 본 발명의 기술적 사상의 변형 실시예에 따른 3차원 반도체 소자의 일부 구성요소를 개략적으로 나타낸 평면도이고, 도 16a는 도 15의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 16b는 도 15의 II-II'선을 따라 취해진 영역을 나타낸 단면도이다.
이하에서, 도 15, 도 16a 및 도 16b를 참조하여 도 11 내지 도 14a에서 설명한 내용을 기반으로 하여 추가적인 부분만을 보충하여 설명하기로 한다. 따라서, 도 1 내지 도 10에서 설명한 구성요소들에 대한 내용과 함께 도 11 내지 도 14a에서 설명한 구성요소들에 대한 내용 중에서 중복되는 내용은 생략하기로 한다. 따라서, 도 15, 도 16a 및 도 16b를 참조하여 설명하는 구성요소들 중에서 별도의 설명이 없는 구성요소는 도 1 내지 도 10 및 도 11 내지 도 14a에서 설명한 구성요소로 이해될 수 있다.
도 15, 도 16a 및 도 16b를 참조하면, 상기 게이트 적층 그룹들(SG) 중 최상위의 게이트 적층 그룹(SG_H) 상에 제1 상부 더미 패턴들(DMa) 및 제2 상부 더미 패턴들(DMb)이 배치될 수 있다. 상기 제1 상부 더미 패턴들(DMa)은 상기 제1 영역(A1)으로터 상기 제2 영역(A2)으로 연장될 수 있다. 상기 버퍼 라인(BUL)은 상기 제1 상부 더미 패턴들(DMa) 상에 배치될 수 있다.
상기 제2 상부 더미 패턴들(DMb)은 상기 기판(10)의 상기 제1 영역(A1)과 중첩하지 않고 상기 기판(10)의 상기 제2 영역(A2) 상에 배치될 수 있다. 상기 제2 상부 더미 패턴들(DMb)은 상기 제1 영역(A)과 중첩하는 게이트 전극들(70)과 이격될 수 있다.
상기 스트링 선택 라인(SSL)은 서로 다른 레벨에 위치하는 적어도 두 개의 층들로 이루어질 수 있다. 예를 들어, 상기 스트링 선택 라인(SSL)은 하부 스트링 선택 라인(SSL_L) 및 상기 하부 스트링 선택 라인(SSL_L) 상의 상부 스트링 선택 라인(SSL_H)을 포함할 수 있다. 상기 상부 스트링 선택 라인(SSL_H)은 두께가 증가된 패드 부분을 포함하지 않을 수 있고, 상기 하부 스트링 선택 라인(SSL_L)은 끝 부분에서 두께가 증가된 패드 부분(70s)을 포함할 수 있다. 따라서, 상기 상부 스트리인 선택 라인(SSL_H)은 일정한 두께로 형성될 수 있고, 상기 하부 스트링 선택 라인(SSL_L)은 끝 부분, 즉 패드 부분(70s)에서 두께가 증가된 모양으로 형성될 수 있다.
상기 하부 스트링 선택 라인(SSL_L) 및 상기 제1 상부 더미 패턴들(DMa)의 패드 부분들(70s, 70b1)은 상기 제1 영역(A1)으로부터 멀어지는 상기 제1 방향(X)으로 갈수록 높이가 낮아지는 계단 모양으로 배열될 수 있다. 상기 제2 상부 더미 패턴들(DMb)은 상기 제1 상부 더미 패턴들(DMa)을 마주보는 방향으로 낮아지는 계단 모양의 패드 부분들(70b2)를 가질 수 있다. 상기 하부 더미 패턴들(DMc)은 점차적으로 낮아지는 계단 모양의 패드 부분들(70b3)을 가질 수 있고, 상기 접지 선택 라인(GSL)은 최외측의 최하부에서 패드 부분(70g)을 가질 수 있다.
도 16b에서 "E"로 표시된 부분은 도 12에서 "E"로 표시된 부분과 동일한 구조일 수 있다. 따라서, 도 12에서 "E"로 표시된 부분에서의 상기 돌출부들(74)에 대하여 도 13, 도 14a, 도 14b 및 도 14c을 각각 참조하여 설명한 내용들은 도 16b에서의 "E"로 표시된 부분의 돌출부들(74)에도 동일하게 적용될 수 있다.
다음으로, 도 17을 참조하여 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자 형성 방법에 대하여 설명하기로 한다. 도 17은 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자의 형성 방법을 나타낸 공정 흐름도이다.
도 17을 참조하면, 교대로 반복적으로 적층된 층간 절연 층 및 희생 층을 포함하는 몰드 구조체를 형성할 수 있다. (S10) 제1 패터닝 공정을 진행하여 제1 계단을 형성할 수 있다. (S15) 제2 패터닝 공정을 진행하여 제2 계단을 형성할 수 있다. (S20) 상기 제1 및 제2 계단들은 서로 수직한 방향으로 낮아지는 모양일 수 있다. 상기 계단들의 끝 부분드의 희생 층들 상에 희생 패턴들을 형성할 수 있다. (S20) 캐핑 절연 층을 형성할 수 있다. (S30) 상기 캐핑 절연 층은 상기 몰드 구조체 및 상기 희생 패턴들을 덮을 수 있다. 채널 구조체들을 형성할 수 있다. (S35) 상기 채널 구조체들은 상기 몰드 구조체를 관통할 수 있다. 상기 몰드 구조체를 관통하며 상기 희생 층들 및 상기 희생 패턴들을 노출시키는 트렌치들을 형성할 수 있다. (S40) 상기 희생 층들 및 상기 희생 패턴들을 게이트들로 대체할 수 있다. (S45) 상기 트렌치들을 채우는 분리 패턴들을 형성할 수 있다. (S50) 연결 구조체들을 형성할 수 있다. (S55)
도 17을 참조하여 설명한 본 발명의 기술적 사상의 실시예들에 따른 3차원 반도체 소자 형성 방법의 예시적인 예에 대하여 도 11과 함께 도 18a 내지 도 22b를 참조하여 설명하기로 한다. 도 18a, 도 19a 및 도 21a은 도 11의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 18b, 도 19b, 및 도 21b은 도 11의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 20a 및 도 20b는 도 19a의 "F"로 표시된 영역을 확대한 부분 확대도들이고, 도 22a 및 도 22b는 도 21b의 "D"로 표시된 영역을 확대한 부분 확대도들이다.
우선, 도 11, 도 17, 도 18a 및 도 18b를 참조하면, 교대로 반복적으로 적층된 층간 절연 층(12) 및 희생 층(14)을 포함하는 몰드 구조체를 형성할 수 있다. (S10) 상기 몰드 구조체는 기판(10) 상에 형성될 수 있다. 상기 기판(10)은 반도체 기판일 수 있다. 상기 기판(10)은 제1 영역(A1) 및 제2 영역(A2)을 가질 수 있다. 상기 희생 층(14)은 실리콘 질화물로 형성될 수 있고, 상기 층간 절연 층(12)은 실리콘 산화물로 형성될 수 있다.
제1 패터닝 공정을 진행하여 제1 계단(S1a, S1b)을 형성할 수 있다. (S15) 제2 패터닝 공정을 진행하여 제2 계단(S2)을 형성할 수 있다. (S20) 상기 제1 및 제2 패터닝 공정들은 상기 몰드 구조체에 대하여 진행될 수 있다. 따라서, 상기 몰드 구조체는 서로 다른 방향으로 내려가는 계단 모양의 제1 계단(S1a, S1b) 및 제2 계단(S2)을 포함할 수 있다. 상기 제1 계단(S1a, S1b) 및 상기 제2 계단(S2)은 상기 반도체 기판(10)의 상기 제2 영역(A2) 상에 형성될 수 있다.
상기 제1 계단(S1a, S1b)은 어느 한 부분, 예를 들어 중간 부분에서 양 옆으로 내려가는 계단 모양으로 형성될 수 있다. 상기 제1 계단(S1a, S1b)은 제1 높이(H1)로 낮아지는 계단 모양일 수 있고, 상기 제2 계단(S2)은 상기 제1 높이(H1) 보다 큰 제2 높이(H2)로 낮아지는 계단 모양일 수 있다.
상기 몰드 구조체의 상부 영역에 상부 계단(US)을 형성할 수 있다. 상기 상부 계단(US)은 스트링 선택 라인(도 5, 도 7a 및 도 7b의 SSL) 및 버퍼 라인(도 5 및 도 7a의 BUL)의 계단일 수 있다. 상기 제1 및 제2 계단들(S1a, S1b, S2)은 상기 게이트 적층 그룹들(도 5, 도 7a 및 도 7b의 SG)의 계단들일 수 있다.
일 예에서, 상기 상부 계단(US)을 형성한 후에, 상기 상부 계단(US) 하부에 위치하는 층간 절연 층들(12) 및 희생 층들(14)을 패터닝하여 상기 기판(10)의 상기 제2 영역(A2) 상에서 상기 제1 및 제2 계단들(S1a, S1b, S2)을 형성할 수 있다. 이와 같은 패터닝 공정들은 포토레지스트 패턴들을 이용하여 진행할 수 있다. 예를 들어, 포토레지스트 패턴을 형성한 후에, 상기 포토레지트 패턴 하부의 상기 몰드 구조체의 일부를 식각하고, 상기 포토레지스트 패턴의 크기를 줄이고, 크기가 감소된 포토레지스트 패턴을 이용하여 상기 몰드 구조체의 일부를 식각하는 것을 반복 진행하는 방법을 이용하여 상기 계단들(S1a, S1b, S2, US)을 형성할 수 있다.
일 예에서, 상기 계단들(S1a, S1b, S2, US)에서 상기 층간 절연 층들(12)이 노출될 수 있다.
도 11, 도 17, 도 19a 및 도 19b를 참조하면, 상기 계단들(S1a, S1b, S2, US)에서, 상기 층간 절연 층들(12)의 노출된 부분들을 제거할 수 있다. 따라서, 상기 계단들(S1a, S1b, S2, US)에서, 상기 희생 층들(14)이 노출될 수 있다.
다음으로, 상기 계단들(S1a, S1b, S2, US)의 노출된 희생 층들(14) 상에 희생 패턴들을 형성할 수 있다. (S25) 상기 희생 패턴들을 형성하는 방법의 예시적인 예에 대하여 도 20a 및 도 20b를 참조하여 설명하기로 한다.
도 11, 도 17, 도 19a 및 도 19b과 함께 도 20a를 참조하면, 상기 계단들(S1a, S1b, S2, US)을 갖는 기판 상에 희생 절연 층(20)을 형성할 수 있다. 상기 희생 절연 층(20)은 상기 희생 층들(14)과 동일한 또는 유사한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 희생 절연 층(20)은 실리콘 질화물로 형성될 수 있다. 상기 희생 절연 층(20)은 상기 계단들(S1a, S1b, S2, US)의 측면에 증착되는 두께가 상기 계단들(S1a, S1b, S2, US)의 상면에 증착되는 두께 보다 얇도록 형성될 수 있다.
도 11, 도 17, 도 19a 및 도 19b과 함께 도 20b를 참조하면, 상기 희생 절연 층(도 20a의 20)을 부분 식각하여 희생 패턴들(20a)을 형성할 수 있다. 상기 희생 패턴들(20a)은 상기 희생 층들(14)의 노출된 부분들, 예를 들어 계단 구조의 상면에 형성될 수 있다. 상기 희생 절연 층(도 20a의 20)을 부분 식각하는 것은 상기 희생 절연 층(도 20a의 20)을 등방성 식각하는 것을 포함할 수 있다. 따라서, 상기 희생 절연 층(도 20a의 20)에서, 계단 구조의 측면에 위치하는 상대적으로 두께가 얇은 상기 희생 절연 층(도 20a의 20)이 먼저 제거되고, 계단 구조의 상면에 위치하는 상대적으로 두꺼운 상기 희생 절연 층(도 20a의 20)은 잔존하여 상기 희생 패턴들(20a)로 형성될 수 있다.
도 11, 도 17, 도 21a 및 도 21b를 참조하면, 제1 캐핑 절연 층(30)을 형성할 수 있다. 상기 제1 캐핑 절연 층(30)은 상기 희생 패턴들(20a)을 갖는 기판 상에 형성될 수 있다. 일 예에서, 상기 희생 층들(14) 중 최상위의 희생 층을 제거할 수 있다. 그렇지만, 최상위의 희생 층을 제거하는 것을 생략할 수도 있다.
상기 제1 캐핑 절연 층(30) 및 상기 몰드 구조체를 덮는 제2 캐핑 절연 층(35)을 형성할 수 있다.
상기 기판(10)의 상기 제1 영역(A1) 상에 채널 구조체들(40C)을 형성할 수 있다. 상기 채널 구조체들(40C)은 상기 기판(10)의 표면으로부터 수직한 상기 제3 방향(Z)으로 연장될 수 있다. 상기 채널 구조체들(40C)은 상기 몰드 구조체의 상기 층간 절연 층들(12), 상기 희생 층들(14) 및 상기 제2 캐핑 절연 층(35)을 관통하는 채널 홀들(40H) 내에 형성될 수 있다. 상기 채널 구조체들(40C)을 형성하는 것은 상기 채널 홀들(40H)에 의해 노출되는 상기 기판(10) 상에 반도체 패턴들을 형성하고, 상기 반도체 패턴들 상의 상기 채널 홀들(40H)의 측벽들 상에 정보 저장 층 및 제1 유전체 층을 형성하고, 상기 채널 홀들(40H)을 콘포멀하게 덮는 반도체 층을 형성하고, 상기 반도체 층 상에 상기 채널 홀들(40H)을 부분적으로 채우는 코어 패턴들을 형성하고, 상기 코어 패턴들 상에 상기 채널 홀들(40H)의 나머지 부분들을 채우는 패드 패턴들을 형성하는 것을 포함할 수 있다. 따라서, 도 8에서 설명한 것과 같은 구조의 채널 구조체들(40C)이 형성될 수 있다. 상기 제2 캐핑 절연 층(35) 상에 상기 채널 구조체들(40C)을 덮는 제3 캐핑 절연 층(53)을 형성할 수 있다.
상기 제2 및 제3 캐핑 절연 층들(35, 53)을 관통하면서 상기 몰드 구조체를 관통하고 상기 희생 층들(14) 및 상기 희생 패턴들(20a)을 노출시키는 트렌치들을 형성할 수 있다. (S40) 상기 트렌치들은 도 11에서 설명한 상기 주 분리 패턴들(MS), 및 상기 보조 분리 패턴들(ASa, ASb, ASc)을 형성하기 위한 것으로써, 도 11에서 설명한 상기 주 분리 패턴들(MS), 및 상기 보조 분리 패턴들(ASa, ASb, ASc)과 동일한 위치에 형성될 수 있다.
상기 트렌치들은 주 분리 트렌치들(55M) 및 상기 주 분리 트렌치들(55M) 사이의 보조 분리 트렌치들(55Ab, 55Aa)을 포함할 수 있다.
상기 주 분리 트렌치들(55M)은 제1 주 분리 트렌치(55M1) 및 제2 주 분리 트렌치들(55M2)을 포함할 수 있다. 상기 제1 주 분리 트렌치(55M1)는 상기 제2 주 분리 트렌치들(55M2) 사이에 배치될 수 있다. 상기 보조 분리 트렌치들(55Ab, 55Aa)은 제1 주 분리 트렌치(55M1) 및 상기 제2 주 분리 트렌치(55M2) 사이에 배치되는 제1 보조 분리 트렌치(55Aa), 및 상기 제1 보조 분리 트렌치(55Aa)와 상기 제1 및 제2 주 분리 트렌치들(55M1, 55M2) 사이에 배치되는 제2 보조 분리 트렌치들(55Ab)을 포함할 수 있다.
상기 트렌치들(55M, 55Ab, 55Aa)은 상기 희생 층들(14) 및 상기 희생 패턴들(20a)를 노출시킬 수 있다.
상기 트렌치들(55M, 55Ab, 55Aa)에 의하여 상기 희생 패턴들(20a)의 일부가 절단되면서 상기 희생 패턴들(20a)이 노출될 수 있다. 이와 같이 상기 희생 패턴들(20a)의 일부가 절단되는 예에 대하여, 도 22a를 참조하여 설명하기로 한다.
도 22a를 참조하면, 상기 트렌치들(55M, 55Ab, 55Aa)은 상기 희생 패턴들(20a)을 가로지르면서 절단할 수 있다. 상기 트렌치들(55M, 55Ab, 55Aa)에 의하여 상기 희생 패턴들(20a)의 일부(20c) 및 상기 희생 층들(14)의 일부(14c)가 제거되면서 상기 희생 패턴들(20a) 및 상기 희생 층들(14)이 노출될 수 있다.
상기 트렌치들(55M, 55Ab, 55Aa)에 의해 분리된 희생 패턴들(20a) 중 일부(20a)는 접촉하고 있는 하부의 희생 층(14)과 함께 희생 패드 부분(14p)을 형성할 수 있고, 상기 트렌치들(55M, 55Ab, 55Aa)에 의해 분리된 희생 패턴들(20a) 중 나머지(20a)는 접촉하고 있는 하부의 희생 층(14)과 함께 희생 돌출 부분(14pr)을 형성할 수 있다.
도 21a, 도 21b 및 도 22a와 함께, 도 11, 도 12, 도 14a 및 도 17을 참조하면, 상기 희생 층들(14) 및 상기 희생 패턴들(20a)을 게이트들로 대체할 수 있다. 예를 들어, 상기 희생 층들(14) 및 상기 희생 패턴들(20a)을 게이트들로 대체하는 것은 상기 트렌치들(55M, 55Ab, 55Aa)에 의해 노출된 상기 희생 층들(14) 및 상기 희생 패턴들(20a)을 선택적으로 제거하여 빈 공간들을 형성하고, 상기 빈 공간들을 채우면서 상기 트렌치들(55M, 55Ab, 55Aa)의 측벽들을 덮는 제2 유전체 층(72) 및 게이트 전극들(70)을 차례로 형성하고, 상기 트렌치들(55M, 55Ab, 55Aa) 내에 위치하는 상기 제2 유전체 층(72) 및 게이트 전극들(70)을 식각하는 것을 포함할 수 있다. 상기 제2 유전체 층(72) 및 상기 게이트 전극들(70)은 식각되어 상기 빈 공간들 내에 잔존할 수 있다. 일 예에서, 상기 게이트 전극들(70)은 상기 층간 절연 층들(12) 보다 작은 폭을 갖도록 식각될 수 있다.
일 예에서, 상기 희생 패드 부분(14p)은 도 14a에서와 같은 상기 게이트 전극들(70)의 상기 패드 부분들(70p) 및 상기 패드 부분들(70p)과 접촉하는 상기 제2 유전체 층(72)으로 대체될 수 있다.
일 예에서, 상기 희생 돌출 부분(14pr)은 도 14a에서 설명한 것과 같은 상기 게이트 전극들(70)의 상기 돌출 부들(74)로 대체될 수 있다.
상기 희생 돌출 부분(14pr)의 상기 제2 방향(Y)으로의 폭(L)의 크기는 3차원 반도체 소자를 형성하기 위한 반도체 공정에서 요구되는 공정 마진에 따라 결정될 수 있다. 예를 들어, 상기 희생 돌출 부분(14pr)의 상기 제2 방향(Y)으로의 폭(L)이 감소되면 상기 상기 희생 돌출 부분(14pr)은 도 14b에서 설명한 것과 같은 상기 게이트 전극들(70)의 상기 돌출 부들(74)로 대체될 수 있고, 상기 희생 돌출 부분(14pr)의 상기 제2 방향(Y)으로의 폭(L)이 더욱 감소되면 상기 상기 희생 돌출 부분(14pr)은 도 14c에서 설명한 것과 같은 상기 게이트 전극들(70)의 상기 돌출 부들(74)로 대체될 수 있다.
변형 실시예에서, 도 22b에서와 같이 상기 트렌치들(55Ab, 55Aa)은 상기 희생 돌출 부분(14pr)이 형성되지 않도록 상기 제2 방향(Y)으로의 상기 희생 패드 부분(14p)의 끝 부분)을 절단할 수 있다. 이와 같이 형성된 희생 패드 부분(14p)은 도 10에서 설명한 것과 같은 상기 게이트 전극들(70)의 상기 패드 부분들(70p) 및 상기 패드 부분들(70p)과 접촉하는 상기 제2 유전체 층(72)으로 대체될 수 있다.
다시, 도 11, 도 12, 도 14a 및 도 17을 참조하면, 상기 트렌치들(55M, 55Ab, 55Aa)에 의해 노출된 상기 기판(10) 내에 불순물 영역들(58)을 형성할 수 있다. 상기 트렌치들(55M, 55Ab, 55Aa)을 채우는 분리 패턴들(MS, ASb, ASa, ASc)을 형성할 수 있다. 상기 분리 패턴들(MS, ASb, ASa, ASc)을 형성하는 것은 상기 트렌치들(55M, 55Ab, 55Aa)의 측벽들 상에 스페이서 부분들(60)을 형성하고, 상기 트렌치들(55M, 55Ab, 55Aa)을 채우는 코어 부분들(62)을 형성하는 것을 포함할 수 있다. 상기 스페이서 부분들(60)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 코어 부분들(62)은 텅스텐 또는 폴리 실리콘 등과 같은 도전성 물질로 형성될 수 있다. 상기 불순물 영역들(58)은 상기 스페이서 부분들(60)을 형성한 후에 이온 주입 공정을 진행하여 형성할 수 있다. 따라서, 도 11, 도 12 및 도 14a에서 설명한 것과 동일한 상기 분리 패턴들(MS, ASb, ASa, ASc)이 형성될 수 있다.
이어서, 연결 구조체를 형성할 수 있다. (S65) 상기 연결 구조체를 형성하는 것은 3차원 반도체 소자의 구조에서 설명한 것과 같이 상기 채널 구조체들(40C) 상에 비트라인 콘택 플러그들(87)을 형성하고, 상기 패드 부분들(70s, 70b, 70p) 상에 콘택 플러그들(86)을 형성하고, 상기 플러그들(87, 86) 상에 비트라인들(BL) 및 배선들(92)을 형성하는 것을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10 : 기판 12 : 층간 절연 층
14 : 희생 층 20a : 희생 패턴
40C : 채널 구조체 40H : 채널 홀
42 : 반도체 패턴 44 : 정보 저장 층
46 :제1 유전체 층 48 : 반도체 층
52 : 패드 패턴 50 : 코어 패턴
58 : 불순물 영역 60 : 코어 부분
62 : 스페이서 부분 70 : 게이트 전극들
70p : 패드 부분 72 : 제2 유전체 층
74 : 돌출부 76 : 제1 도전성 층
78 : 제2 도전성 층 86 : 콘택 플러그
90 : 배선 BL : 비트라인
BLK : 메모리 블록 WL : 워드라인
SSL : 스트링 선택 라인 GSL : 접지 선택 라인
SG : 게이트 적층 그룹 MS : 주 분리 패턴
ASa, ASb, ASc : 보조 분리 패턴

Claims (20)

  1. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판의 상기 제1 영역 상에서 수직 방향으로 차례로 적층되고, 상기 기판의 표면과 평행한 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 각각의 상기 제1 및 제2 게이트 전극들은 상기 제1 영역 상에 위치하는 제1 셀 게이트 부분 및 상기 제1 셀 게이트 부분으로부터 상기 제1 방향으로 연장되는 제1 및 제2 게이트 연장 부분들을 포함하고, 상기 제1 및 제2 게이트 연장 부분들은 상기 기판의 상기 표면과 평행하며 상기 제1 방향과 수직한 제2 방향으로 서로 분리되고, 상기 제1 게이트 전극은 제1 패드 부분을 더 포함하고, 상기 제2 게이트 전극은 제2 패드 부분을 더 포함하고; 및
    상기 기판의 상기 제1 영역 상에 배치되며 상기 제1 및 제2 게이트 전극들을 관통하는 채널 구조체들을 포함하되,
    상기 제1 게이트 전극의 상기 제1 패드 부분은 상기 제1 게이트 전극의 상기 제1 게이트 연장 부분의 끝 부분에 배치되고, 상기 제1 게이트 전극의 상기 제1 패드 부분은 상기 제1 게이트 연장 부분의 두께 보다 큰 두께를 갖고,
    상기 제2 게이트 전극의 상기 제2 패드 부분은 상기 제2 게이트 전극의 상기 제2 게이트 연장 부분의 끝 부분에 배치되고, 상기 제2 게이트 전극의 상기 제2 패드 부분은 상기 제2 게이트 연장 부분의 두께 보다 큰 두께를 갖고,
    상기 제2 게이트 전극은 상기 제2 게이트 전극의 상기 제1 게이트 연장 부분의 끝 부분에 배치되는 돌출 부를 더 포함하고,
    상기 제2 게이트 전극의 상기 돌출 부는 상기 제1 게이트 연장 부분 보다 큰 두께를 갖고,
    상기 제2 게이트 전극의 상기 돌출 부의 상기 제2 방향의 폭은 상기 제2 패드 부분의 상기 제2 방향의 폭과 다른 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 게이트 전극의 상기 제2 패드 부분과 상기 제2 게이트 전극의 상기 돌출 부는 서로 동일한 최대 두께를 갖는 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 게이트 전극의 상기 제2 패드 부분의 상기 제2 방향의 폭은 상기 제2 게이트 전극의 상기 돌출 부의 상기 제2 방향의 폭 보다 큰 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    상기 수직 방향에서, 상기 제2 게이트 전극의 상기 돌출 부는 상기 제1 게이트 전극의 상기 제1 게이트 연장 부분과 중첩하는 3차원 반도체 소자.
  5. 제 1 항에 있어서,
    상기 수직 방향에서, 상기 제2 패드 부분은 상기 제1 패드 부분과 중첩하지 않는 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    각각의 상기 제1 및 제2 게이트 전극들은 상기 제1 영역 상에 위치하며 상기 제1 셀 게이트 부분과 이격된 제2 셀 게이트 부분, 상기 제2 셀 게이트 부분으로부터 상기 제1 방향으로 연장되는 제3 게이트 연장 부분 및 제4 게이트 연장 부분, 및 상기 제1 및 제2 셀 게이트 부분들 및 상기 제1 내지 제4 게이트 연장 부분들을 연결하는 게이트 연결 부분을 포함하되,
    상기 제1 내지 제4 게이트 연장 부분들은 상기 기판의 표면과 평행하며 상기 제2 방향으로 차례로 배열되는 3차원 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 게이트 전극 상의 제3 게이트 전극; 및
    상기 제3 게이트 전극 상의 제4 게이트 전극을 더 포함하되,
    각각의 상기 제1 내지 제4 게이트 전극들은 상기 제1 및 제2 셀 게이트 부분들, 상기 제1 내지 제4 게이트 연장 부분들, 및 상기 게이트 연결 부분을 포함하는 3차원 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제3 게이트 전극은 상기 제3 게이트 전극의 제3 게이트 연장 부분의 끝 부분에 배치되는 제3 패드 부분을 더 포함하고,
    상기 제3 패드 부분은 상기 제3 게이트 연장 부분의 두께 보다 큰 두께를 갖고,
    상기 제4 게이트 전극은 상기 제4 게이트 전극의 제4 게이트 연장 부분의 끝 부분에 배치되는 제4 패드 부분을 더 포함하고,
    상기 제4 패드 부분은 상기 제4 게이트 연장 부분의 두께 보다 큰 두께를 갖고,
    상기 수직 방향에서, 상기 제1 내지 제4 패드 부분들은 중첩하지 않는 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제3 게이트 전극은 상기 제3 게이트 전극의 제2 게이트 연장 부분의 끝 부분에 배치되는 돌출부를 포함하고,
    상기 제3 게이트 전극의 상기 돌출 부는 상기 제3 게이트 전극의 상기 제2 게이트 연장 부분의 두께 보다 큰 두께를 갖고,
    상기 제4 게이트 전극은 상기 제4 게이트 전극의 제3 게이트 연장 부분의 끝 부분에 배치되는 돌출부를 포함하고,
    상기 제4 게이트 전극의 상기 돌출 부는 상기 제4 게이트 전극의 상기 제3 게이트 연장 부분의 두께 보다 큰 두께를 갖는 3차원 반도체 소자.
  10. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판의 상기 제1 영역 상에서 수직 방향으로 차례로 적층되고, 상기 기판의 표면과 평행한 상기 제1 방향으로 연장되는 제1 게이트 전극 및 제2 게이트 전극, 각각의 상기 제1 및 제2 게이트 전극들은 상기 제1 영역 상에 위치하는 제1 셀 게이트 부분 및 상기 제1 셀 게이트 부분으로부터 상기 제1 방향으로 연장되는 제1 및 제2 게이트 연장 부분들을 포함하고, 상기 제1 및 제2 게이트 연장 부분들은 상기 기판의 상기 표면과 평행하며 상기 제1 방향과 수직한 제2 방향으로 서로 분리되고, 상기 제1 게이트 전극은 제1 패드 부분을 더 포함하고, 상기 제2 게이트 전극은 제2 패드 부분을 더 포함하고; 및
    상기 기판의 상기 제1 영역 상에 배치되며 상기 제1 및 제2 게이트 전극들을 관통하는 채널 구조체들을 포함하되,
    상기 제2 게이트 전극의 상기 제2 패드 부분은 상기 제2 게이트 전극의 상기 제2 게이트 연장 부분의 끝 부분에 배치되고,
    상기 제2 게이트 전극은 상기 제2 게이트 전극의 상기 제1 게이트 연장 부분의 끝 부분에 배치되는 돌출 부를 더 포함하고,
    상기 제2 게이트 전극의 상기 돌출 부는 상기 제1 방향으로 갈수록 두께가 증가하는 부분을 포함하고,
    각각의 상기 제1 및 제2 패드 부분들은 상기 제1 방향으로 갈수록 두께가 증가하는 부분 및 상기 제2 방향으로 갈수록 두께가 증가하는 부분을 포함하는 3차원 반도체 소자.
  11. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 배치되며 상기 기판의 상기 제1 영역 및 상기 제2 영역을 가로지르는 제1 및 제2 주 분리 패턴들(main separation patterns);
    상기 제1 및 제2 주 분리 패턴들 사이에 배치되며 게이트 적층 그룹들을 구성하는 게이트 전극들, 상기 게이트 전극들은 상기 기판의 상기 제1 영역 상에서 수직 방향으로 차례로 적층되며 상기 제1 영역으로부터 상기 제2 영역으로 연장되고;
    상기 기판의 상기 제2 영역 상에 배치되며 상기 제1 및 제2 주 분리 패턴들 사이에 배치되고, 상기 기판의 상기 제2 영역 상에 위치하는 상기 게이트 전극들을 관통하는 보조 분리 패턴; 및
    상기 기판의 상기 제1 영역 상에 배치되며 상기 게이트 전극들을 관통하는 채널 구조체들을 포함하되,
    상기 제1 방향은 상기 기판의 표면과 평행하고,
    상기 게이트 전극들 중 최상부의 게이트 전극 보다 낮은 레벨에 위치하는 게이트 전극들 중 적어도 하나는 게이트 연결 부, 제1 게이트 연장 부, 상기 제1 게이트 연장 부의 끝 부분에 배치되는 돌출 부, 제2 게이트 연장 부 및 상기 제2 게이트 연장 부의 끝 부분에 배치되는 패드 부분을 포함하고,
    상기 제1 게이트 연장 부 및 상기 제2 게이트 연장 부는 상기 게이트 연결 부로부터 상기 제1 방향으로 연장되며 상기 기판의 상기 표면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되고,
    상기 돌출 부 및 상기 패드 부분은 상기 제2 방향으로 서로 이격되고,
    각각의 상기 돌출 부 및 상기 패드 부분은 각각의 상기 제1 게이트 연장 부 및 상기 제2 게이트 연장 부의 두께 보다 큰 최대 두께를 갖고, 상기 돌출 부의 상기 제2 방향의 폭은 상기 패드 부분의 상기 제2 방향의 폭과 다르고,
    상기 제1 및 제2 주 분리 패턴들 및 상기 보조 분리 패턴은 서로 동일한 폭을 갖고,
    상기 돌출 부 및 상기 패드 부분은 상기 보조 분리 패턴과 접촉하는 3차원 반도체 소자.
  12. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 배치되며 상기 기판의 상기 제1 영역 및 상기 제2 영역을 가로지르는 제1 및 제2 주 분리 패턴들(main separation patterns);
    상기 제1 및 제2 주 분리 패턴들 사이에 배치되며 게이트 적층 그룹들을 구성하는 게이트 전극들, 상기 게이트 전극들은 상기 기판의 상기 제1 영역 상에서 수직 방향으로 차례로 적층되며 상기 제1 영역으로부터 상기 제2 영역으로 연장되고;
    상기 기판의 상기 제2 영역 상에 배치되며 상기 제1 및 제2 주 분리 패턴들 사이에 배치되고, 상기 기판의 상기 제2 영역 상에 위치하는 상기 게이트 전극들을 관통하는 보조 분리 패턴들; 및
    상기 기판의 상기 제1 영역 상에 배치되며 상기 게이트 전극들을 관통하는 채널 구조체들을 포함하되,
    상기 게이트 전극들은 하부 게이트 전극, 상기 하부 게이트 전극 상의 중간 게이트 전극들, 상기 중간 게이트 전극들 상의 상부 게이트 전극들을 포함하고,
    상기 중간 게이트 전극들은 상기 수직 방향으로 차례로 적층되는 제1 중간 게이트 전극, 제2 중간 게이트 전극, 제3 중간 게이트 전극 및 제4 중간 게이트 전극을 포함하고,
    각각의 상기 제1 내지 제4 중간 게이트 전극들은 셀 게이트 부분, 상기 셀 게이트 부분으로부터 상기 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 게이트 연장 부분들, 상기 게이트 연장 부분들 중 어느 하나의 게이트 연장 부분들의 끝 부분에 배치되는 패드 부분을 포함하고,
    상기 제1 방향 및 상기 제2 방향은 상기 기판의 표면과 평행하고,
    상기 제1 내지 제4 중간 게이트 전극들의 상기 패드 부분들은 상기 제1 주 분리 패턴에서 상기 제2 주 분리 패턴을 향하는 제2 방향으로 갈수록 제1 높이로 낮아지는 계단 모양으로 배열되고,
    상기 제2 내지 제4 중간 게이트 전극들 중 적어도 하나의 중간 게이트 전극은 상기 보조 분리 패턴들 중 어느 하나의 보조 분리 패턴에 의해 상기 패드 부분과 상기 제2 방향으로 이격되는 돌출 부를 더 포함하고,
    상기 패드 부분들 및 상기 돌출 부는 상기 셀 게이트 부분 및 상기 게이트 연장 부분들 보다 큰 두께를 갖고,
    상기 돌출 부의 상기 제2 방향의 폭은 상기 패드 부분의 상기 제2 방향의 폭과 다른 3차원 반도체 장치.
  13. 제 12 항에 있어서,
    상기 상부 게이트 전극들은 서로 동일한 높이 레벨에 위치하며 상기 제2 방향으로 서로 이격되는 스트링 선택 라인들이고,
    상기 제1 내지 제4 중간 게이트 전극들은 워드라인들이고,
    각각의 상기 워드라인들은 상기 제2 방향으로 서로 이격되는 상기 스트링 선택 라인들과 중첩하는 3차원 반도체 장치.
  14. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판;
    상기 기판 상에 배치되며 상기 기판의 상기 제1 영역 및 상기 제2 영역을 가로지르는 제1 및 제2 주 분리 패턴들(main separation patterns);
    상기 제1 및 제2 주 분리 패턴들 사이에 배치되며 게이트 적층 그룹들을 구성하는 게이트 전극들, 상기 게이트 전극들은 상기 기판의 상기 제1 영역 상에서 수직 방향으로 차례로 적층되며 상기 제1 영역으로부터 상기 제2 영역으로 연장되고;
    상기 기판의 상기 제2 영역 상에 배치되며 상기 제1 및 제2 주 분리 패턴들 사이에 배치되고, 상기 기판의 상기 제2 영역 상에 위치하는 상기 게이트 전극들을 관통하는 보조 분리 패턴들; 및
    상기 기판의 상기 제1 영역 상에 배치되며 상기 게이트 전극들을 관통하는 채널 구조체들을 포함하되,
    상기 게이트 전극들은 하부 게이트 전극, 상기 하부 게이트 전극 상의 중간 게이트 전극들, 상기 중간 게이트 전극들 상의 상부 게이트 전극들을 포함하고,
    각각의 상기 중간 게이트 전극들은 셀 게이트 부분, 상기 셀 게이트 부분으로부터 상기 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되는 게이트 연장 부분들, 상기 게이트 연장 부분들 중 어느 하나의 게이트 연장 부분들의 끝 부분에 배치되는 패드 부분을 포함하고,
    상기 제1 방향 및 상기 제2 방향은 상기 기판의 표면과 평행하고,
    상기 중간 게이트 전극들의 상기 패드 부분들은 상기 제1 주 분리 패턴에서 상기 제2 주 분리 패턴을 향하는 상기 제2 방향으로 갈수록 제1 높이로 낮아지고, 상기 제1 영역에서 상기 제2 영역을 향하는 상기 제1 방향으로 갈수록 상기 제1 높이 보다 큰 제2 높이로 낮아지는 계단 모양으로 배열되고,
    상기 중간 게이트 전극들 중 적어도 하나의 중간 게이트 전극은 상기 보조 분리 패턴들 중 어느 하나의 보조 분리 패턴에 의해 상기 패드 부분과 상기 제2 방향으로 이격되는 돌출 부를 더 포함하고,
    상기 돌출 부의 상기 제2 방향의 폭은 상기 패드 부분의 상기 제2 방향의 폭 보다 작은 3차원 반도체 장치.
  15. 제 14 항에 있어서,
    상기 패드 부분들 및 상기 돌출 부는 상기 셀 게이트 부분 및 상기 게이트 연장 부분들 보다 큰 두께를 갖는 3차원 반도체 장치.
  16. 제1 방향으로 서로 인접하는 제1 영역 및 제2 영역을 갖는 기판 상에 몰드 구조체를 형성하되, 상기 몰드 구조체는 교대로 반복적으로 적층된 층간 절연 층 및 희생 층을 포함하고,
    상기 몰드 구조체를 패터닝하여 상기 기판의 상기 제2 영역 상에 계단들을 형성하고,
    상기 계단들의 상면의 희생 층들과 접촉하는 희생 패턴들을 형성하고,
    상기 몰드 구조체를 관통하는 제1 및 제2 주 분리 트렌치들 및 상기 제1 및 제2 주 분리 트렌치들 사이의 적어도 하나의 보조 분리 트렌치를 형성하여 상기 몰드 구조체의 희생 층들 및 상기 희생 패턴들을 노출시키되, 상기 보조 분리 트렌치는 상기 계단들 중 일부를 관통하고, 상기 보조 분리 트렌치에 의해 관통되는 상기 계단들의 상기 희생 층들 및 상기 희생 패턴들은 상기 보조 분리 트렌치에 의해 서로 이격되는 희생 패드 부분들과 희생 돌출 부분들로 형성되고,
    상기 노출된 희생 층들 및 상기 희생 패턴들을 게이트들로 대체하되, 상기 게이트들은 상기 희생 패드 부분들을 대체하여 형성되는 패드 부분들 및 상기 희생 돌출 부분들을 대체하여 형성되는 돌출 부들을 포함하고, 평면에서, 각각의 상기 제1 및 제2 주 분리 트렌치들은 상기 제1 방향으로 연장되는 라인 모양이고,
    상기 돌출 부들 및 상기 패드 부분들은 서로 동일한 상기 제1 방향의 폭을 갖고,
    각각의 상기 돌출 부들의 제2 방향의 폭은 각각의 상기 패드 부분들의 상기 제2 방향의 폭 보다 작고,
    상기 제2 방향은 상기 기판의 표면과 평행하며 상기 제1 방향과 수직한 방향이고,
    상기 제1 및 제2 주 분리 트렌치들을 각각 채우는 제1 및 제2 주 분리 패턴들 및 상기 보조 분리 트렌치를 채우는 보조 분리 패턴을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  17. 제 16 항에 있어서,
    상기 계단들은 서로 수직한 방향으로 내려가는 제1 계단 및 제2 계단을 포함하되,
    상기 제2 계단은 상기 기판의 표면과 평행하며 상기 제1 영역에서 상기 제2 영역으로 향하는 제1 방향으로 낮아지는 계단 모양이고,
    상기 제1 계단은 상기 기판의 표면과 평행하며 상기 제1 방향과 수직한 제2 방향을 향하는 제2 방향으로 낮아지는 계단 모양인 반도체 소자 형성 방법.
  18. 제 17 항에 있어서,
    상기 제1 계단은 제1 높이로 낮아지는 계단 모양이고,
    상기 제2 계단은 제1 높이 보다 큰 제2 높이로 낮아지는 계단 모양인 반도체 소자 형성 방법.
  19. 삭제
  20. 삭제
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