KR20200057936A - 반도체 메모리 장치 및 그 형성방법 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 도전막 패턴들을 포함하는 적층체와, 상기 적층체의 적어도 일부를 관통하는 계단형 홈들에 마련되며 서로 다른 깊이로 함몰된 계단 구조들과, 상기 적층체를 관통하여 상기 기판에 연결되며 측벽에 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들을 구비하는 개구부를 포함할 수 있다.

Description

반도체 메모리 장치 및 그 형성방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치 및 그 형성방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 간소한 공정를 통해 제작 가능하며, 안정적인 구조 및 개선된 특성을 갖는 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 도전막 패턴들을 포함하는 적층체와, 상기 적층체의 적어도 일부를 관통하는 계단형 홈들에 마련되며 서로 다른 깊이로 함몰된 복수의 계단 구조들과, 상기 적층체를 관통하여 상기 기판에 연결되며 측벽에 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들을 구비하는 개구부를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판 상에 수직 방향으로 돌출된 복수의 채널막들, 상기 채널막들을 따라서 교대로 적층된 복수의 층간절연막들 및 복수의 도전막 패턴들을 포함하는 메모리 구조체와, 상기 기판 하부의 베이스층 상에 배치되며 로직 회로 및 상기 로직 회로에 전기적으로 연결된 하부 배선들을 포함하는 로직 구조체와, 상기 층간절연막들 및 상기 도전막 패턴들의 적어도 일부를 관통하는 계단형 홈들에 마련되며 서로 다른 깊이로 함몰된 계단 구조들과, 상기 수직 방향으로 상기 도전막 패턴들 및 상기 층간절연막들을 관통하여 상기 기판에 연결되며 각각 측벽에 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들을 갖는 복수의 개구부들과, 상기 개구부들에 채워진 절연막을 관통하여 상기 하부 배선들에 연결되는 컨택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법은, 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하여 예비 적층체를 형성하는 단계와, 상기 예비 적층체에 복수의 계단 구조들을 형성하는 단계와, 상기 계단 구조들이 서로 다른 깊이로 단계적으로 함몰되도록 상기 예비 적층체를 함몰 식각하는 단계를 포함하며, 상기 함몰 식각 단계에서 상기 계단 구조들 외측 개구부 형성 예정 부위의 예비 적층체를 함께 식각하여 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이의 스텝들을 구비하는 개구부를 형성하는 것을 특징으로 한다.
본 발명의 실시예들에 의하면, 반도체 메모리 장치를 제조함에 있어서 절차를 간소화하여 비용을 절감할 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 메모리 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 5는 본 발명의 일 실시예에 따른 계단 구조들 및 개구부를 설명하기 위한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 계단 구조들 및 개구부를 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 8 내지 도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도들이다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 20a 내지 도 20e는 본 빌명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 단면면들이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀(memory cell)들을 포함할 수 있다. 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)는 메모리 셀 어레이(110)의 동작을 제어하는 역할을 하는 것으로, 로직 회로로 통칭될 수 있다. 주변 회로(140)는 로직 회로에서 로우 디코더(120) 및 페이지 버퍼 회로(130)를 제외한 나머지 구성 요소를 의미할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn) 각각은, 도시하지 않았지만 비트 라인(BL)에 연결된 드레인 선택 트랜지스터, 소스 라인에 연결된 소스 선택 트랜지스터, 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 연결된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것은 아니다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압, 패스 전압 및 리드 전압을 전달할 수 있다. 동작 전압(V_X)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
이하의 설명에서, 제1 방향(FD) 및 제2 방향(SD)은 기판의 상부면과 평행하면서 서로 교차되는 두 방향을 나타낸다. 제1 방향(FD)은 워드 라인들의 신장 방향 또는 비트 라인들의 배열 방향에 해당할 수 있고, 제2 방향(SD)은 비트 라인들의 신장 방향 또는 워드 라인들의 배열 방향에 해당할 수 있다. 제1 방향(FD)과 제2 방향(SD)은 실질적으로 서로 수직하게 교차할 수 있다. 제3 방향(TD)은 기판(30)의 상부면에 수직한 방향으로, 수직 방향으로도 정의될 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 '제3 방향'과 실질적으로 동일한 의미로 사용할 것이다. 도면에서 화살표로 표시된 방향과 이의 반대 방향은 동일 방향을 나타낸다.
도 2는 본 발명의 실시 예들에 따른 반도체 장치의 메모리 스트링 구조를 나타내는 사시도이다.
도 2를 참조하면, 메모리 스트링은 스트레이트 타입의 채널막들(CH)을 포함할 수 있다.
채널막들(CH)은 기판(30)의 상부면으로부터 제3 방향(TD)으로 연장되며, 기판(30)과 비트 라인(BL) 사이에 연결될 수 있다. 채널막들(CH)은 기판(30)의 소스 영역에 연결될 수 있다. 채널막들(CH)은 제1 방향(FD) 및 제2 방향(SD)을 따라 매트릭스 형태로 배열될 수 있다.
채널막들(CH)은 제3 방향(TD)을 따라 서로 이격되어 적층된 도전막 패턴(41)으로 둘러싸인다. 도전막 패턴들(41)은 기판(30)과 비트 라인(BL) 사이에 배치된다. 도전막 패턴들(41)은 적어도 하나의 소스 선택 라인(SSL), 소스 선택 라인(SSL)상에 적층된 복수의 워드 라인들(WL), 및 워드 라인들(WL) 상에 적층된 적어도 하나의 드레인 선택 라인(DSL)을 포함할 수 있다. 도전막 패턴들(41)은 제1 슬릿(SI1)을 통해 분리될 수 있다. 드레인 선택 라인(DSL)은 제2 슬릿(SI2)을 통해 워드 라인들(WL) 및 소스 선택 라인(SSL)보다 작은 단위로 분리될 수 있다. 도전막 패턴들(41)은 제1 방향(FD)을 따라 연장될 수 있다.
도면에 도시하지 않았으나, 채널막들(CH)의 외벽은 터널 절연막, 데이터 저장막 및 블로킹 절연막을 포함하는 다층 메모리막으로 둘러싸인다. 도전막 패턴들(41) 각각은 다층 메모리막을 사이에 두고 채널막들(CH)을 감싼다. 상술한 구조에 따르면, 소스 선택 라인(SSL)과 채널막(CH)의 교차부에 소스 선택 트랜지스터가 형성되고, 워드 라인들(WL)과 채널막(CH)의 교차부들에 메모리 셀들이 형성되고, 드레인 선택 라인(DSL)과 채널막(CH)의 교차부에 드레인 선택 트랜지스터가 형성된다. 이로써, 채널막(CH)을 따라 직렬로 연결된 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터가 스트레이트 타입 메모리 스트링을 구성할 수 있다. 메모리 스트링은 비트 라인(BL)과 소스 라인(SL) 사이에 연결되어 3차원 메모리 소자를 구성할 수 있다.
비록, 도 2에 도시된 실시예에서는 메모리 스트링이 스트레이트 타입인 경우를 나타내 었으나, 이에 한정되는 것은 아니다. 도시하지 않았지만, 예를 들어 채널막은 U자 형태를 가질 수 있고, 소스 선택 트랜지스터, 메모리 셀들, 드레인 선택 트랜지스터가 U자형 채널막을 따라서 배치되어 U자형 메모리 스트링을 구성할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 3을 참조하면, 하부 기판(10) 상에 로직 구조체(20)가 배치되고, 로직 구조체(20) 상에 상부 기판(30)이 배치되고, 상부 기판(30) 상에 메모리 구조체(40)가 배치될 수 있다.
하부 기판(10)은 베이스층으로도 정의될 수 있고, 상부 기판(30)은 메모리 구조체(40)의 토대가 것으로 기판으로도 정의될 수 있다. 이하의 명세서에서, '베이스층'은 하부 기판과 실질적으로 동일한 의미로 사용하고, '기판'은 상부 기판과 실질적으로 동일한 의미로 사용할 것이다.
로직 구조체(20)는 로직 회로 및 로직 회로에 연결되는 하부 배선들을 포함할 수 있다. 로직 회로는 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변회로(140)를 포함할 수 있다. 메모리 구조체(40)는 도 1의 메모리 셀 어레이(110)를 포함할 수 있다. 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변회로(140)를 포함하는 로직 회로가 메모리 셀 어레이(110)의 하부에 배치될 수 있다. 즉, 반도체 메모리 장치(100)는 PUC(Peri Under Cell) 구조를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 배치를 나타내는 평면도이다.
도 4를 참조하면, 로직 구조체(도 3의 20)의 적어도 일부가 메모리 셀 어레이(110)와 제3 방향(TD)으로 중첩하여 배치될 수 있다. 도 4를 참조로 하여 설명되는 실시예에서는 로우 디코더(120) 및 페이지 버퍼 회로(130)가 메모리 셀 어레이(110)와 중첩하여 배치되는 경우를 나타내었다.
로우 디코더(도 1의 120)는 제1 서브 로우 디코더(120A) 및 제2 서브 로우 디코더(120B)로 분할하여 배치될 수 있고, 페이지 버퍼 회로(도 1의 130)는 제1 서브 페이지 버퍼 회로(130A) 및 제2 서브 페이지 버퍼 회로(130B)로 분할하여 배치될 수 있다.
제1, 제2 서브 로우 디코더(120A, 120B)는 워드 라인들의 배열 방향인 제2 방향(SD)을 따라서 연장되는 현상을 가지도록 배치될 수 있다. 제2 방향(SD)에서 제1 서브 디코더(120A)의 길이와 제2 서브 디코더(120B)의 길이의 합은 메모리 셀 어레이(110)의 제2 방향(SD) 길이와 실질적으로 동일할 수 있다.
제1, 제2 서브 페이지 버퍼 회로(130A, 130B)는 비트 라인들의 배열 방향인 제1 방향(FD)을 따라서 연장되는 현상을 가지도록 배치될 수 있다. 제1 방향(FD)에서 제1 서브 페이지 버퍼 회로(130A)의 길이와 제2 서브 페이지 버퍼 회로(130B)의 길이의 합은 메모리 셀 어레이(110)의 제1 방향(FD) 길이와 실질적으로 동일할 수 있다.
제1, 제2 서브 로우 디코더(120A, 120B) 및 제1, 제2 서브 페이지 버퍼 회로(130A, 130B)는 메모리 셀 어레이(110)와 제3 방향(TD)으로 완전히 중첩되도록 윈드밀(windmill)의 형태로 배치될 수 있다.
입출력 패드들(PAD)은 외부 장치와의 전기적인 연결을 위한 반도체 메모리 장치(100)의 외부 접점으로, 베이스층(10)의 가장자리에 제1 방향(FD)을 따라서 배치될 수 있다. 주변 회로(140)는 입출력 패드들(PAD)과 제2 방향(SD)으로 인접하여 배치될 수 있다. 도시하지 않았지만, 주변 회로(140)는 복수의 배선들을 통해 입출력 패드들(PAD)에 전기적으로 연결될 수 있다.
이상에서 설명한 바와 같이, 로우 디코더(120) 상에 메모리 셀 어레이(110)가 중첩될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 도 2를 참조로 하여 설명한 구조를 가질 수 있다. 메모리 스트링들에 연결된 메모리 셀 어레이(110)의 도전막 패턴들(도 6의 41)은 컨택 플러그 및 라우팅 배선들을 경유하여 로우 디코더(120)의 패스 트랜지스터들(미도시)에 연결될 수 있다. 본 실시예들은 메모리 셀 어레이(110)의 도전막 패턴들과 패스 트랜지스터들을 연결하기 위해 메모리 셀 어레이(110)의 도전막 패턴들에 복수의 계단형 홈들을 구비한다.
로직 회로, 예컨대 로우 디코더(120) 및 페이지 버퍼 회로(130) 상에 메모리 셀 어레이(110)가 중첩될 수 있다. 그리고, 메모리 셀 어레이(110) 하부에는 로직 회로에 전기적으로 연결되는 하부 배선이 배치될 수 있고, 메모리 셀 어레이(110) 상부에는 상부 배선이 배치될 수 있다. 상부 배선은 컨택 플러그를 통해 하부 배선에 연결될 수 있다. 본 실시예들은 상부 배선과 하부 배선 간을 연결하는 컨택 플러그가 지나가는 공간을 제공하기 위해 메모리 셀 어레이(110)의 도전막 패턴들에 개구부를 구비한다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 계단형 홈들 및 개구부를 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 5는 슬릿(SI)을 사이에 두고 이웃하는 한 쌍의 제1 및 제2 메모리 블록(MB1, MB2)을 포함하는 적층체(SA)를 도시한 평면도이고, 도 6은 제1 메모리 블록(MB1)에 형성된 계단형 홈들(R1-R4) 및 개구부(OP)를 도시한 단면도로, 도 5의 Ⅰ-Ⅰ' 라인 및 Ⅱ-Ⅱ' 라인을 따라서 절단한 단면도이다.
도 5 및 도 6을 참조하면, 적층체(SA)는 제2 방향(SD)으로 배열되는 제1 및 제2 메모리 블록(MB1, MB2)을 포함할 수 있다. 제1 및 제2 메모리 블록(MB1, MB2)은 제1 방향(FD)으로 연장되는 슬릿(SI)에 의해 서로 분리될 수 있다. 제1 및 제2 메모리 블록(MB1, MB2) 각각은 제3 방향(TD)을 따라서 교대로 적층되는 복수의 도전막 패턴들(41) 및 복수의 층간절연막들(42)을 포함할 수 있다.
기판(30)에는 제1 방향(FD)으로 서로 이격하여 배치된 한 쌍의 제1 연결 영역들(CNR1)과, 한 쌍의 제1 연결 영역들(CNR1) 사이에 교대로 배치되는 복수의 셀 영역들(CR) 및 복수의 제2 연결 영역들(CNR2)이 정의될 수 있다. 제1 및 제2 메모리 블록(MB1, MB2)은 셀 영역들(CR), 제1 연결 영역들(CNR1) 및 제2 연결 영역들(CNR2) 상에 배치되며, 제1 및 제2 메모리 블록(MB1, MB2)의 단부(end portion)는 제1 연결 영역들(CNR1) 상에 위치할 수 있다.
제1 및 제2 메모리 블록(MB1, MB2)에는 복수의 계단형 홈들(R1 내지 R4) 및 개구부들(OP)이 마련될 수 있다. 계단형 홈들(R1 내지 R4)은 제1 연결 영역들(CNR1)에 배치되고, 개구부들(OP)은 제2 연결 연결 영역들(CNR2)에 배치될 수 있다. 도 5에 도시된 실시예에서는, 계단형 홈들(R1 내지 R4)이 제1 연결 영역들(CNR1)에 배치되고, 개구부(OP)가 제2 연결 영역(CNR2)에 배치되는 경우를 나타내었으나, 계단형 홈들(R1 내지 R4) 및 개구부(OP)의 위치가 이에 한정되는 것은 아니다.
계단형 홈들(R1 내지 R4) 각각은 복수의 스텝들로 이루어진 계단 구조(P)를 포함할 수 있다. 계단 구조(P)의 스텝들은 제1 방향(FD)으로 서로 마주하여 대칭되는 구조를 가질 수 있다. 계단형 홈들(R1 내지 R4)의 계단 구조들(P)은 서로 동일한 수의 스텝들을 포함할 수 있으며, 스텝들 각각의 높이(H)는 도전막 패턴들(41)의 수직적 피치(pitch)에 해당하는 크기를 가질 수 있다. 이하, 설명의 편의를 위하여 계단형 홈들(R1 내지 R4)을 제1 내지 제4 계단형 홈라고 정의할 것이다.
제2 내지 제4 계단형 홈(R2 내지 R4)의 계단 구조들(P)은 서로 다른 깊이로 함몰될 수 있다.
제2 계단형 홈(R2)의 계단 구조(P)는 제1 계단형 홈(R1)의 계단 구조(P)보다 제1 깊이(D1)만큼 함몰된 저부에 위치할 수 있다. 이러한 경우, 제1 깊이(D1)는 제2 계단형 홈(R2)의 계단 구조(P)의 함몰 깊이(D1)와 제1 계단형 홈(R1)의 계단 구조(P)의 함몰 깊이(=0)의 차이에 해당하는 것으로 이해될 수 있다.
제2 계단형 홈(R2)은 측벽에 제1 깊이(D1)에 해당하는 높이를 갖는 스텝(A1)을 구비할 수 있으며, 이에 따라 제2 계단형 홈(R2)은 제1 계단형 홈(R1)보다 많은 스텝 수를 가질 수 있고, 제2 계단형 홈(R2)의 제1 방향(FD) 개구 폭은 제1 계단형 홈(R1)의 제1 방향(FD) 개구 폭보다 클 수 있다.
제3 계단형 홈(R3)의 계단 구조(P)는 제2 계단형 홈(R2)의 계단 구조(P)보다 제2 깊이(D2)만큼 함몰된 저부에 위치할 수 있다. 이러한 경우, 제3 계단형 홈(R3)의 계단 구조(P)의 함몰 깊이는 제1 깊이(D1)와 제2 깊이(D2)의 합으로 정의될 수 있고, 제2 깊이(D2)는 제3 계단형 홈(R3)의 계단 구조(P)의 함몰 깊이(D1+ D2)와 제2 계단형 홈(R2)의 계단 구조(P)의 함몰 깊이(D1) 간 차이에 해당하는 것으로 이해될 수 있다.
제3 계단형 홈(R3)은 측벽에 제1 깊이(D1) 및 제2 깊이(D2)에 해당하는 높이를 갖는 2층의 스텝들(A2)을 구비할 수 있으며, 이에 따라 제3 계단형 홈(R3)은 제2 계단형 홈(R2)보다 많은 스텝 수를 가질 수 있고, 제3 계단형 홈(R3)의 제1 방향(FD) 개구 폭은 제2 계단형 홈(R2)의 제1 방향(FD) 개구 폭보다 클 수 있다.
제4 게단형 홈(R4)의 계단 구조(P)는 제3 계단형 홈(R3)의 계단 구조(P)보다 제3 깊이(D3)만큼 함몰된 저부에 위치할 수 있다. 이러한 경우, 제4 계단형 홈(R4)의 계단 구조(P)의 함몰 깊이는 제1 깊이(D1), 제2 깊이(D2) 및 제3 깊이(D3)의 합으로 정의될 수 있고, 제3 깊이(D3)는 제4 계단형 홈(R4)의 계단 구조(P)의 함몰 깊이(D1+D2+D3)와 제3 계단형 홈(R3)의 계단 구조(P)의 함몰 깊이(D1+D2)의 차이에 해당하는 것으로 이해될 수 있다.
제4 계단형 홈(R4)은 측벽에 제1 깊이(D1), 제2 깊이(D2) 및 제3 깊이(D3)에 해당하는 높이를 갖는 3층의 스텝들(A3)을 구비할 수 있으며, 이에 따라 제4 계단형 홈(R4)은 제3 계단형 홈(R3)보다 많은 스텝 수를 가질 수 있고, 제4 계단형 홈(R4)의 제1 방향(FD) 개구 폭은 제3 계단형 홈(R3)의 제1 방향(FD) 개구 폭보다 클 수 있다.
도 5 및 도 6에 도시된 실시예에서는 계단형 홈(R1 내지 R4)의 개수가 4개이고, 계단 구조(P)의 스텝 수가 4개인 경우를 나타내었으나, 계단형 홈의 개수 및 계단 구조(P)의 스텝 수는 이에 한정되는 것은 아니다.
개구부(OP)는 제1 및 제2 메모리 블록(MB1, MB2)을 관통하여 기판(30)에 연결될 수 있다. 개구부(OP)는 제1, 제2 메모리 블록(MB1, MB2) 상부의 상부 배선(미도시)과 제1, 제2 메모리 블록(MB1, MB2) 하부의 하부 배선(미도시) 또는 기판(30) 간을 연결하는 컨택 플러그의 통로 역할을 할 수 있다.
개구부(OP)를 계단형 홈(R1 내지 R4)과 별도의 공정으로 형성할 경우, 개구부(OP) 형성을 위해서 별도의 마스크 형성 공정 및 식각 공정을 실시해야 할 것이다. 따라서, 공정 스텝 수 증가로 인하여 제조 시간이 길어져 스루풋(through put)이 저하되고, 제조 비용이 증가될 것이다.
또한, 한번의 식각 공정으로 제1, 제2 메모리 블록(MB1, MB2)을 관통하는 깊은 깊이의 개구부(OP)를 형성해야 하기 때문에 식각 공정시 개구부(OP) 주변의 패턴이 붕괴될 수 있으며, 이로 인해 불량률이 증가하여 수율이 저하될 수 있다.
본 실시예에서, 개구부(OP)는 제2 내지 제4 계단형 홈들(R2-R4)을 함몰시키기 위한 공정을 통해 형성될 수 있다. 이러한 제조 공정 상의 특징으로 인하여, 개구부(OP)는 측벽에 제2 내지 제4 계단형 홈들(R2-R4)의 계단 구조들(P) 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들(A4)을 구비한다. 즉, 개구부(OP)의 측벽에는 제1 깊이(D1), 제2 깊이(D2) 및 제3 깊이(D3)에 해당하는 높이를 갖는 스텝들(A4)이 마련될 수 있다.
개구부(OP)는 기판(30)으로부터의 수직 거리가 증가할수록 제1 방향(FD)의 길이 및 제2 방향(SD)의 폭이 증가하는 역피라미드 형상을 가질 수 있으며, 이러한 개구부(OP)의 구조로 인하여 개구부(OP) 주변의 도전막 패턴들(41) 및 층간절연막들(42)은 구조적으로 안정적인 피라미드 형상을 가질 수 있다. 그러므로 개구부(OP) 주변의 도전막 패턴들(41) 및 층간절연막들(42)의 붕괴가 억제될 수 있으며, 반도체 메모리 장치의 불량을 줄일 수 있다.
또한, 개구부(OP)가 제2 내지 제4 계단형 홈들(R2-R4)을 함몰시키기 위한 공정을 통해 형성되므로, 개구부(OP)의 형성을 위해서 별도의 마스크 형성 공정 및 식각 공정을 추가할 필요가 없으므로, 공정 스텝수를 줄이어 반도체 메모리 장치의 제조 시간 및 제조 비용을 줄일 수 있다. 그리고, 메모리 블록들(MB1, MB2)을 여러 번으로 나누어서 식각하여 개구부(OP)를 형성하기 때문에 단일 식각 공정에서 식각해야 하는 깊이가 감소되어, 식각 공정시 발생하는 패턴 붕괴를 억제시킬 수 있고, 이에 따라 반도체 메모리 장치의 수율을 개선시킬 수 있다.
일 실시에서, 개구부(OP)는 제1, 제2 메모리 블록(MB1, MB2)의 측면으로 노출되며, 제1, 제2 메모리 블록(MB1, MB2) 간을 분리하는 슬릿(SI)과 연결될 수 있다. 이러한 개구부(OP)의 구조는 오픈 구조(open structure)로 정의될 수 있다.
개구부(OP)는 슬릿(SI)과 접하는 제1 및 제2 메모리 블록(MB1, MB2)의 일측면으로부터 제2 방향(SD)을 따라서 연장되되, 일측면과 반대되는 제1 및 제2 메모리 블록(MB1, MB2)의 타측면에 도달하지 않는 폭을 가질 수 있다. 이에 따라, 개구부(OP)는 제1 및 제2 메모리 블록(MB1, MB2)을 분할하지 않는다.
개구부(OP)와 다르게, 제1 내지 제4 계단형 홈들(R1 내지 R4)은 제2 방향(SD)으로 제1 및 제2 메모리 블록(MB1, MB2)을 관통하며, 제1 및 제2 메모리 블록(MB1, MB2)에 포함된 도전막 패턴들(41)을 분할할 수 있다. 본 실시예에서와 같이, 제1 내지 제4 계단형 홈들(R1 내지 R4)이 제1 연결 영역(CNR1) 상에 배치된 메모리 블록들(MB1, MB2)의 단부에 형성되는 경우에는 제1 내지 제4 계단형 홈들(R1 내지 R4)에 의해서 제1 및 제2 메모리 블록(MB1, MB2)의 도전막 패턴들(41)이 분할되더라도 분할된 도전막 패턴들(41) 사이를 연결할 필요가 없으며, 따라서 분할된 도전막 패턴들(41) 간을 연결하기 위한 별도의 배선이 요구되지 않는다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 7을 참조하면, 베이스층(10)은 제1 도전형, 예를 들어 P형의 도전형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(Silicon On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 실리콘 단결정막, 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
베이스층(10) 상에 로직 구조체(20)가 배치될 수 있다. 로직 구조체(20)는 로직 회로, 로직 회로에 전기적으로 연결된 하부 배선들(UM) 및 하부 컨택들(UCT), 그리고 하부 절연막들(21-23)을 포함할 수 있다.
로직 회로는 복수의 트랜지스터들(TR)을 포함할 수 있다. 트랜지스터들(TR)은, 앞서 도 1 및 도 4를 참조로 하여 설명된 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 구성할 수 있다.
트랜지스터들(TR)은 소자 분리막(10A)에 의해 정의된 활성 영역에 배치될 수 있다. 하부 배선들(UM)은 하부 절연막들(21, 22) 상에 배치되며, 하부 절연막들(21, 22)을 관통하는 하부 컨택들(UCT)을 통해 트랜지스터들(TR)에 전기적으로 연결될 수 있다.
로직 회로, 하부 배선들(UM) 및 하부 컨택들(UCT)은 하부 절연막들(21-23)에 의해 덮어질 수 있다. 하부 절연막들(21-23)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 하부 절연막들(21-23)은 제1 내지 제3 하부 절연막(21-23)을 포함할 수 있으나, 본 발명은 이에 한정되는 것은 아니다.
제3 하부 절연막(23) 상에 기판(30)이 배치될 수 있다. 기판(30)은 다결정 실리콘으로 구성될 수 있다. 단결정 실리콘 기판을 이용할 수 있는 베이스층(10)과 다르게, 기판(30)은 제3 하부 절연막(23) 상에 형성되어야 하므로 다결정 실리콘으로 구성될 수 있다.
기판(30) 상에 메모리 구조체(40)가 배치될 수 있다. 메모리 구조체(40)는 기판(30) 상에 제3 방향(TD)으로 돌출된 채널 구조체(CS) 및 채널 구조체(CS)를 따라서 교대로 적층되는 복수의 도전막 패턴들(41) 및 복수의 층간절연막들(42)을 포함할 수 있다.
도전막 패턴들(41) 및 층간절연막들(42)에 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)가 형성될 수 있다. 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)는 도 5 및 도 6을 참조로 하여 설명하였으므로, 동일한 구성에 대한 중복된 설명은 생략하기로 한다.
기판(30)은 개구부(OP)와 수직 방향으로 중첩되는 영역에 배치되지 않을 수 있다. 기판(30)은 개구부(OP)와 수직 방향으로 중첩되는 영역에서 제3 하부 절연막(23)을 노출하는 오프닝을 구비할 수 있으며, 오프닝 내에는 절연막(31)이 채워질 수 있다.
그리고, 교대로 적층된 도전막 패턴들(41) 및 층간절연막들(42)로 이루어진 적층체 상에 상부 절연막(43)이 형성되어 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)가 상부 절연막(43)으로 채워질 수 있다.
채널 구조체들(CS)이 상부 절연막(43), 도전막 패턴들(41) 및 층간절연막들(42)을 제3 방향(TD)으로 관통하여 기판(30)에 연결될 수 있다. 채널 구조체들(CS) 각각은 채널층(CH) 및 게이트 절연막(GI)을 포함할 수 있다. 채널층(CH)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층(CH)은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 형상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다.
게이트 절연막(GI)은 채널층(CH)의 외벽을 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연막(GI)은 도시하지는 않았지만, 채널층(CH)의 외벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 일수 실시예에서, 게이트 절연막(GI)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
상부 절연막(43) 상에는 상부 배선(TM)이 배치될 수 있으며, 상부 배선(TM)은 개구부(OP)에 채워진 상부 절연막(43) 및 그 아래의 절연막(31) 및 제3 하부 절연막(23)을 관통하는 컨택 플러그(CP)를 통해 하부 배선(UM)에 연결될 수 있다.
도 8 내지 도 17은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 평면도들이다.
도 8을 참조하면, 개구부(OP)는 제1 또는 제2 메모리 블록(MB1, MB2) 내부에 형성되고 제1, 제2 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 이러한 경우, 개구부(OP)는 제1, 제2 메모리 블록(MB1, MB2) 간을 분리하는 슬릿(SI)과 연결되지 않고, 제1 및 제2 메모리 블록(MB1, MB2)을 분할하지 않는다. 이러한 개구부(OP)의 구조는 닫힌 구조(closed structure)로 정의될 수 있다.
도 9를 참조하면, 제1 연결 영역(CNR1) 상에 배치된 메모리 블록(MB, MB2)의 단부에 개구부들(OP) 및 계단형 홈들(R1-R4)이 형성될 수 있다. 개구부들(OP) 및 계단형 홈들(R1-R4)은 제1 방향(FD)을 따라서 교대로 배치될 수 있다.
개구부(OP)는 메모리 블록(MB1, MB2) 내부에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 즉, 개구부(OP)는 닫힌 구조를 가질 수 있다.
계단형 홈들(R1-R4)은 제2 방향(SD)으로 제1 및 제2 메모리 블록(MB1, MB2)을 관통할 수 있다. 즉, 제1 내지 제4 계단형 홈들(R1 내지 R4)은 제1 및 제2 메모리 블록(MB1, MB2)에 포함된 적어도 하나의 도전막 패턴들(41)을 분할할 수 있다. 앞서, 도 5를 참조로 하여 설명한 바와 같이 제1 내지 제4 계단형 홈들(R1 내지 R4)이 메모리 블록(MB, MB2)의 단부에 형성되는 경우에는 계단형 홈들(R1 내지 R4)에 의해서 제1 및 제2 메모리 블록(MB1, MB2)의 도전막 패턴들(41)이 분할되더라도, 분할된 도전막 패턴들(41) 사이를 연결할 필요가 없으며, 따라서 분할된 도전막 패턴들(41) 간을 연결하기 위한 별도의 배선이 요구되지 않는다.
도 10을 참조하면, 제1 연결 영역(CNR1) 상에 배치된 메모리 블록(MB, MB2)의 단부에 개구부들(OP) 및 계단형 홈들(R1-R4)이 형성될 수 있다.
계단형 홈들(R1-R4)은 제1 방향(FD)을 따라서 일렬로 배치될 수 있다. 개구부들(OP)은 계단형 홈들(R1-R4)의 제2 방향(SD) 양측에 계단형 홈들(R1-R4)과 연결되게 형성될 수 있다. 그리고, 계단형 홈들(R1-R4)은 제1, 제2 메모리 블록(MB1, MB2)의 측면으로 노출되어 제1, 제2 메모리 블록(MB1, MB2) 간을 분리하는 슬릿(SI)과 연결될 수 있다.
도 11을 참조하면, 셀 영역들(CR) 사이의 제2 연결 영역(CNR2) 상의 메모리 블록(MB, MB2)에 개구부들(OP) 및 계단형 홈들(R1-R4)이 형성될 수 있다. 개구부들(OP) 및 계단형 홈들(R1-R4)은 제1 방향(FD)을 따라서 교대로 배치될 수 있다.
개구부들(OP)은 메모리 블록(MB1, MB2) 내부에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 즉, 개구부들(OP)은 닫힌 구조를 가질 수 있다. 개구부들(OP)과 유사하게, 계단형 홈들(R1-R4)도 메모리 블록(MB1, MB2) 내부에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 이러한 경우, 개구부들(OP) 및 계단형 홈들(R1-R4)은 메모리 블록(MB1, MB2)을 분할하지 않는다.
계단형 홈들(R1 내지 R4)이 셀 영역들(CR) 사이의 제2 연결 영역(CNR2) 상의 메모리 블록(MB1, MB2)에 형성되는 경우, 계단형 홈들(R1 내지 R4)에 의해서 메모리 블록들(MB1, MB2)의 도전막 패턴들(41)이 분할되면 분할된 도전막 패턴들(41) 사이를 연결하는 배선이 요구될 것이다. 본 실시예에 의하면, 계단형 홈들(R1 내지 R4)에 의해서 메모리 블록들(MB1, MB2)의 도전막 패턴들(41)이 분할되지 않으므로, 분할된 도전막 패턴들(41) 간을 연결하기 위한 배선이 요구되지 않는다.
도 12를 참조하면, 셀 영역들(CR) 사이의 제2 연결 영역(CNR2) 상의 메모리 블록(MB, MB2)에 개구부들(OP) 및 계단형 홈들(R1-R4)이 형성될 수 있다. 개구부들(OP) 및 계단형 홈들(R1-R4)은 제1 방향(FD)을 따라서 교대로 배치될 수 있다.
계단형 홈들(R1-R4)은 메모리 블록(MB1, MB2) 내부에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 이러한 경우, 계단형 홈들(R1-R4)은 메모리 블록(MB1, MB2)을 분할하지 않는다. 개구부들(OP)은 제1, 제2 메모리 블록(MB1, MB2)의 측면으로 노출되며, 제1, 제2 메모리 블록(MB1, MB2) 간을 분리하는 슬릿(SI)과 연결될 수 있다. 즉, 개구부들(OP)은 오픈 구조를 가질 수 있다.
도 13을 참조하면, 셀 영역들(CR) 사이의 제2 연결 영역(CNR2) 상의 메모리 블록(MB, MB2)에 개구부(OP) 및 계단형 홈들(R1-R4)이 형성될 수 있다.
계단형 홈들(R1-R4)은 메모리 블록(MB1, MB2) 내부에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출되지 않을 수 있다. 이러한 경우, 계단형 홈들(R1-R4)은 메모리 블록(MB1, MB2)을 분할하지 않는다.
개구부들(OP)은 계단형 홈들(R1-R4)의 제2 방향(SD) 양측에 배치되며, 메모리 블록(MB1, MB2)의 측면으로 노출될 수 있다. 즉, 개구부들(OP)은 오픈 구조를 가질 수 있다.
도 14를 참조하면, 메모리 블록(MB1, MB2)의 단부가 위치하는 제1 연결 영역(CNR1)에서 각 메모리 블록(MB1, MB2) 하부의 베이스층(미도시)에 소자분리막에 의해 정의된 복수의 활성 영역들(ACT)이 형성되고, 활성 영역들(ACT) 상에 게이트 라인들(G)이 베치될 수 있다.
각 메모리 블록(MB1, MB2) 하부에서 활성 영역들(ACT)은 제1 방향(FD)을 따라서 일렬로 배치될 수 있고, 게이트 라인들(G)은 일렬로 배치된 활성 영역들(ACT)을 제1 방향(FD)으로 가로지르는 라인 형태를 가질 수 있다. 게이트 라인(G) 양측의 활성 영역(ACT)에 불순물 이온이 주입되어 소스 및 드레인이 형성될 수 있다. 게이트 라인(G), 소스 및 드레인은 로우 디코더(도 1의 120)의 패스 트랜지스터(PTR)를 구성할 수 있다. 전술한 바와 같이, 패스 트랜지스터(PTR)는 메모리 블록(MB1, MB2)의 도전막 패턴들에 동작 전압을 전달하는 역할을 할 수 있다.
제1 연결 영역CNR1) 상의 메모리 블록(MB1, MB2)에 개구부(OP)가 형성될 수 있다. 메모리 블록(MB1, MB2) 하부에는 패스 트랜지스터들(PTR)과 연결되는 하부 배선(UM)이 배치될 수 있고, 메모리 블록(MB1, MB2) 상부에는 상부 배선(TM)이 배치될 수 있다. 상부 배선(TM)은 개구부들(OP)을 통과하는 컨택 플러그들(CP)을 통해 하부 배선(UM)에 연결될 수 있다. 개구부들(OP)은 컨택 플러그들(CP)의 통로 역할을 할 수 있다.
개구부(OP)는 패스 트랜지스터들(PTR)의 게이트 라인들(G)을 기준으로 정렬될 수 있다. 게이트 라인들(G)은 개구부(OP) 형성 공정에서 정렬 키(align key)의 역할을 할 수 있다.
도 15를 참조하면, 패스 트랜지스터들(PTR)는 셀 영역들(CR) 사이의 제2 연결 영역CNR2) 상에 배치될 수 있고, 제2 연결 영역CNR2) 상의 메모리 블록(MB1, MB2)에 개구부(OP)가 형성될 수 있다. 개구부(OP)는 패스 트랜지스터들(PTR)의 게이트 라인들(G)을 기준으로 정렬될 수 있다.
도 16을 참조하면, 개구부(OP)는 제1 메모리 블록(MB1) 하부에 배치된 활성 영역들(ACT)과 제2 메모리 블록(MB2) 하부에 배치된 활성 영역들(ACT) 사이에 위치하는 소자분리막을 기준으로 정렬될 수 있다. 즉, 제1 메모리 블록(MB1) 하부에 배치된 활성 영역들(ACT)과 제2 메모리 블록(MB2) 하부에 배치된 활성 영역들(ACT) 사이에 위치하는 소자분리막이 개구부(OP) 형성 공정에서 정렬 키로 사용될 수 있다. 이러한 경우, 개구부(OP)는 제1, 제2 메모리 블록(MB1, MB2) 간을 분할하는 슬릿(SI)과 연결될 수 있다(오픈 구조).
도 17을 참조하면, 제1 방향(FD)을 따라 교대로 배치된 셀 영역들(CR) 및 제2 연결 영역들(CR) 상에 메모리 블록(MB)이 배치될 수 있다.
메모리 블록(MB) 하부의 셀 영역들(CR)에 페이지 버퍼 유닛들(PBU)이 각각 배치될 수 있다. 페이지 버퍼 유닛들(PBU)은 도 1을 참조로 하여 설명된 페이지 버퍼 회로(220)에 포함된 페이지 버퍼들(PB)을 일정 단위(예컨대, 4KB)로 분할하여 구성할 수 있다. 개구부들(OP)은 제2 연결 영역들(CR) 상의 메모리 블록(MB, MB2)에 형성될 수 있다.
메모리 블록(MB) 하부에는 페이지 버퍼 유닛들(PBU)에 연결되는 하부 배선(UM)이 배치될 수 있고, 메모리 블록(MB) 상부에는 상부 배선(TM)이 배치될 수 있다. 상부 배선(TM)은 개구부들(OP)를 통과하는 컨택 플러그들(CP)에 의해 하부 배선(UM)에 연결될 수 있다.
하부 배선들(UM)은 메모리 블록(MB)을 형성하는 공정에서의 최대 온도(이하, 공정 임계 온도라 함)에서 공정 불량(예를 들어, 힐락)을 나타내지 않을 수 있는 물성을 갖도록 구성될 수 있다. 다시 말해, 하부 배선들(UM)은 상기 공정 임계 온도에서 내열 특성을 나타내는 도전 물질들로 형성될 수 있다. 예를 들면, 하부 배선들(UM)은 상기 공정 임계 온도보다 높은 용융점을 갖는 물질, 예컨대 텅스텐을 포함할 수 있다. 한편, 상부 배선들(TM)을 구성하는 도전 물질은 하부 배선들(UM)을 구성하는 도전 물질보다 낮은 비저항을 갖는 물질을 포함할 수 있다. 예를 들면, 상부 배선들(TM)을 구성하는 물질은 구리 또는 알루미늄과 같은 낮은 비저항을 갖는 물질을 포함할 수 있다. 상부 배선들(TM)이 메모리 구조체(40)를 형성한 이후에 형성되기 때문에, 낮은 용융점 및 낮은 비저항을 갖는 물질이 상부 배선들(TM)을 구성하는 도전 물질로 사용될 수 있다. 상술한 바와 같은 제조 공정 상의 제약으로 인해, 하부 배선들(UM)의 비저항은 상부 배선들(TM)의 비저항보다 상대적으로 큰 값을 가질 수 있다. 이는 반도체 메모리 장치의 전기적 특성을 저하시키는 원인이 될 수 있다.
본 발명의 실시예에 의하면, 페이지 버퍼 회로(220)에 포함된 페이지 버퍼들(PB)을 일정 단위(예컨대, 4KB)로 분할하여 페이지 버퍼 유닛들(PBU)을 구성하고, 페이지 버퍼 유닛들(PBU)을 셀 영역들(CR)에 배치하고, 개구부들(OP)를 셀 영역들(CR) 사이의 제2 연결 영역들(CNR2)에 배치함으로써, 하부 배선(UM)의 길이를 셀 영역(CR) 또는 페이지 버퍼 유닛(PBU)의 제1 방향(FD) 길이 미만으로 줄이는 것이 가능하다. 즉, 하부 배선(UM)은 셀 영역(CR) 또는 페이지 버퍼 유닛(PBU)의 제1 방향(FD) 길이보다 작은 길이로 구성할 수 있다. 바람직하게, 하부 배선들(UM)의 길이는 셀 영역(CR) 또는 페이지 버퍼 유닛들(PBU)의 제1 방향(FD) 길이의 절반의 길이로 구성할 수 있다. 따라서, 하부 배선들(UM)의 저항 특성이 개선되어 반도체 메모리 장치의 전기적 특성이 향상될 수 있다. 도 17을 참조로 하여 설명한 실시예에서는, 페이지 버퍼 회로(220)를 복수의 셀 영역들(CR)에 분산하여 배치하는 경우를 나타내었으나, 이에 한정되는 것은 아니다. 페이지 버퍼 회로(220) 외의 다른 로직 회로, 예컨대 로우 디코더(210)를 구성하는 엘리먼트들을 셀 영역들(CR)에 분산하여 배치할 수도 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 18을 참조하면, 기판(30) 상에 메모리 구조체(40)가 배치되고, 메모리 구조체(40)의 도전막 패턴들(41) 및 층간절연막들(42)에 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)가 형성될 수 있다. 그리고, 기판(30) 상에 상부 절연막(43)이 형성되어 메모리 구조체(40)를 덮을 수 있다. 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)은 상부 절연막(43)으로 채워질 수 있다. 메모리 구조체(40), 제1 내지 제4 계단형 홈(R1 내지 R4), 개구부(OP) 및 상부 절연막(43)은 도 7을 참조로 하여 설명하였으므로, 동일한 구성에 대한 중복된 설명은 생략하기로 한다.
상부 절연막(43) 상에는 상부 배선(TM)이 배치될 수 있으며, 상부 배선(TM)은 개구부(OP)에 채워진 상부 절연막(43)을 관통하는 컨택 플러그(CP)를 통해 기판(30)에 연결될 수 있다. 컨택 플러그(CP)는 상부 배선(TM)에 로딩되는 소스 전압을 기판(30)에 전달하는 역할을 할 수 있다.
도 19는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 도시한 단면도이다.
도 19를 참조하면, 기판(30) 상에 메모리 구조체(40)가 배치되고, 메모리 구조체(40)의 도전막 패턴들(41) 및 층간절연막들(42)에 제1 내지 제4 계단형 홈(R1 내지 R4) 및 개구부(OP)가 형성될 수 있다. 기판(30) 상에 상부 절연막(43)이 형성되어 메모리 구조체(40)를 덮을 수 있다.
상부 절연막(43)은 개구부(OP)를 노출하는 오픈 영역을 가질 수 있다. 개구부(OP) 및 상부 절연막(43)의 오픈 영역에는 컨택 플러그(CP)가 채워질 수 있다. 컨택 플러그(CP)의 측벽에는 측벽 절연막(SP)이 형성되어 컨택 플러그(CP)와 메모리 구조체(40)의 도전막 패턴들(41) 간을 전기적으로 분리할 수 있다. 측벽 절연막(SP)은 개구부(OP)의 측벽에 마련된 스텝들의 표면 굴곡을 따라서 균일한 두께로 형성될 수 있다. 상부 절연막(43) 상에는 컨택 플러그(CP)에 연결되는 상부 배선(TM)이 배치될 수 있다.
도 20a 내지 도 20e는 본 빌명의 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 단면면들로, 계단형 홈들(R1-R4) 및 개구부(OP)의 형성 과정을 나타낸 도면이다.
이하, 설명의 편의를 위하여 계단형 홈들(R1-R4)이 형성되는 영역을 제1 내지 제4 계단 영역(SR1-SR4)로 정의하고, 개구부(OP)가 형성되는 영역을 컨택 오픈 영역(COR)로 정의할 것이다. 첨부된 도면에서는, 컨택 오픈 영역(COR)이 제1 내지 제4 계단 영역(SR1-SR4)의 제1 방향(FD)의 일측에 배치되는 경우를 나타내나, 본 발명의 이에 한정되는 것은 아니다. 컨택 오픈 영역(COR)은 제1 내지 제4 계단 영역(SR1-SR4)의 제2 방향(SD)의 일측에 배치될 수도 있고, 제1 내지 제4 계단 영역(SR1-SR4)의 사이 사이에 복수개로 제공될 수도 있다.
도 20a를 참조하면, 기판(30) 상에 제1 물질막들(51)과 제2 물질막들(52)을 교대로 적층하여 예비 적층체(ML)를 형성한다.
제1 물질막들(51)과 제2 물질막들(52)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(52)은 층간절연막용 절연물질로 형성될 수 있고, 제1 물질막들(51)은 희생막으로서 이용되며 제2 물질막들(52)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(51)은 실리콘 질화막으로 형성될 수 있고, 제2 물질막들(52)은 실리콘 산화막으로 형성될 수 있다.
그 다음, 예비 적층체(ML)를 식각하여 제1 내지 제4 계단 영역(SR1-SR2)에 복수의 제1 계단형 홈들(R1)을 형성한다.
제1 계단형 홈들(R1) 각각은 복수의 스텝들로 이루어진 계단 구조(P)를 포함할 수 있다. 계단 구조(P)의 스텝들은 제1 방향(FD)으로 서로 마주하여 대칭되는 구조를 가질 수 있다. 제1 계단형 홈들(R1)의 계단 구조들(P)은 서로 동일한 수의 스텝들을 포함할 수 있으며, 스텝들 각각의 높이는 제1 물질막들(51)의 수직적 피치에 해당하는 크기를 가질 수 있다.
제1 계단형 홈들(R1)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 예비 적층체(ML) 상에 컨택 오픈 영역(COR)을 가리고, 제1 내지 제4 계단 영역(SR1-SR2)을 각각 노출하는 오프닝들을 제1 마스크 패턴(PR1)을 형성한다. 이후, 제1 마스크 패턴(PR1)을 식각 베리어로 이용하여 예비 적층체(ML)를 식각하는 패드 식각 공정과, 오프닝들의 개구 폭을 늘리는 트리밍(trimming) 공정을 교대로 반복하여 제1 계단형 홈들(R1)을 형성한다. 상기 패드 식각 공정의 식각 깊이는 제1 물질막들(51)의 수직적 피치에 해당할 수 있다.
제1 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 계단형 홈들(R1)의 형성 후에 제거될 수 있다.
도 20b를 참조하면, 제1 함몰 식각 공정으로 계단 구조들(P)의 일부, 예컨대 제2 및 제4 계단 영역(SR2, SR4)의 계단 구조들(P)을 제1 깊이(d1)만큼 함몰시키고, 컨택 오픈 영역(COR)에 제1 깊이(d1)를 갖는 제1 트렌치(T1)를 형성한다. 여기서, 제1 깊이(d1)는 제1 물질막들(51)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있다. 상기 제1 함몰 식각 공정에 의해서 제2 계단 영역(SR2)에는 제1 깊이(d1)로 함몰된 계단 구조(P)를 갖는 제2 계단형 홈(R2)이 형성되고, 제4 계단 영역(SR4)에는 제1 깊이(d1)로 함몰된 계단 구조(P)를 갖는 예비 제4 계단형 홈(R4')이 형성된다. 제1 함몰 식각 공정은 이하의 방법으로 수행될 수 있다.
먼저, 제2 및 제4 계단 영역(SR2, SR4)의 제1 계단형 홈들(R1) 및 컨택 오픈 영역(COR)을 일부 노출하는 개구를 갖는 제2 마스크 패턴(PR2)을 형성한다.
제2 및 제4 계단 영역(SR2, SR4)의 제1 계단형 홈(R1)은 제2 마스크 패턴(PR2)의 개구 형성시에 정렬키로 사용될 수 있으며, 이로 인하여 제1 계단형 홈(R1)을 노출하는 제2 마스크 패턴(PR2)의 개구 면적은 제1 계단형 홈(R1)의 개구 면적보다 클 수 있다.
이어서, 제2 마스크 패턴(PR2)을 식각 베리어로 이용하여 예비 적층체(ML)를 제1 깊이(d1)만큼 식각하여 제2 계단형 홀(R2), 예비 제4 계단형 홈(R4') 및 제1 트렌치(F1)를 형성한다. 제1 계단형 홈(R1)을 노출하는 제2 마스크 패턴(PR2)의 개구 면적과 제1 계단형 홈(R1)의 개구 면적 간 차이로 인하여, 제2 계단형 홀(R2), 예비 제4 계단형 홈(R4')의 측벽에는 제1 깊이(d1)에 해당하는 높이를 갖는 스텝이 형성된다.
제2 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 함몰 식각 공정 후에 제거될 수 있다.
도 20c 참조하면, 제2 함몰 식각 공정으로 계단 구조들(P)의 일부, 예컨대 제3 및 제4 계단 영역(SR3, SR4)의 계단 구조들(P)을 제2 깊이(d2)만큼 추가 함몰시키고 컨택 오픈 영역(COR)의 제1 트렌치(T1)를 제2 깊이(d2)만큼 함몰시키어, 제3 계단 영역(SR3)에 예비 제3 계단형 홈(R3')을 형성하고, 제4 계단 영역(SR4)에 함몰된 예비 제4 계단형 홈(R4'')을 형성하고, 컨택 오픈 영역(COR)에 제2 트렌치(T2)를 형성한다.
여기서, 제2 깊이(d2)는 제1 물질막들(51)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있으며, 제1 깊이(d1)과 실질적으로 동일할 수 있다.
제2 함몰 식각 공정은 이하의 방법으로 수행될 수 있다.
먼저, 제3 계단 영역(SR3)의 제1 계단형 홈(R1) 및 제4 계단 영역(SR4)의 예비 제4 계단형 홈(R4')을 노출하고, 컨택 오픈 영역(COR)의 제1 트렌치(T1)을 노출하는 개구들을 갖는 제3 마스크 패턴(PR3)을 형성한다.
제1 계단형 홈(R1), 예비 제4 계단형 홈(R4') 및 제1 트렌치(T1)는 제3 마스크 패턴(PR3)의 개구 형성시에 정렬키로 사용될 수 있으며, 이로 인하여 제1 계단형 홈(R1)을 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 제1 계단형 홈(R1)의 개구 면적보다 크게 형성되고, 예비 제4 계단형 홈(R4')을 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 예비 제4 계단형 홈(R4')의 개구 면적보다 크게 형성되고, 제1 트렌치(T1)를 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 제1 트렌치(T1)의 개구 면적보다 크게 형성될 수 있다.
이어서, 제3 마스크 패턴(PR3)을 식각 베리어로 이용하여 예비 적층체(ML)를 제2 깊이(d2)만큼 식각하여, 예비 제3 계단형 홈(R3'), 함몰된 예비 제4 계단형 홈(R4'') 및 제2 트렌치(T2)를 형성한다.
제1 계단형 홈(R1)을 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 제1 계단형 홈(R1)의 개구 면적 간 차이, 예비 제4 계단형 홈(R4')을 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 예비 제4 계단형 홈(R4')의 개구 면적 간 차이, 그리고 제1 트렌치(T1)를 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 제1 트렌치(T1)의 개구 면적간 차이로 인하여, 예비 제3 계단형 홈(R3'), 함몰된 예비 제4 계단형 홈(R4'') 및 제2 트렌치(T2)의 측벽에는 제2 깊이(d2)에 해당하는 높이를 갖는 스텝이 형성된다.
도 20d 참조하면, 제3 함몰 식각 공정으로 계단 구조들(P)의 일부, 예컨대 제3 및 제4 계단 영역(SR3, SR4)의 계단 구조들(P)을 제3 깊이(d3)만큼 추가 함몰시키고, 컨택 오픈 영역(COR)의 제2 트렌치(T2)를 제3 깊이(d3)만큼 추가 함몰시키어, 제3 계단 영역(SR3)에 제3 계단형 홈(R3)을 형성하고, 제4 계단 영역(SR4)에 제4 계단형 홈(R4)을 형성하고, 컨택 오픈 영역(COR)에 제3 트렌치(T3)를 형성한다. 여기서, 제3 깊이(d3)는 제1 물질막들(51)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있으며, 제1 깊이(d1)과 실질적으로 동일할 수 있다.
제3 함몰 식각 공정은 이하의 방법으로 수행될 수 있다.
먼저, 제3 마스크 패턴(PR3)의 개구 폭을 넓히는 트리밍 공정을 실시한다. 이에 따라, 예비 제3 계단형 홈(R3')를 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 예비 제3 계단형 홈(R3')의 개구 면적보다 커지고, 함몰된 예비 제4 계단형 홈(R4'')을 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 함몰된 예비 제4 계단형 홈(R4'')의 개구 면적보다 커지고, 제2 트렌치(T2)를 노출하는 제3 마스크 패턴(PR3)의 개구 면적은 제2 트렌치(T2)의 개구 면적보다 커지게 된다.
이어서, 제3 마스크 패턴(PR3)을 식각 베리어로 이용하여 예비 적층체(ML)를 제3 깊이(d3)만큼 식각하여, 제3 계단형 홈(R3), 제4 계단형 홈(R4) 및 제3 트렌치(T3)를 형성한다.
예비 제3 계단형 홈(R3')를 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 예비 제3 계단형 홈(R3')의 개구 면적 간 차이, 함몰된 예비 제4 계단형 홈(R4'')을 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 함몰된 예비 제4 계단형 홈(R4'')의 개구 면적 간 차이, 그리고 제2 트렌치(T2)를 노출하는 제3 마스크 패턴(PR3)의 개구 면적과 제2 트렌치(T2)의 개구 면적간 차이로 인하여, 제3 계단형 홈(R3), 제4 계단형 홈(R4) 및 제3 트렌치(T3)의 측벽에는 제3 깊이(d3)에 해당하는 높이를 갖는 스텝이 형성된다.
제3 마스크 패턴(PR3)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제3 함몰 식각 공정 후에 제거될 수 있다.
도 20e를 참조하면, 제4 함몰 식각 공정으로 컨택 오픈 영역(COR)의 제3 트렌치(T3)를 제4 깊이(d4)만큼 추가 함몰시키어 기판(30)을 노출하는 개구부(OP)를 형성한다. 여기서, 제4 깊이(d4)는 제1 물질막들(51)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있으며, 제1 깊이(d1)과 실질적으로 동일할 수 있다.
제4 함몰 식각 공정은 이하의 방법으로 수행될 수 있다.
먼저, 제3 트렌치(T3)를 노출하는 개구를 갖는 제4 마스크 패턴(PR4)을 형성한다. 제3 트렌치(T3)는 제4 마스크 패턴(PR4)에 개구 형성을 위한 공정에서 정렬키로 사용될 수 있다. 이에 따라, 제3 트렌치(T3)를 노출하는 제4 마스크 패턴(PR4)의 개구 면적은 제3 트렌치(T3)의 개구 면적보다 크게 형성될 수 있다.
이어서, 제4 마스크 패턴(PR4) 식각 베리어로 이용하여 예비 적층체(ML)를 기판(30)이 노출되도록 식각하여 컨택 개구부(OP)를 형성한다. 제3 트렌치(T3)를 노출하는 제4 마스크 패턴(PR4)의 개구 면적과 제3 트렌치(T3)의 개구 면적간 차이로 인하여, 컨택용 개구부(OP)의 측벽에는 제4 깊이(d4)에 해당하는 높이를 갖는 스텝이 형성된다.
이후, 도시하지 않았지만 예비 적층체(ML)를 수직적으로 관통하는 채널 구조체들(도 7의 CS)을 형성하고, 희생막으로 사용된 제1 물질막들(51)을 제거한 다음, 제1 물질막들(51)이 제거로 형성된 공간에 도전 물질을 채워 넣어 도전막 패턴들(도 7의 41)을 형성한다.
이상, 본 실시예에 의하면 개구부(OP)가 계단 구조(P)를 함몰시키는 식각 공정들을 통해 형성되므로, 개구부(OP)의 형성을 위해서 별도의 마스크 형성 공정 및 식각 공정을 추가할 필요가 없으므로, 공정 스텝수를 줄이어 반도체 메모리 장치의 제조 시간 및 제조 비용을 줄일 수 있다.
그리고, 개구부(OP) 형성시 예비 적층체(ML)을 한꺼번에 식각하지 않고 복수의 식각 공정들로 나누어서 식각하기 때문에 단일 식각 공정에서 식각되는 높이가 감소되어 식각 공정에서 발생되는 패턴 붕괴를 줄일 수 있고 이에 따라 반도체 메모리 장치의 수율을 개선시킬 수 있다.
이상, 도 4 내지 도 20e를 참조로 하여 설명한 실시예들에서는 계단형 홈들(R1 내지 R4)의 개수가 4개인 경우를 나타내나, 이에 한정되는 것은 아니다. 본 발명은 2개 이상의 계단형 홈들을 갖는 모든 경우를 포함할 수 있다. 그리고, 도 4 내지 도 20e를 참조로 하여 설명한 실시예들에서는 가장 낮은 깊이를 갖는 계단형 홈(R1)이 제1 방향(FD)으로 가장 좌측에 배치되고, 좌측에서 우측으로 갈수록 계단형 홈들의 깊이가 순차적으로 깊어져, 가장 깊은 깊이를 갖는 계단형 홈(R4)이 제1 방향(FD)으로 가장 우측에 배치되는 경우를 나타내나, 이에 한정되는 것은 아니다. 예컨대, 가장 깊은 깊이를 갖는 계단형 홈이 제1 방향(FD)으로 가장 좌측에 배치되고 좌측에서 우측으로 갈수록 계단형 홈들의 깊이가 순차적으로 얕아져 가장 얕은 깊이를 갖는 계단형 홈이 제1 방향(FD)으로 가장 우측에 배치될 수도 있다. 또는, 계단형 홈들이 그 깊이에 관계없이 랜덤하게 배치될 수도 있다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 21을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 22를 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
30: 기판
41: 도전막 패턴들
42: 층간절연막들
R1-R4: 계단형 홈
P: 계단 구조
OP: 개구부

Claims (22)

  1. 기판 상에 교대로 적층된 복수의 층간절연막들 및 복수의 도전막 패턴들을 포함하는 적층체;
    상기 적층체의 적어도 일부를 관통하는 계단형 홈들에 마련되며 서로 다른 깊이로 함몰된 계단 구조들;및
    상기 적층체를 관통하여 상기 기판에 연결되며 측벽에 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들을 구비하는 개구부;를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 개구부는 상기 기판으로부터의 수직적 거리가 증가할수록 상기 기판의 상부면에 평행하며 서로 교차되는 제1 방향 및 제2 방향으로의 폭이 증가하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 계단 구조들 각각은 상기 도전막 패턴들의 수직적 피치와 동일한 높이를 갖는 복수의 스텝들을 포함하고,
    상기 계단 구조들 간 함몰 깊이 차이는 상기 도전막 패턴들의 수직적 피치의 K배의 크기를 가지며, 상기 K는 2 이상 N+1 이하의 자연수인 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 기판의 상부면과 평행한 제1 방향을 따라 연장되며 상기 적층체를 제1 및 제2 메모리 블록으로 분리하는 슬릿을 더 포함하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 개구부는 상기 슬릿과 연결되는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 개구부는 상기 제1 및 제2 메모리 블록의 상기 층간절연막들 및 상기 도전막 패턴들을 분할하지 않는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 적층체를 관통하는 복수의 채널막들이 위치하는 셀 영역 및 상기 적층체의 단부가 위치하는 제1 연결 영역을 포함하고,
    상기 계단 구조들 및 상기 개구부는 상기 제1 연결 영역에 배치되는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 기판의 상부면과 평행한 제1 방향으로 서로 이격하여 배치되며 상기 적층체를 관통하는 복수의 채널막들이 위치하는 제1, 제2 셀 영역, 상기 제1 셀 영역과 상기 제2 셀 영역 사이에 배치되는 제2 연결 영역을 포함하고,
    상기 계단 구조들 및 상기 개구부는 상기 제2 연결 영역에 배치되는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제1 방향을 따라 연장되며 상기 적층체를 제1 및 제2 메모리 블록으로 분리하는 슬릿을 더 포함하고,
    상기 계단 구조들 및 상기 개구부는 상기 제1, 제2 메모리 블록을 분할하지 않는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 개구부에 채워지는 절연막;및
    상기 절연막을 관통하는 컨택 플러그;를 더 포함하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 컨택 플러그는 상기 기판 하부의 베이스층 상에 마련된 하부 배선에 연결되는 반도체 메모리 장치.
  12. 제10 항에 있어서, 상기 컨택 플러그는 상기 기판에 연결되는 반도체 메모리 장치.
  13. 기판 상에 수직 방향으로 돌출된 복수의 채널막들, 상기 채널막들을 따라서 교대로 적층된 복수의 층간절연막들 및 복수의 도전막 패턴들을 포함하는 메모리 구조체;
    상기 기판 하부의 베이스층 상에 배치되며 로직 회로 및 상기 로직 회로에 전기적으로 연결된 하부 배선들을 포함하는 로직 구조체;
    상기 층간절연막들 및 상기 도전막 패턴들의 적어도 일부를 관통하는 계단형 홈들에 마련되며 서로 다른 깊이로 함몰된 계단 구조들;
    상기 수직 방향으로 상기 도전막 패턴들 및 상기 층간절연막들을 관통하여 상기 기판에 연결되며 각각 측벽에 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이를 갖는 스텝들을 갖는 복수의 개구부들; 및
    상기 개구부들에 채워진 절연막을 관통하여 상기 하부 배선들에 연결되는 컨택 플러그들;을 포함하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 기판의 상부면에 평행한 제1 방향을 따라 교대로 배치되는 복수의 셀 영역들 및 연결 영역들을 포함하고,
    상기 채널막들은 상기 셀 영역들에 배치되고, 상기 개구부들은 상기 연결 영역들에 배치되는 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 로직 회로를 구성하는 엘리먼트들이 상기 복수의 셀 영역들에 분산하여 배치되고,
    상기 하부 배선들은 상기 로직 회로를 구성하는 엘리먼트들에 연결되고,
    상기 하부 배선들 각각의 상기 제1 방향 길이는 상기 셀 영역들 각각의 상기 제1 방향 길이보다 작은 반도체 메모리 장치.
  16. 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 적층하여 예비 적층체를 형성하는 단계;
    상기 예비 적층체에 복수의 계단 구조들을 형성하는 단계;및
    상기 계단 구조들이 서로 다른 깊이로 단계적으로 함몰되도록 상기 예비 적층체를 함몰 식각하는 단계를 포함하며,
    상기 함몰 식각 단계에서 상기 계단 구조들 외측 개구부 형성 예정 부위의 예비 적층체를 함께 식각하여 상기 계단 구조들 간 함몰 깊이 차이에 해당하는 높이의 스텝들을 구비하는 개구부를 형성하는 반도체 메모리 장치의 형성 방법.
  17. 제16 항에 있어서,
    상기 계단 구조들을 형성하는 단계는,
    상기 적층체 상에 복수의 오프닝들 갖는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 베리어로 이용한 패드 식각 공정으로 상기 적층체를 식각하는 단계;
    상기 오프닝들의 개구 폭을 늘리는 트리밍 공정을 수행하는 단계;를 포함하며,
    상기 패드 식각 공정과 상기 트리밍 공정은 번갈아 반복적으로 수행되는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 패드 식각 공정의 식각 깊이는 상기 제1 물질막들의 수직적 피치에 해당하는 반도체 메모리 장치의 형성방법.
  19. 제16 항에 있어서,
    상기 함몰 식각 단계는,
    상기 계단 구조들의 적어도 하나 및 상기 개구부 형성 예정 부위를 노출하는 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 배리어로 이용한 제1 함몰 식각 공정으로 상기 예비 적층체를 식각하여 상기 제2 마스크 패턴에 의해 노출된 계단 구조를 제1 깊이만큼 함몰시키고, 상기 개구부 형성 예정 부위에 상기 제1 깊이의 트렌치를 형성하는 단계;
    상기 함몰된 계단 구조를 포함하여 상기 계단 구조들의 적어도 하나 및 상기 트렌치를 노출하는 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 식각 배리어로 이용한 제2 함몰 식각 공정으로 상기 예비 적층체를 식각하여 상기 제3 마스크 패턴에 의해 노출된 계단 구조 및 상기 트렌치를 제2 깊이만큼 추가 함몰시키는 단계;를 포함하는 반도체 메모리 장치의 형성방법.
  20. 제19 항에 있어서, 상기 계단 구조를 노출하는 상기 제2 마스크 패턴의 개구 면적이 상기 계단 구조의 개구 면적보다 큰 반도체 메모리 장치의 형성방법.
  21. 제19 항에 있어서, 상기 함몰된 계단 구조를 노출하는 제3 마스크 패턴의 개구 면적이 상기 함몰된 계단 구조의 개구 면적보다 크고, 상기 트렌치를 노출하는 상기 제3 마스크 패턴의 개구 면적이 상기 트렌치의 개구 면적 보다 큰 반도체 메모리 장치의 형성방법.
  22. 제19 항에 있어서, 상기 제1 함몰 식각 단계 및 상기 제2 함몰 식각 단계의 식각 깊이는 상기 제1 물질막들의 수직적 피치의 K(상기 K는 2 이상 N+1 이하의 자연수)배인 반도체 메모리 장치의 형성방법.
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