CN110021607B - 三维半导体器件及其形成方法 - Google Patents

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Abstract

提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。

Description

三维半导体器件及其形成方法
相关申请的交叉引用
2018年1月10日在韩国知识产权局提交的主题为“Three-DimensionalSemiconductor Device”(三维半导体器件)的韩国专利申请No.10-2018-0003256、2018年9月5日在美国专利商标局提交的美国专利申请No.16/121,911和2018年12月18日在韩国知识产权局提交的韩国专利申请No.10-2018-0164356通过引用被全部结合于此。
技术领域
本公开涉及半导体器件，更具体地，涉及包括穿过栅极堆叠结构的贯穿区域的三维半导体器件。
背景技术
已经开发了具有在垂直于半导体基板的表面的方向上堆叠的栅电极的半导体器件。为了在半导体器件中实现高度集成，已经增加了所堆叠的栅电极的数量。然而，随着所堆叠的栅电极的数量逐渐增加，将这样的栅电极电连接到***电路的难度水平也随之增大，从而导致缺陷。
发明内容
根据实施例的一个方面，一种三维半导体器件可以包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
根据实施例的一个方面，一种三维半导体器件可以包括：下基板；下部结构，所述下部结构设置在所述下基板上并且包括***电路；设置在所述下部结构上的上基板；间隙填充层，所述间隙填充层设置在位于所述上基板内的基板孔内；栅极堆叠结构，所述栅极堆叠结构设置在所述上基板上并包括栅电极；以及穿过所述栅极堆叠结构的贯穿区域，其中，所述贯穿区域的侧面包括台阶部分。
根据实施例的一个方面，一种三维半导体器件可以包括：存储单元阵列区域；延伸区域，设置在所述存储单元阵列区域的两侧；主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域；栅极堆叠结构，所述栅极堆叠结构设置在所述存储单元阵列区域内并且延伸到所述延伸区域中；垂直沟道结构，所述垂直沟道结构设置在所述主隔离结构之间，并在所述存储单元阵列区域内穿过所述栅极堆叠结构；以及至少一个贯穿区域，所述至少一个贯穿区域设置在所述存储单元阵列区域或所述延伸区域内并且穿过所述栅极堆叠结构，所述至少一个贯穿区域的侧面包括至少一个台阶部分。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：
图1示出了根据示例实施例的半导体器件的示意性框图；
图2示出了根据示例实施例的半导体器件的存储单元阵列区域的示例的示意性电路图；
图3A示出了根据示例实施例的三维半导体器件的示例的示意性俯视图；
图3B示出了图3A的三维半导体器件的示例的示意性透视图；
图4和图5示出了图3A的三维半导体器件的示例的示意性横截面视图；
图6A示出了图3A的三维半导体器件的修改示例的示意性俯视图；
图6B示出了图3B的三维半导体器件的修改示例的示意性透视图；
图7A示出了根据示例实施例的三维半导体器件的一部分的示意性横截面视图；
图7B示出了根据示例实施例的三维半导体器件的一部分的修改示例的示意性横截面视图；
图8A和8B示出了图4的区域A1和A2的局部放大图；
图9示出了根据示例实施例的半导体器件的修改示例的示意性俯视图；
图10A示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；
图10B示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；
图10C示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；
图11A示出了根据示例实施例的三维半导体器件的修改示例的示意性透视图；
图11B示出了根据示例实施例的三维半导体器件的修改示例的示意性横截面视图；
图12示出了根据示例实施例的三维半导体器件的修改示例的横截面视图；
图13A和图13B示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图；
图14示出了根据示例实施例的三维半导体器件的修改示例的俯视图；
图15示出了根据示例实施例的三维半导体器件的修改示例的俯视图；
图16示出了根据示例实施例的三维半导体器件的修改示例的俯视图；
图17示出了根据示例实施例的三维半导体器件的修改示例的俯视图；
图18A和18B示出了根据示例实施例的形成三维半导体器件的方法的工艺流程图；
图19、图20、图21、图22、图23和图24示出了根据示例实施例的形成三维半导体器件的方法的示意性透视图；以及
图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图29A、图29B、图30A、图30B、图31A和图31B示出了根据示例实施例的形成三维半导体器件的方法的示意性横截面视图。
具体实施方式
将参考图1描述根据示例实施例的三维半导体器件的示例。
图1是根据示例实施例的半导体器件的示意性框图。
参考图1，根据示例实施例的半导体器件10可以包括存储单元阵列区域20和控制逻辑区域30。存储单元阵列区域20可以包括多个存储块BLK，并且每个存储块BLK可以包括多个存储单元。控制逻辑区域30可以包括行译码器32、页缓冲器34和控制电路36。
每个存储块BLK的存储单元可以经由串选择线SSL、多条字线WL和接地选择线GSL连接到行译码器32，并且可以经由多条位线BL连接到页缓冲器34。在示例实施例中，布置在同一行上的多个存储单元可以连接到公共字线WL，并且布置在同一列中的多个存储单元可以连接到相同的公共位线BL。
行译码器32可以将输入地址进行译码以产生并传输用于字线WL的驱动信号。响应于控制电路36的控制，行译码器32可以将由控制电路36的电压产生电路产生的字线电压提供给字线WL中的选定字线WL和未选定字线WL。
页缓冲器34可以经由位线BL连接到存储单元阵列区域20，以读取存储在存储单元中的信息。页缓冲器34可以临时存储要存储在存储单元中的数据，或者可以根据操作模式感测存储在存储单元中的数据。
页缓冲器34可以包括列译码器和读出放大器。列译码器可以选择性地激活存储单元阵列区域20的位线BL，读出放大器可以在读取操作期间感测由列译码器选择的位线BL的电压，以读取存储在所选择的存储单元中的数据。
控制电路36可以控制行译码器32和页缓冲器34的操作。控制电路36可以接收外部控制信号和外部电压，并且可以响应于接收到的控制信号而操作。
控制电路36可以包括电压产生电路，其可以使用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)。控制电路36可以响应于控制信号控制读取、写入和/或擦除操作。
此外，控制电路36可以包括输入/输出(I/O)电路。该I/O电路可以在编程操作中接收数据DATA并将DATA发送到页缓冲器34，并且可以在读取操作中向外输出从页缓冲器34接收的DATA。
将参考图2描述包括在根据上面参考图1描述的示例实施例的三维半导体器件10(图1)中的存储单元阵列区域20(图1)的每个存储块BLK的电路的示例。图2是存储单元阵列区域20的存储块BLK中的电路图的示例。
参考图2，存储单元阵列区域20(图1)的每个存储器块BLK可以包括彼此串联连接的存储单元MC，以及串联连接到存储单元MC的两端的第一选择晶体管ST1和第二选择晶体管ST2。第一选择晶体管ST1和第二选择晶体管ST2以及第一选择晶体管ST1与第二选择晶体管ST2之间的存储单元MC可以构成存储串S。
彼此串联连接的存储单元MC可以分别连接到用于选择存储单元MC的字线WL。第一选择晶体管ST1的栅极端子可以连接到第一选择线SL1，第一选择晶体管ST1的源极端子可以连接到公共源极线CSL。第二选择晶体管ST2的栅极端子可以连接到第二选择线SL2，第二选择晶体管ST2的源极端子可以连接到存储单元MC的漏极端子。在示例中，第一选择晶体管ST1可以是接地选择晶体管，第二选择晶体管ST2可以是串选择晶体管。在示例中，第一选择线SL1可以是图1的接地选择线GSL，第二选择线SL2可以是图1的串选择线SSL。
图2示出了其中单个第一选择晶体管ST1和单个第二选择晶体管ST2连接到彼此串联连接的存储单元MC的结构。在不同的方式中，多个第一选择晶体管ST1或多个第二选择晶体管ST2也可以连接到存储单元MC。
在示例中，第一虚设线DL1可以设置在字线WL中的最下面的字线WL和第一选择线SL1之间，第二虚设线DL2可以设置在字线WL中的最上面的字线WL和第二选择线SL2之间。第一虚设线DL1可以被设置为单个或多个第一虚设线DL1，第二虚设线DL2可以被提供为单个或多个第二虚设线DL2。
第二选择晶体管ST2的漏极端子可以连接到位线BL。当通过第二选择线SL2将信号施加到第二选择晶体管ST2的栅极端子时，通过位线BL施加的信号可以被发送到彼此串联连接的存储单元MC，因此可以执行数据读取或写入操作。此外，可以通过基板将具有特定值的数据擦除电压施加到存储单元MC来执行擦除存储在存储单元MC中的数据的数据擦除操作。
根据示例实施例的半导体器件10可以包括至少一个虚设串DS。该至少一个虚设串DS可以包括具有与位线BL电隔离的虚设沟道的串。
图3A是示意性地示出根据示例实施例的三维半导体器件10的示例的俯视图。图3B是示意性地示出根据示例实施例的三维半导体器件10a的示例的透视图。图4是沿图3A的线I-I′截取的横截面视图，图5是沿图3A的线II-II′截取的横截面视图。
参考图3A、图3B、图4和图5，三维半导体器件10可以包括下基板105、设置在下基板105上的下部结构110、设置在下部结构110上的上基板150以及设置在上基板150上的栅极堆叠结构270。下基板105可以是由半导体材料(例如，单晶硅等)形成的半导体基板，上基板150可以是由半导体材料(例如，多晶硅等)形成的半导体基板。
下部结构110可以包括设置在由隔离区115限定的有源区域120内的***电路PCIR和覆盖***电路PCIR的下绝缘层140。***电路PCIR可以包括***晶体管PTR和电连接到***晶体管PTR的***布线130。下绝缘层140可以由氧化硅形成。
三维半导体器件10可以包括设置在穿过上基板150的第一基板孔155a内的第一间隙填充层160a和设置在上基板150的侧表面上的中间绝缘层162。第一间隙填充层160a和中间绝缘层162可以由相同的绝缘材料(例如氧化硅)形成。
栅极堆叠结构270可以包括在垂直于上基板150的表面的方向上(例如，沿着Z方向)堆叠同时彼此间隔开的栅电极。栅极堆叠结构270的栅电极可以由导电材料形成，该导电材料包括掺杂硅、金属氮化物(例如，TiN)、金属硅化物(例如，WSi、TiSi、TaSi等)或金属(例如，W)中的至少一种。掺杂硅可以是包括n型杂质(例如，P、As等)或p型杂质(例如，B等)的多晶硅。
三维半导体器件10可以包括设置在栅极堆叠结构270的最下面的栅电极与上基板150之间的下层间绝缘层210L、设置在栅极堆叠结构270的最上面的栅电极上的上层间绝缘层210U、以及设置在栅极堆叠结构270的栅电极之间的中间层间绝缘层210M。栅极堆叠结构270的栅电极可以堆叠在上基板150上的存储单元阵列区域20内，同时彼此间隔开，并且可以延伸到上基板150上的延伸区域22中以在延伸区域22内具有焊盘区域P。
在栅极堆叠结构270的栅电极中，位于最上面的栅电极下方的每个栅电极可以包括交叠区域(即，栅电极与其正上方的栅电极交叠的区域)和非交叠区域(即，栅电极不与其正上方的栅电极交叠的区域)。非交叠区域可以是焊盘区域P，例如，位于最上面的栅电极下方的每个栅电极在非交叠区域中具有暴露表面。
如上面参考图1和2所描述的，存储单元阵列区域20可以是其中可以形成包括图2的存储单元MC的存储块BLK的区域，延伸区域22可以是可以设置焊盘区域P的区域，其中焊盘区域P是通过形成在存储单元阵列区域20内的栅极堆叠结构270的栅电极的延伸所形成的。这里，焊盘区域P可以是栅电极的可与电连接到图1的行译码器32的栅极接触插塞280g接触的区域，例如，栅极接触插塞280g可以从焊盘区域P朝向栅极堆叠结构270的顶部竖直地延伸。
在示例实施例中，在俯视图中，从存储单元阵列区域20到延伸区域22的方向可以称为第一方向X，垂直于第一方向X的方向可以称为第二方向Y，并且在横截面视图中，垂直于上基板150的表面的方向可以称为第三方向Z。
在示例实施例中，栅极堆叠结构270的栅电极可以包括下栅电极GE_L、设置(例如，堆叠)在下栅电极GE_L上的中间栅电极GE_M、以及设置(例如，堆叠)在中间栅电极GE_M上的上栅电极GE_U。在示例实施例中，栅极堆叠结构270的栅电极可以包括在下栅电极GE_L和中间栅电极GE_M之间的虚设栅电极GE_D1，以及在中间栅电极GE_M和上栅电极GE_U之间的缓冲栅电极GE_D2。这里，缓冲栅电极GE_D2也可以称为虚设栅电极。
在示例实施例中，下栅电极GE_L可以是上述的图2的第一选择线SL1和/或上述的图1的接地选择线GSL。虚设栅电极GE_D1可以是上述的图2中的第一虚设线DL1，中间栅电极GE_M可以是上述的图1和图2的字线WL，缓冲栅电极GE_D2可以是上述的图2的第二虚设线DL2，上栅电极GE_U可以是上述的图2的第二选择线SL2和上述的图1的串选择线SSL。
延伸区域22可以包括第一台阶区域22a、第二台阶区域22c、以及在第一台阶区域22a和第二台阶区域22c之间的缓冲区域22b。第一台阶区域22a可以是其中上栅电极GE_U的焊盘区域P可以以阶梯形状设置的区域，第二台阶区域22c可以是中间栅电极GE_M的焊盘区域P、虚设栅电极GE_D1的焊盘区域P以及下栅电极GE_L的焊盘区域P可以以阶梯形状设置的区域。
三维半导体器件10可以包括穿过栅极堆叠结构270的第一焊盘贯穿区域TH1。第一焊盘贯穿区域TH1可以与第一间隙填充层160a交叠，例如，第一焊盘贯穿区域TH1的底部可以在第一间隙填充层160a的顶部上居中。在示例实施例中，第一焊盘贯穿区域TH1可以穿过栅极堆叠结构270的位于第一台阶区域22a与第二台阶区域22c之间的缓冲区域22b内的栅电极，并且可以穿过所述栅电极之间的中间层间绝缘层210M，例如，第一焊盘贯穿区域TH1是穿透图4中的栅极堆叠结构270的白色部分。此外，第一焊盘贯穿区域TH1可以穿过下层间绝缘层210L。
在示例实施例中，第一焊盘区域TH1可以包括下贯穿区域TH1_L和位于下贯穿区域TH1_L上的上贯穿区域TH1_U。上贯穿区域TH1_U的沿X方向的宽度可以比下贯穿区域TH1_L的沿X方向的宽度宽。例如，上贯穿区域TH1_U的侧表面可以不与下贯穿区域TH1_L的侧表面竖直地对齐，例如，下贯穿区域TH1_L可以相对于上贯穿区域TH1_U居中。在示例实施例中，上贯穿区域TH1_U在其竖直方向上(例如，沿着Z方向)的长度可以大于下贯穿区域TH1_L在其竖直方向上(例如，沿着Z方向)的长度。
在示例实施例中，第一焊盘贯穿区域TH1的侧面可以包括台阶部分S1。相比于栅极堆叠结构270的上表面，台阶部分S1可以(例如，沿着Z方向)更靠近栅极堆叠结构270的下表面。下面将参考图8A更详细地描述台阶部分S1。
三维半导体器件10可以包括覆盖栅极堆叠结构270的一部分的上绝缘层230。上绝缘层230可以覆盖栅极堆叠结构270的栅电极的位于最上面的栅电极GE_U下方并且在延伸区域22内的部分。因此，上绝缘层230可以设置在延伸区域22内。
在示例实施例中，上绝缘层230可以覆盖第一焊盘贯穿区域TH1的上部，并且可以与第一焊盘贯穿区域TH1一体地形成。第一焊盘贯穿区域TH1和上绝缘层230可以由例如氧化硅形成。
三维半导体器件10可以包括垂直沟道结构VS，垂直沟道结构VS穿过上层间绝缘层210U、中间层间绝缘层210M和下层间绝缘层210L，同时穿过栅极堆叠结构270。垂直沟道结构VS可以连接到上基板150。垂直沟道结构VS可以设置在存储单元阵列区域20内。
如图3B所示，在栅极堆叠结构270中，设置在第二台阶区域22c内的焊盘区域P可以以阶梯形状设置。这里，将参考图3B描述由一对第一主隔离结构MS1(沿Y方向彼此相邻)和设置在这一对第一主隔离结构MS1之间的第二主隔离结构MS2限定的第二台阶区域22c的阶梯形状。这种阶梯形状可以是彼此相邻的一对存储块BLK的阶梯形状。
参考图3B，以阶梯形状设置的栅电极的焊盘区域P在下文中将被称为“台阶部分”。焊盘区域P可以包括与第一主隔离结构MS1相邻的第一台阶组SG1、设置在第一台阶组SG1之间的中心处的第二台阶组SG2、以及设置在第一台阶组SG1和第二台阶组SG1之间的第三台阶组SG3。例如，如图3B所示，第一台阶组SG1可以沿着Y方向与每一个第一主隔离结构MS1紧邻(例如，在图3B中示出了与两个第一主隔离结构MS1中的每一个对应的两个第一台阶组SG1)。例如，如图3B中进一步所示，第二台阶组SG2可以在两个第一主隔离结构MS1之间，例如在该两个第一主隔离结构MS1之间的中心处，并且第三台阶组SG3可以在第二台阶组SG2与两个第一主隔离结构MS1中的相应一个第一主隔离结构MS1之间。第三台阶组SG3可以与第一台阶组SG1相邻。第二台阶组SG2可以被第二主隔离结构MS2分开。
在示例实施例中，第二台阶组SG2和第三台阶组SG3之间可以设置有虚设区域DA。虚设区域DA可以是未形成台阶部分的区域。
第一台阶组SG1的各个台阶部分可以在远离第一主隔离结构MS1的方向上升高第一高度。这里，第一高度可以是在垂直于上基板150的表面的方向上间隔开的栅电极中的两个相邻的栅电极之间的高度差。
第一台阶组SG1的台阶部分可以在远离存储单元阵列区域20的方向上降低高于第一高度的第二高度。例如，第二高度可以是沿竖直方向依次布置的第一栅电极、第二栅电极和第三栅电极中的第一栅电极与第三栅电极之间的高度差。
与第一台阶组SG1的台阶部分相比，第二台阶组SG2的至少一部分台阶部分可以与上基板150相邻，例如，第二台阶组SG2与上基板150之间的竖直距离可以小于第一台阶组SG1和上基板150之间的竖直距离。与第二台阶组SG2的台阶部分相比，第三台阶组SG3的至少一部分台阶部分可以与上基板150相邻，例如，第二台阶组SG2和上基板150之间的竖直距离可以大于第三台阶组SG3和上基板150之间的垂直距离。与第一台阶组SG1的台阶部分相比，第三台阶组SG3的台阶部分可以与上基板150相邻。
在修改示例中，如上所述，设置在第二台阶组SG2和第三台阶组SG3之间的虚设区域DA可以用图6A和图6B的第二焊盘贯穿区域TH2代替。将参考图6A和6B描述这样的修改示例。
图6A是示意性地示出根据示例实施例的三维半导体器件10的修改示例的俯视图。图6B是示意性地示出根据示例实施例的三维半导体器件10的修改示例的透视图。
参考图6A和图6B，在三维半导体器件10a中，图3A和图3B的虚设区域DA可以用第二焊盘贯穿区域TH2代替。因此，上基板150可以包括第二间隙填充层160b，第二间隙填充层160b设置在上基板150与第二焊盘贯穿区域TH2交叠的区域中。
将参考图7A描述上述的垂直沟道结构VS的示例。图7A是示意性地示出垂直沟道结构VS以及栅极的横截面视图，以示出根据示例实施例的三维半导体器件中的垂直沟道结构VS和栅极的示例。
参考图7A，垂直沟道结构VS可以设置在穿过栅极堆叠结构270、下层间绝缘层210L、中间层间绝缘层210M和上层间绝缘层210U的沟道孔234内。在示例实施例中，垂直沟道结构VS可以包括在垂直于上基板150的表面的方向上延伸并且穿过栅极堆叠结构270的绝缘芯层248、覆盖绝缘芯层248的侧表面和底表面的沟道半导体层246、围绕沟道半导体层246的外表面的第一栅极电介质240、以及设置在绝缘芯层248上并且电连接到沟道半导体层246的焊盘层250。
沟道半导体层246可以电连接到上基板150。沟道半导体层246可以由半导体材料(例如硅等)形成。
焊盘层250可以由例如具有n型导电性的多晶硅形成。绝缘芯层248可以由绝缘材料(例如氧化硅等)形成。
三维半导体器件10可以包括介于栅极堆叠结构270的栅电极与垂直沟道结构VS之间并且延伸到栅电极的上表面和下表面上的第二栅极电介质268。第一栅极电介质240和第二栅极电介质268中的至少一个可以包括用于存储信息的层。例如，第一栅极电介质240可以包括用于存储信息的层。然而，示例实施例不限于此，例如，第二栅极电介质268还可以包括用于存储信息的层。
下面将描述包括用于存储信息的层的第一栅极电介质240的示例。第一栅极电介质240可以包括隧道电介质242、信息存储层243以及阻挡电介质244。
信息存储层243可以设置在隧道电介质242和阻挡电介质244之间。隧道电介质层242可以与沟道半导体层246相邻，阻挡电介质244可以与栅极堆叠结构270相邻。隧道电介质242可以包括例如氧化硅和/或掺杂杂质的氧化硅。阻挡电介质244可以包括氧化硅和/或高k电介质。
信息存储层243可以介于沟道半导体层246和中间栅电极GE_M之间，并且可以是用于存储信息的层。例如，信息存储层243可以由诸如氮化硅的材料形成，该材料可以捕获并保留通过隧道电介质242从沟道半导体层246注入的电子，或者可以根据非易失性存储装置(例如，闪存装置等)的操作条件来去除在信息存储层243内捕获的电子。第二栅极电介质268可以包括高k电介质，例如AlO等。
信息存储层243可以在面对栅极堆叠结构270的中间栅电极GE_M的区域中存储信息，中间栅电极GE_M可以对应于上面在图1和图2中描述的图1和图2的字线WL。其中垂直沟道结构VS的信息存储层243可以存储信息的区域可以沿垂直于上基板150的表面的方向布置，并且可以构成上面在图2中描述的存储单元MC。沟道半导体层246可以直接连接到上基板150，但是示例实施例不限于此。
将参考图7B描述垂直沟道结构VS的修改示例。图7B是示意性地示出根据示例实施例的三维半导体器件中的垂直沟道结构VS的修改示例的横截面视图。
参考图7B，在栅极堆叠结构270的栅电极中，最靠近上基板150的下栅电极GE_L与下栅电极GE_L上的虚设栅电极GE_D1之间的间隔可以大于其他栅电极之间的间隔。如上面在图7A中所描述的，垂直沟道结构VS′可以设置在沟道孔234内。
在示例实施例中，垂直沟道结构VS′可以包括设置在沟道孔234下方并且面向下栅电极GE_L的下沟道半导体层235、设置在下沟道半导体层235上的绝缘芯层248、覆盖绝缘芯层248的侧表面和底表面的上沟道半导体层246′、围绕上沟道半导体层246′的外表面的第一栅极电介质240、以及设置在绝缘芯层248上并且电连接到沟道半导体层246的焊盘层250。下沟道半导体层235可以直接连接到上基板150，并且可以形成为外延半导体层。上沟道半导体层246′可以由半导体材料(例如硅等)形成。
第一栅极电介质240可以与上面在图7A中描述的相同。此外，可以设置可介于垂直沟道结构VS′和栅极堆叠结构270之间并且可以延伸到栅极堆叠结构270的栅电极的上表面和下表面上的第二栅极电介质268，如上面在图7A中描述的。
再参考图3A至图5，三维半导体器件10可以包括上层间绝缘层210U和设置在上层间绝缘层210U上的第一覆盖绝缘层255。第一覆盖绝缘层255可以由例如氧化硅形成。
三维半导体器件10可以包括横跨存储单元阵列区域20和延伸区域22的主隔离结构MS。如上面在图1中所描述的，图1的存储单元阵列区域20内的每个存储器块BLK可以位于彼此相邻的一对主隔离结构MS之间。
三维半导体器件10可以包括设置在主隔离结构MS之间的辅助隔离结构SS。在示例实施例中，辅助隔离结构SS可以包括沿着X方向横跨存储单元阵列区域20并且延伸到延伸区域22的一部分中的线形状的辅助隔离结构，以及布置在延伸区域22内的辅助隔离结构。在示例实施例中，相应的辅助隔离结构SS的长度比主隔离结构MS的长度短。
因此，辅助隔离结构SS可以具有线形状，并且可以沿线形状的长度方向在延伸区域22的所述一部分内间隔开。因此，位于彼此相邻的一对主隔离结构MS之间且设置在同一平面上的至少一个中间栅电极GE_M可以不被辅助隔离结构SS完全分开，从而用作单个字线。在彼此相邻的一对主隔离结构MS之间，辅助隔离结构SS可以将上栅电极GE_U分隔为多个上栅电极GE_U(图3B)。
在示例实施例中，绝缘线232可以设置在彼此相邻的一对主隔离结构MS之间，并且可以设置在辅助隔离结构SS之间以将上栅电极GE_U分为多个上栅电极GE_U(图5)。绝缘线232可以设置在比中间栅电极GE_M的高度高的高度处。
主隔离结构MS和辅助隔离结构SS可以设置在上基板150上，并且可以穿过栅极堆叠结构270。主隔离结构MS和辅助隔离结构SS可以穿过栅极堆叠结构270、下层间绝缘层210L、中间层间绝缘层210M、上层间绝缘层210U和上绝缘层230。主隔离结构MS和辅助隔离结构SS中的每个可以包括导电图案276和覆盖导电图案276的侧表面的间隔物274。
间隔物274可以由绝缘材料(例如氧化硅、氮化硅等)形成。间隔物274可以将导电图案276与栅极堆叠结构270间隔开。
导电图案276可以由导电材料形成，该导电材料包括掺杂多晶硅、金属氮化物(例如，氮化钛等)或金属(例如，钨等)中的至少一种。在示例实施例中，导电图案276也可以称为源极接触插塞。
主隔离结构MS可以包括第一主隔离结构MS1以及位于第一主隔离结构MS1之间的第二主隔离结构MS2。在示例实施例中，第二主隔离结构MS2可以以单线形状横跨存储单元阵列区域20，延伸到延伸区域22中，并且包括其中单条线可以分割成两条线的部分MS2′，从而围绕第一焊盘贯穿区域TH1(图3A-3B)。如上所述，第二主隔离结构MS2的分割部分MS2′的两条线可以组合成单条线以横跨延伸区域22的剩余部分。在示例实施例中，第二主隔离结构MS2的分割部分MS2′可以包括突出部分，该突出部分沿着从围绕第一焊盘贯穿区域TH1的分割部分MS2′的一部分到辅助隔离结构SS的方向延伸。在示例实施例中，第二主隔离结构MS2的分割部分MS2′可以设置在至少一些辅助隔离结构SS之间。
三维半导体器件10可以包括在主隔离结构MS和辅助隔离结构SS下方的位于上基板150内的杂质区域272。杂质区域272可以具有n型导电性，并且上基板150的与杂质区域272相邻的部分可以具有p型导电性。杂质区域272可以是上述的图1和图2的公共源极线CSL。
三维半导体器件10可以包括设置在第一覆盖绝缘层255上的第二覆盖绝缘层278，以覆盖主隔离结构MS和辅助隔离结构SS。第二覆盖绝缘层278可以由例如氧化硅形成。
三维半导体器件10可以包括位线接触插塞280b和栅极接触插塞280g，位线接触插塞280b穿过第一覆盖绝缘层255和第二覆盖绝缘层278并且电连接到垂直沟道结构VS的位线接触插塞280b，栅极接触插塞280g延伸到栅极堆叠结构270的栅电极的焊盘区域P上，同时穿过第一覆盖绝缘层255和第二覆盖绝缘层278，以电连接到栅电极的焊盘区域P。
三维半导体器件10a可以包括***接触插塞，其中，***接触插塞穿过第一覆盖绝缘层255和第二覆盖绝缘层278，穿过第一焊盘贯穿区域TH1，并且向下延伸以电连接到在下部结构110内的***电路PCIR的***布线130。***接触插塞可以包括栅极***接触插塞284g。栅极***接触插塞284g可以穿过上基板150。例如，栅极***接触插塞284g可以顺序地穿过栅极堆叠结构270和第一间隙填充层160a，并且可以延伸到下部结构110中以电连接到***布线130。
三维半导体器件10可以包括设置在第二覆盖绝缘层278上的上布线。上布线可以包括电连接到位线接触插塞280b的位线290b和电连接到栅极接触插塞280g的栅极连接布线290g。在示例实施例中，栅极连接布线290g的至少一部分可以电连接到栅极***接触插塞284g。因此，栅极堆叠结构270的至少一部分栅电极可以通过第一焊盘贯穿区域TH1电连接到上基板150下方的***电路PCIR。
可选地，栅极堆叠结构270的至少一部分栅电极可以通过第一焊盘贯穿区域TH1并且通过上面在图6A和6B中描述的第二焊盘贯穿区域TH2电连接到上基板150下方的***电路PCIR。
如上所述，将参考图8A和8B描述如上描述的第一焊盘贯穿区域TH1的侧面和栅极堆叠结构270的栅电极的焊盘区域P。图8A和8B是图4的区域“A1”和“A2”的局部放大图。这里，区域“A1”可以表示上述的第一焊盘区域TH1的每一侧的台阶部分S1，区域“A2”可以表示栅极堆叠结构270的焊盘区域P。
首先参考图4和图8A，第一焊盘贯穿区域TH1的侧面的台阶部分S1在台阶部分S1(在图8A的区域A1中)的水平方向上的宽度可以比栅极堆叠结构270的焊盘区域P在焊盘区域P(在图8A的区域A2中)的水平方向上的宽度窄。在示例中，栅极堆叠结构270的栅电极的位于第一焊盘贯穿区域TH1的侧面的台阶部分S1中的部分(例如，栅电极的在图8A的区域A1中限定台阶部分的部分)和栅极堆叠结构270的栅电极的位于栅极堆叠结构270的焊盘区域P(例如，栅电极的在图8A的区域A2中限定焊盘区域P的部分)中的部分在紧邻第一焊盘贯穿区域TH1的区域处可具有增加的厚度。
例如，栅极堆叠结构270的栅电极可以延伸以具有第一厚度，并且可以在第一焊盘贯穿区域TH1的侧面的台阶部分S1中和在栅极堆叠结构270的焊盘区域P中具有大于第一厚度的第二厚度。然而，示例实施例不限于此。例如，如图8B所示，栅极堆叠结构270的栅电极的位于第一焊盘贯穿区域TH1的侧面的台阶部分S1中的部分的厚度和栅极堆叠结构270的栅电极的位于栅极堆叠结构270的焊盘区域P中的部分的厚度可以与栅电极的其他部分的厚度相同。
在前文中，已经参考图3A至图5主要描述了设置在一对第一主隔离结构MS1之间的第一焊盘贯穿区域TH1和第二主隔离结构MS2，但是示例实施例不限于此。例如，第一焊盘贯穿区域TH1和第二主隔离结构MS2可以分别形成为多个第一焊盘贯穿区域TH1和多个第二主隔离结构MS2。
如上所述，将参考图9描述包括可以形成为第一焊盘贯穿区域TH1的第一焊盘贯穿区域TH1和可以形成为第二主隔离结构MS2的第二主隔离结构MS2的三维半导体器件10的示例。这里，三维半导体器件10可以包括上面参考图3A至图5描述的所有组成元件。之前已经描述了如上参考图3A至图5所述的组成元件，因此将省略其详细描述。
图9是示意性地示出根据示例实施例的半导体器件的修改示例的俯视图。
参考图3A至图5和图9，上面在图3A至图5中描述的第一焊盘贯穿区域TH1和第二主隔离结构MS2可以在一个方向上重复布置。因此，可以设置多个第一焊盘贯穿区域TH1。
第一焊盘贯穿区域TH1可以沿与从存储单元阵列区域20到延伸区域22的第一方向X垂直的第二方向Y重复地布置在图9中所示的平面上。例如，如图9中所示，第一焊盘贯穿区域TH1可以沿第二方向Y彼此间隔开，例如，每个第一焊盘贯穿区域TH1可以具有沿第二方向Y的纵向方向，并且可以仅沿着两个存储块BLK而延伸。
如上面在图3A至图5中所描述的，每个第一焊盘贯穿区域TH1可以例如连续地被第二主隔离结构MS2的分割部分MS2′围绕。因此，多个第二主隔离结构MS2可以与第一焊盘区域TH1的数量成比例地设置。
主隔离结构MS可以包括第一主隔离结构MS1和第二主隔离结构MS2。每个第二主隔离结构MS2可以设置在第一主隔离结构MS1中的彼此相邻的一对第一主隔离结构MS1之间。因此，第一主隔离结构MS1和第二主隔离结构MS2可以沿第二方向Y重复布置。例如，如图9中所示，第一主隔离结构MS1可以具有在两个相邻的第一焊盘贯穿区域TH1之间沿第一方向X延伸的线形状，第二主隔离结构MS2可以沿第一方向X延伸并且围绕相应的第一焊盘贯穿区域TH1，例如，第一主隔离结构MS1和第二主隔离结构MS2可以在第二方向Y上交替。
如上面在图3A到5中所描述的，每个第一焊盘贯穿区域TH1可以将栅极堆叠结构270的栅电极电连接到上基板150下方的***电路PCIR。根据示例实施例，类似于第一焊盘贯穿区域TH1，存储贯穿区域TH3(图9和图10A)可以用于将上面在图3A至图5中描述的位线290b电连接到设置在上基板150下方的***电路PCIR。
将参考图3A至图5以及图9和图10A描述包括如上所述的存储贯穿区域TH3(图9和图10A)的半导体器件的示例。图10A是沿图9的线III-III′的示意性横截面视图。这里，之前已经描述了如上参考图3A至图5和图9描述的组成元件，因此将省略其详细描述。
参考图3A至图5、图9以及图10A，根据实施例的三维半导体器件可以包括设置在位于存储单元阵列区域20内的主隔离结构MS中的彼此相邻的第一主隔离结构MS1和第二主隔离结构MS2之间的存储贯穿区域TH3。因此，如上所述，存储块BLK可以沿第二方向Y重复布置，以这种方式重复布置的至少一个存储块BLK可以被存储贯穿区域TH3代替。因此，在俯视图中，至少一个存储贯穿区域TH3可以设置在一对存储块BLK之间，例如，至少一个存储贯穿区域TH3可以具有沿第一方向X的纵向方向。如图10A所示，存储贯穿区域TH3可以穿过栅极堆叠结构270，并且可以沿Z方向穿过下层间绝缘层210L、中间层间绝缘层210M和上层间绝缘层210U。
如上面参考图3A至图5所述，第一焊盘贯穿区域TH1可以设置在延伸区域22内。此外，第一焊盘贯穿区域TH1可以在第一台阶区域22a与第二台阶区域22c之间的缓冲区域22b内穿过栅极堆叠结构270的下栅电极GE_L、虚设栅电极GE_D1、中间栅电极GE_M和缓冲栅电极GE_D2。存储贯穿区域TH3可以设置在存储单元阵列区域20内，并且可以穿过栅极堆叠结构270的下栅电极GE_L、虚设栅电极GE_D1、中间栅电极GE_M、缓冲栅电极GE_D2和上栅电极GE_U。因此，第一焊盘贯穿区域TH1可以沿着第一方向X与上栅电极GE_U间隔开，并且存储贯穿区域TH3可以比第一焊盘贯穿区域TH1更远地穿过上栅电极GE_U。
存储贯穿区域TH3可以由与第一焊盘贯穿区域TH1的材料相同的材料(例如，氧化硅)形成。存储贯穿区域TH3可以包括下贯穿区域TH3_L和位于下贯穿区域TH3_L上的上贯穿区域TH3_U。在存储贯穿区域TH3中，上贯穿区域TH3_U的宽度可以比下贯穿区域TH3_L的宽度宽。如在第一焊盘贯穿区域TH1中那样，存储贯穿区域TH3的侧面可以包括台阶部分S1。存储贯穿区域TH3可以具有设置在其下方的间隙填充层161，以与存储贯穿区域TH3交叠。
间隙填充层161可以由填充穿过上基板150的基板孔155b的绝缘材料形成。间隙填充层161可以由与第一间隙填充层160a的绝缘材料相同的绝缘材料(例如，氧化硅)形成。
位线***接触插塞284b可以穿过存储贯穿区域TH3，可以穿过第一覆盖绝缘层255和第二覆盖绝缘层278以及第二间隙填充层160b，并且可以延伸到下部结构110中以电连接到***电路PCIR的***布线130。每条位线290b可以电连接到位线***接触插塞284b。因此，位线290b可以通过穿过存储贯穿区域TH3的位线***接触插塞284b电连接到***电路PCIR。
在示例实施例中，存储贯穿区域TH3的形状可以类似于第一焊盘贯穿区域TH1的形状，并且存储贯穿区域TH3还可以被修改为具有各种形状。例如，存储贯穿区域TH3可以比第一焊盘贯穿区域TH1更远地穿过上栅电极GE_U，从而被修改为具有与第一焊盘贯穿区域TH1的形状不同的形状。
例如，多个上栅电极GE_U可以在垂直于上基板150的表面的方向上堆叠，并且上栅电极GE_U可以具有布置在延伸区域22内的焊盘区域P以具有阶梯形状。用于形成上栅电极GE_U的阶梯形状的焊盘区域P的图案化工艺可以在要形成存储贯穿区域TH3的位置中图案化上栅电极GE_U，以暴露缓冲栅电极GE_D2。在这种状态下，存储贯穿区域TH3可以通过与形成第一焊盘贯穿区域TH1的工艺相同的工艺形成。根据通过在要形成存储贯穿区域TH3的位置中图案化上栅电极GE_U而形成的缓冲栅电极GE_D2的暴露形状，可以对存储贯穿区域TH3的形状进行各种修改。
图10B和图10C是示出图10A的存储贯穿区域TH3的修改示例的横截面视图。
首先参考图10B，存储贯穿区域TH3′可以在其上部包括台阶部分S2。例如，在存储贯穿区域TH3的上贯穿区域TH3_U中，由栅电极中的最上面的栅电极限定的上贯穿区域TH3_U的宽度可以大于由中间栅电极GE_M限定的上贯穿区域TH3_U的宽度。例如，如图10B所示，存储贯穿区域TH3可以具有在彼此的顶部上的宽度增加的三个垂直部分，其中，第一台阶部分S1和第二台阶部分S2将这些垂直部分分开。
参考图10C，存储贯穿区域TH3”的侧面可以包括多个台阶部分S1′。如上所述，其中可以布置栅极堆叠结构270的栅电极的焊盘区域P的阶梯形状和第一焊盘贯穿区域TH1可以被修改为具有各种形式，而不限于前述示例实施例。
将参考图11A和11B描述如上所述的阶梯形状和第一焊盘贯穿区域TH1的修改示例。
图11A是示意性地示出根据示例实施例的三维半导体器件的修改示例的透视图，图11B是示意性地示出沿着从存储单元阵列区域20到延伸区域22的方向截取的图11A的一部分的横截面视图。这里，将主要描述阶梯形状和第一焊盘贯穿区域TH1的修改示例，并且对其余组成元件的描述可以理解为用上面描述的那些内容替换。因此，将省略其详细描述。
参考图11A和图11B，可以设置如上描述的下基板105、下部结构110和上基板150。设置在上基板150上的栅极堆叠结构370可以包括彼此间隔开并且例如沿垂直于上基板150的表面的第三方向Z堆叠的栅电极。
如上所述，栅极堆叠结构370的栅电极可以彼此间隔开并且在存储单元阵列区域20内堆叠，并且可以延伸到延伸区域22中以在延伸区域22内具有焊盘区域P。栅极堆叠结构370的栅电极可以包括下栅电极GE_L、位于下栅电极GE_L上的虚设栅电极GE_D1、位于虚设栅电极GE_D1上的中间栅电极GE_M、位于中间栅电极GE_M上的缓冲栅电极GE_D2以及位于缓冲栅电极GE_D2上的上栅电极GE_U。
如上所述，延伸区域22可以包括第一台阶区域22a、第二台阶区域22c以及位于第一台阶区域22a和第二台阶区域22c之间的缓冲区域22b。第一台阶区域22a可以是这样的区域，即，在此区域中，台阶部分可由顺序降低的上栅电极GE_U的焊盘区域P形成。第二台阶区域22c可以是可以安置焊盘区域P的区域，焊盘区域P可以布置为具有沿从存储单元阵列区域20到延伸区域22的第一方向降低了第一高度的台阶形状或者具有沿着垂直于第一方向的第二方向升高或降低了比第一高度小的第二高度的阶梯形状。
第一焊盘贯穿区域TH1′可以穿过缓冲区域22b的栅极堆叠结构370。第一间隙填充层160a可以与第一焊盘贯穿区域TH1′交叠，并且可以穿过上基板150。
第一焊盘贯穿区域TH1′的侧面可以包括台阶部分S1。因此，第一焊盘贯穿区域TH1′的侧面可以由多个台阶部分形成。焊盘贯穿区域TH1′可以具有宽度可以朝向其上部分段增加的形状。第一焊盘区域TH1′的台阶部分之间的减小的高度差可以与第二台阶区域22c的焊盘区域P在沿从存储单元阵列区域20到延伸区域22的第一方向减小的高度差基本相同。
将参考图12描述阶梯形状和第一焊盘贯穿区域TH1的修改示例。
图12是示出根据示例实施例的三维半导体器件的修改示例的横截面视图。这里，将主要描述阶梯形状和第一焊盘贯穿区域TH1的修改示例，并且其余构成元件的描述可以理解为用上面描述的那些内容替换。因此，将省略其详细描述。
参考图12，栅极堆叠结构470的栅电极的焊盘区域P可以布置成具有沿着远离存储单元阵列区域20的方向降低了第一高度的台阶形状。布置为具有这样的阶梯形状的焊盘区域P可以是栅电极的台阶部分。
穿过栅极堆叠结构470的第一焊盘贯穿区域TH1”可以具有宽度可以朝向其上部增加的形状。例如，第一焊盘贯穿区域TH1”的侧面可以包括与栅极堆叠结构470的栅电极的阶梯形状相对应的台阶部分S1。例如，当栅极堆叠结构470的栅电极的台阶部分逐渐降低了第一高度时，第一焊盘贯穿区域TH1”的侧面的台阶部分S1也可以逐渐降低。
将参照图13A和图13B描述如上描述的上基板150和/或主隔离结构MS的修改示例。图13A和图13B示出了根据示例实施例的半导体器件的修改示例的示意性横截面视图。图13A是沿图3A的线I-I′截取的横截面视图，图13B是沿图3A的线II-II′截取的横截面视图。这里，将主要描述上基板150和/或主隔离结构MS的修改示例，对其余组成元件的描述可以理解为用上面描述的那些内容替换。因此，将省略其详细描述。
参照图13A和图13B，上基板150′可以包括第一部分150a和第二部分150b。第二部分150b可以设置在第一部分150a上。
第一部分150a的材料可以不同于第二部分的材料。第一部分150a可以由导电材料形成。例如，第一部分150a的导电材料可以包括金属氮化物(例如，TiN、WN等)、金属硅化物(例如，Wsi、TiSi、TaSi等)或者金属(例如，W等)。第二部分150b可以由多晶硅材料形成。例如，第二部分150b的至少一部分可以由具有n型导电性的多晶硅形成。第二部分150b的至少一部分可以是上面描述的图1和图2的公共源极线CSL。第一部分150a可以与垂直沟道结构VS间隔开。第二部分150b可以接触每个垂直沟道结构VS的一部分。
在修改示例中，主隔离结构MS′可以由绝缘材料形成。例如，主隔离结构MS′的绝缘材料可以是氧化硅、氮氧化硅或氮化硅。
如上面参考图3A至图13B所提到的，在示例实施例中，多个第一焊盘贯穿区域TH1可以设置在位于存储单元阵列区域20的一侧的延伸区域22内。然而，示例实施例不限于此。
将参考图14描述第一焊盘贯穿区域TH1的布置的修改示例。图14是示出根据示例实施例的三维半导体器件的修改示例的俯视图。
参考图14，延伸区域22可以设置在存储单元阵列区域20的两侧。因此，单个存储单元阵列区域20可以设置在一对延伸区域22之间。
上述的第一焊盘贯穿区域TH1可以以Z字形形式布置在该对延伸区域22内，其中，存储单元阵列区域20介于第一焊盘贯穿区域TH1之间。
如先前在图3A至图14中所描述的，每个第一焊盘贯穿区域TH1可以被第二主隔离结构MS2的分割部分MS2′围绕。然而，示例实施例不限于此。
将参考图15描述这样的修改示例。图15是示出根据示例实施例的三维半导体器件的修改示例的俯视图。
参考图15，延伸区域22可以设置在存储单元阵列区域20的两侧。如上所述，主隔离结构MS可以横跨存储单元阵列区域20和延伸区域22。主隔离结构MS可以具有其中主隔离结构MS可以彼此平行且彼此间隔开的线形状。
第一焊盘贯穿区域TH1可以设置在位于存储单元阵列区域20的一侧的延伸区域22内。第一焊盘贯穿区域TH1可以在延伸区域22内设置在具有线形状的主隔离结构MS之间。如上所述，设置在具有线形状的主隔离结构MS之间的第一焊盘贯穿区域TH1可以设置在位于存储单元阵列区域20的所述一侧的延伸区域22内。然而，示例实施例不限于此，并可以进行修改。
将参考图16描述如上所述的第一焊盘贯穿区域TH1的布置的修改示例。图16是示出根据示例实施例的三维半导体器件的修改示例的俯视图。
参考图16，第一焊盘贯穿区域TH1可以设置在具有线形状的主隔离结构MS内，并且可以以Z字形形式布置在位于存储单元阵列区域20的两侧的延伸区域22内。如上参考图15和16所述，第一焊盘贯穿区域TH1可以在延伸区域22内设置在具有线形状的主隔离结构MS之间。
将参考图17描述设置在这些主隔离结构MS之间的延伸区域的示例。图17是示出根据示例实施例的三维半导体器件的修改示例的俯视图。
参考图17，如上面在图9中描述的存储贯穿区域TH3可以在存储单元阵列区域20内设置在具有线形状的主隔离结构MS之间。因此，如参考图15和16所述，存储贯穿区域TH3可以与第一焊盘贯穿区域TH1一起设置在主隔离结构MS之间。
将参考图18A、图18B和图19至图24描述形成上述的三维半导体器件的结构的方法的示例。图18A和图18B是示出根据实施例的形成三维半导体器件的方法的工艺流程图。图19和图24是示意性地示出根据示例实施例的形成三维半导体器件的方法中的各阶段的透视图。
下面提到的构成元件的材料的类型或结构可以理解为上面参考图3A至图5描述的那些内容，并且将省略其详细描述。因此，在下文中将省略上面参考图3A至图5描述的半导体器件10a的主要构成元件的详细描述，并且将主要描述形成这种主要构成元件的方法。
参考图18A、图18B和图19，可以在下基板105上形成包括***电路PCIR的下部结构110(S5)。可以在下部结构110上设置上基板150(S10)。
形成上基板150可以包括：形成多晶硅基板；通过图案化多晶硅基板来形成基板孔；以及在图案化的多晶硅基板的侧表面上形成中间绝缘层162，同时形成填充基板孔的第一间隙填充层160a和第二间隙填充层160b。这里，图案化的多晶硅基板可以是上基板150。
可以在上基板150上形成包括交替地且重复地堆叠的层间绝缘层210和牺牲层207的模制结构205(S15)。可以将层间绝缘层210中的最上面的层间绝缘层和牺牲层207中的最上面的牺牲层图案化以形成第一台阶211a。第一台阶211a的形状可以对应于上面在图3A至图5中描述的栅极堆叠结构270的上栅电极GE_U的阶梯形状。
随后，可以将层间绝缘层210中的第二最上面的层间绝缘层和牺牲层207中的第二最上面的牺牲层图案化以形成具有数量增多的台阶部分的第一台阶211a以及最上面的模制图案211b。最上面的模制图案211b可以形成在上基板150上的延伸区域22内，并且可以彼此间隔开。
如上面在图3A至图5中所述，在俯视图中，从存储单元阵列区域20到延伸区域22的方向可以被称为第一方向X，垂直于第一方向X的方向可以被称为第二方向Y，并且在横截面视图中，垂直于上基板150的表面的方向可以被称为第三方向Z。
模制结构205的其中可以不形成第一台阶211a和最上面的模制图案211b的部分的高度可以是低的。在修改示例中，为了形成第一台阶211a和最上面的模制图案211b，在蚀刻层间绝缘层210的一部分和牺牲层207的一部分的同时，也可以蚀刻位于其中要形成存储贯穿区域(例如，上面在图9中描述的图9的存储贯穿区域TH3)的存储单元阵列区域20内的模制结构205的层间绝缘层210的另一部分和牺牲层207的另一部分。
参考图18A、图18B和图20，可以将模制结构205图案化以形成沿着第一方向X逐渐降低的台阶部分211c。如上所述，台阶部分211c可以形成为从最上面的模制图案211b的与存储单元阵列区域20相邻的部分到最上面的模制图案211b的远离存储单元阵列区域20的另一部分。这里，沿着第一方向X逐渐降低的台阶部分211c可以降低了两个牺牲层207和两个层间绝缘层210的厚度。
在沿着第一方向X逐渐降低的台阶部分211c中，位于与最上面的模制图案211b交叠的区域内的一些台阶部分可以相对地高于其余台阶部分。这些台阶部分可以是牺牲层207的台阶部分。
参考图18A、图18B和图21，可以在模制结构205上形成具有第一贯穿开口部分213a和第一台阶开口部分213b的第一光刻胶图案213。第一贯穿开口部分213a可以设置在最上面的模制图案211b和第一台阶211a之间。第一贯穿开口部分213a可以形成在要形成参考图3A至图5描述的第一焊盘贯穿区域TH1的位置中。
在修改示例中，第一贯穿开口部分213a可以形成为多个第一贯穿开口部分213a，并且可以形成在将要形成上面图9中描述的图9的存储贯穿区域TH3的位置中。
参考图18A、图18B和图22，可以使用图21的第一光刻胶图案213作为蚀刻掩模来蚀刻模制结构205的一部分，以形成第一贯穿凹陷区域214a和第一台阶凹陷区域214b。可以通过蚀刻位于图21的第一贯穿开口部分213a下方的模制结构205的一部分来形成第一贯穿凹陷区域214a，并且可以通过蚀刻位于图21的第一台阶开口部分213b下方的模制结构205的一部分来形成第一台阶凹陷区域214b。
参考图18A、图18B和图23，可以在模制结构205上形成具有第二贯穿开口部分215a和第二台阶开口部分215b的第二光刻胶图案215。第二贯穿开口部分215a可以形成为宽度比第一贯穿凹陷区域214a宽，并且同时暴露整个第一贯穿凹陷区域214a。第二台阶开口部分215b可以在第二方向Y上彼此间隔开。第二台阶开口部分215b可以形成为使得第一台阶凹陷区域214b的平行于第一方向X的两个侧表面可以位于第二台阶开口部分215b的中心部分。
参考图18A、18B和图24，可以使用第二光刻胶图案215作为蚀刻掩模来蚀刻由第二贯穿开口部分215a和第二台阶开口部分215b暴露的模制结构205。蚀刻模制结构205可以包括蚀刻模制结构205直到可以在模制结构205的一部分中暴露上基板150和/或暴露第一间隙填充层160a。以这种工艺形成的模制结构205的牺牲层207可以形成为具有形状与上面参考图3A至图5描述的栅极堆叠结构270的栅电极的焊盘区域P的阶梯形状对应的台阶部分。
此外，可以通过蚀刻由第二贯穿开口部分215a暴露的模制结构205来形成通孔220。这样的通孔220可以形成为多个通孔220。因此，如上所述，模制结构205可以被图案化以形成穿过模制结构205的通孔和模制结构205的台阶部分(S20)。
再次参考图18A、图18B和图3A至图5，可以形成填充通孔同时覆盖台阶部分的绝缘层(S25)，当通孔形成为多个通孔时，填充通孔的绝缘层可以形成上绝缘层230，同时形成第一焊盘贯穿区域TH1和/或存储贯穿区域TH3，如上面参考图3A至图5所描述的。
可以通过模制结构205形成垂直沟道结构VS(S30)。垂直沟道结构VS可以是如上面参考图3A至5所描述的垂直沟道结构VS。
随后，可以形成如上面参考图3A至图5所描述的第一覆盖绝缘层255，并且可以形成隔离沟槽以穿过第一覆盖绝缘层255和模制结构205并且暴露牺牲层207(S35)。可以去除牺牲层207以形成开口(S40)。
可以在开口内形成栅极(S45)。栅极可以是如上面参考图6A至13B所描述的栅极堆叠结构270的栅电极和第二栅极电介质268。
可以在隔离沟槽下方形成如上参考图3A至图5所描述的杂质区域272。可以在隔离沟槽内形成隔离结构(S50)。隔离结构可以是上面参考图3A至图13A描述的主隔离结构MS和辅助隔离结构SS。随后，可以形成如上面参考图3A至图5所描述的第二覆盖绝缘层278。
随后，可以形成***接触插塞以穿过通孔内的绝缘层(例如，第一焊盘贯穿区域TH1和上基板150)并且电连接到***电路PCIR(S55)。***接触插塞可以是栅极***接触插塞284g和/或位线***接触插塞284b。
随后，可以形成如上面参考图3A至图5所描述的上布线。上布线可以是栅极连接布线290g和位线290b。
随后，将参考图25A至图31B来描述形成台阶和贯穿区域的方法的示例，使得如上面参考图3A至图13B所描述的，台阶的在一个方向上的宽度和贯穿区域的台阶部分的在一个方向上的宽度可以彼此不同。
图25A、图26A、图27A、图28A、图29A、图30A和图31A是示意性地示出台阶区域STR的一部分的横截面视图，以示出形成台阶部分的一部分的方法的示例，图25B、图26B、图27B、图28B、图29B、图30B和图31B是示意性地示出贯穿区域THR的一部分的横截面视图，以示出形成贯穿区域THR的侧面的方法的示例。可以理解的是，在上面参考图18A至图24描述的形成三维半导体器件的方法中，可以根据模制结构205的牺牲层207的图案化形状来确定栅电极和贯穿区域的形状和尺寸。因此，在下文中将主要描述将牺牲层207图案化的方法，但是可以从这种方法了解到如上描述的穿过三维半导体器件的栅电极的贯穿区域的形状以及栅电极的台阶部分的形状。
参考图25A和图25B，可以提供其上形成有第一间隙填充层160a的上基板150。可以在上基板150上形成包括交替地且重复地堆叠的层间绝缘层210和牺牲层207的模制结构205。
可以在模制结构205上形成第一光刻胶图案415a。可以使用第一光刻胶图案415a作为蚀刻掩模来蚀刻模制结构205的一部分。
图25A和图25B示出了顺序堆叠的四个牺牲层207的蚀刻，但是示例实施例不限于此。例如，取决于要形成的阶梯形状，可以蚀刻单个牺牲层，或者也可以蚀刻不同数量的牺牲层。
参考图26A和图26B，可以分阶段蚀刻模制结构205的部分，同时分阶段减小第一光刻胶图案415a的尺寸以形成第一焊盘台阶部分416a和第一贯穿台阶部分417a。第一光刻胶图案415a、第一光刻胶图案415b、第一光刻胶图案415c和第一光刻胶图案415d可以具有分阶段减小的尺寸，并且可以根据要形成的台阶的宽度来减小尺寸。在形成第一焊盘台阶部分416a和第一贯穿台阶部分417a之后，可以去除具有分阶段减小的尺寸的第一光刻胶图案415a至415d。
参考图27A至图30B，可以在其中形成有第一焊盘台阶部分416a和第一贯穿台阶部分417a的模制结构205上形成第二光刻胶图案420a，并且可以使用与上面参考图25A至图26B描述的方法基本相同的方法来执行台阶形成工艺。
类似于上面在图25A至图26B中描述的具有分阶段减小的尺寸的第一光刻胶图案415a至415d，如图27A至30B所示，可以顺序地形成具有分阶段减小的尺寸的第二光刻胶图案420a、第二光刻胶图案420b、第二光刻胶图案420c和第二光刻胶图案420d。可以执行分别使用第二光刻胶图案420a至420d作为蚀刻掩模的蚀刻工艺以分阶段蚀刻模制结构205的一部分。
具有分阶段减小的尺寸的第二光刻胶图案420a至420d可以形成为与第一焊盘台阶部分416a交叠，并且可以形成为与第一贯穿台阶部分417a的一部分交叠。因此，可以通过具有分阶段减小的尺寸的第二光刻胶图案420a至420d形成不与第一焊盘台阶部分416a交叠的第二焊盘台阶部分416b，以形成具有第一焊盘台阶部分416a和第二焊盘台阶部分416b的焊盘台阶部分425a。此外，通过具有分阶段减小的尺寸的第二光刻胶图案420a至420d，可以将贯穿台阶部分421b形成为具有比第一贯穿台阶部分417a窄的水平宽度。
此外，参考图31A和图31B，贯穿台阶部分421b的最上面的台阶和最下面的台阶之间的水平长度L2可以比焊盘台阶部分425a的最上面的台阶和最下面的台阶之间的水平长度L1短。还应该注意的是，虽然图31B表示出形成为与第一间隙填充层160a交叠的第一焊盘贯穿区域TH1，但是可以以相同的方法形成贯穿区域TH1或TH3中的任意一个。
根据示例实施例的三维半导体器件可以包括存储单元阵列区域20、设置在存储单元阵列区域20的一侧或两侧的延伸区域22、横跨存储单元阵列区域20和延伸区域22且限定存储块BLK的主隔离结构MS、设置在存储块BLK内并延伸到延伸区域22中的栅极堆叠结构270或370、设置在主隔离结构MS之间且在存储单元阵列区域20内穿过栅极堆叠结构270的垂直沟道结构VS、以及设置在存储单元阵列区域20或延伸区域22内且穿过栅极堆叠结构270的至少一个贯穿区域TH1或TH3。至少一个贯穿区域TH1或TH3具有包括至少一个台阶部分的侧面。
这里，至少一个贯穿区域TH1或TH3的侧面的至少一个台阶部分也可以称为阶梯部分。至少一个贯穿区域TH1或TH3可以具有下部区域和位于下部区域上的上部焊盘区域。这里，至少一个贯穿区域TH1或TH3的上部区域的宽度比下部区域的宽度宽。
在示例实施例中，可以通过形成栅极堆叠结构270的焊盘区域P的工艺来形成至少一个贯穿区域TH1或TH3。因此，可以去除用于形成至少一个贯穿区域TH1或TH3的附加工艺以降低生产成本，从而提高了半导体器件的生产率。此外，由于至少一个贯穿区域TH1或TH3的宽度可以在垂直于上基板150并远离上基板150的方向上分段增加，所以至少一个贯穿区域TH1或TH3可以由无缺陷(例如，空隙)的绝缘材料形成。
通过总结和回顾，实施例的一方面提供了一种具有高集成度的三维半导体器件及其形成方法。即，根据示例实施例，三维半导体器件可以包括位于栅极堆叠结构下方的***电路。因此，可以增加半导体器件的集成度。此外，可以提供穿过栅极堆叠结构以将栅极堆叠结构的栅电极电连接到***电路的的贯穿区域。因此，即使当所堆叠的栅电极的数量增加时，也可以增加半导体器件的集成度。此外，贯穿区域可以形成为使得其上部区域的宽度可以大于其下部区域的宽度。因此，可以防止或基本上最小化例如在形成贯穿区域期间可能发生的空隙缺陷等。
本文已经公开了示例实施例，尽管采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在一些情况下，如本领域的普通技术人员在提交本申请时显而易见的是，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域的技术人员将理解的是，在不脱离在所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (18)

1.一种三维半导体器件，所述三维半导体器件包括：
上基板；
位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；
至少一个贯穿区域，所述至少一个贯穿区域在所述延伸区域内在垂直于所述上基板的表面的方向上穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域，并且所述至少一个贯穿区域的与所述栅极堆叠结构相邻的侧面包括台阶部分，
主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域，并限定各个存储块；和
垂直沟道结构，所述垂直沟道结构位于所述主隔离结构之间，位于所述存储单元阵列区域内，并且穿过所述栅极堆叠结构，
其中，所述至少一个贯穿区域设置在所述主隔离结构之间。
2.根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：
位于所述上基板下方的下基板；
位于所述下基板和所述上基板之间的下部结构，所述下部结构包括***电路；以及
位于穿过所述上基板的基板孔内的间隙填充层，所述至少一个贯穿区域与所述间隙填充层交叠。
3.根据权利要求1所述的三维半导体器件，其中，相比于所述栅极堆叠结构的上表面，所述台阶部分更靠近所述栅极堆叠结构的下表面。
4.根据权利要求1所述的三维半导体器件，其中，所述至少一个贯穿区域的所述侧面具有阶梯形状，并且所述至少一个贯穿区域的宽度根据所述侧面的所述阶梯形状朝向所述至少一个贯穿区域的上部分段地变宽。
5.根据权利要求1所述的三维半导体器件，其中：
所述延伸区域包括第一台阶区域、第二台阶区域以及位于所述第一台阶区域与所述第二台阶区域之间的缓冲区域，
所述至少一个贯穿区域包括穿过所述缓冲区域的所述栅极堆叠结构的第一焊盘贯穿区域。
6.根据权利要求5所述的三维半导体器件，其中：
在所述第一台阶区域内，所述栅极堆叠结构的至少一部分所述栅电极具有在从所述存储单元阵列区域到所述延伸区域的第一方向上降低的高度，并且布置成在垂直于所述第一方向且平行于所述上基板的所述表面的第二方向上具有相同的高度，
在所述第二台阶区域内，所述栅极堆叠结构的至少一部分所述栅电极具有在所述第一方向上降低的高度，并且布置成在所述第二方向上具有不同的高度。
7.根据权利要求6所述的三维半导体器件，其中：
所述栅电极的在所述第一台阶区域内的部分对应于上选择栅电极，所述上选择栅电极包括第一焊盘区域，
所述栅电极的在所述第二台阶区域内的部分对应于字线，所述字线包括第二焊盘区域，并且
所述第一焊盘贯穿区域在所述第一焊盘区域和所述第二焊盘区域之间。
8.根据权利要求7所述的三维半导体器件，所述三维半导体器件还包括所述第二焊盘区域中的所述字线之间的第二焊盘贯穿区域。
9. 根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：
位线，所述位线在与所述主隔离结构相交的方向上延伸；以及
位线接触插塞，所述位线接触插塞位于所述位线和所述垂直沟道结构之间，并将所述位线电连接到所述垂直沟道结构。
10.一种三维半导体器件，所述三维半导体器件包括：
下基板；
位于所述下基板上的下部结构，所述下部结构包括***电路；
位于所述下部结构上的上基板；
间隙填充层，所述间隙填充层在位于所述上基板内的基板孔内；
位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的垂直方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中以在所述延伸区域内布置成具有阶梯形状；
在所述延伸区域内在所述垂直方向上穿过所述栅极堆叠结构的第一贯穿区域和第二贯穿区域；
主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域，并限定各个存储块；和
垂直沟道结构，所述垂直沟道结构位于所述主隔离结构之间，位于所述存储单元阵列区域内，并且穿过所述栅极堆叠结构，
其中，所述贯穿区域的与所述栅极堆叠结构相邻的侧面具有台阶部分，
其中，所述第一贯穿区域和所述第二贯穿区域在第一方向上彼此间隔开；
其中，所述第一方向在远离所述存储单元区域的方向上，并且
其中，所述第一贯穿区域和所述第二贯穿区域设置在所述主隔离结构之间。
11.根据权利要求10所述的三维半导体器件，其中，所述贯穿区域包括下部区域和位于所述下部区域上的上部区域，所述上部区域的宽度比所述下部区域的宽度宽。
12. 根据权利要求10所述的三维半导体器件，所述三维半导体器件还包括：
***接触插塞，所述***接触插塞穿过所述贯穿区域和所述间隙填充层，并且延伸到所述下部结构中以电连接到所述***电路；以及
上布线，所述上布线在所述栅极堆叠结构上且在所述贯穿区域内，至少一条所述上布线电连接到所述***接触插塞。
13. 根据权利要求12所述的三维半导体器件，其中，所述上布线包括：
上栅极布线，所述上栅极布线电连接到所述栅电极的焊盘区域；以及
位线，所述位线电连接到所述垂直沟道结构，并且至少一部分所述上栅极布线或所述位线电连接到所述***接触插塞。
14.一种三维半导体器件，所述三维半导体器件包括：
在第一方向上彼此相邻的存储单元阵列区域和延伸区域；
主隔离结构，所述主隔离结构横跨所述存储单元阵列区域和所述延伸区域；
栅极堆叠结构，所述栅极堆叠结构在所述存储单元阵列区域内并且延伸到所述延伸区域中；
辅助隔离结构，所述辅助隔离结构位于所述主隔离结构之间；
垂直沟道结构，所述垂直沟道结构在所述主隔离结构之间，并在所述存储单元阵列区域内穿过所述栅极堆叠结构；以及
至少一个贯穿区域，所述至少一个贯穿区域位于所述延伸区域内并且在垂直于所述栅极堆叠结构的表面的垂直方向上穿过所述栅极堆叠结构，
其中，所述至少一个贯穿区域的与所述栅极堆叠结构相邻的侧面具有至少一个台阶部分，
其中，所述至少一个贯穿区域设置在所述主隔离结构之间，
其中，所述辅助隔离结构在所述垂直方向上穿过所述栅极堆叠结构；
其中，相应的所述辅助隔离结构的长度比所述主隔离结构的长度短，并且
其中，所述辅助隔离结构包括第一辅助隔离结构和在所述第一方向上与所述第一辅助隔离结构间隔开的第二辅助隔离结构。
15.根据权利要求14所述的三维半导体器件，所述三维半导体器件还包括：
下基板；
位于所述下基板上的下部结构，所述下部结构包括***电路；
位于所述下部结构上的上基板；以及
位于穿过所述上基板的基板孔内的间隙填充层，所述间隙填充层与所述至少一个贯穿区域交叠，
其中，所述栅极堆叠结构和所述主隔离结构在所述上基板上，
其中，所述栅极堆叠结构包括栅电极，所述栅电极在所述垂直方向上堆叠在所述存储单元阵列区域内同时彼此间隔开，并且延伸到所述延伸区域中以在所述延伸区域内具有布置成具有阶梯形状的焊盘区域，并且
其中，所述至少一个贯穿区域的所述至少一个台阶部分的宽度比至少一个所述焊盘区域的宽度窄。
16.根据权利要求14所述的三维半导体器件，其中：
所述栅极堆叠结构包括栅电极，所述栅电极具有下栅电极、位于所述下栅电极上的中间栅电极、位于所述中间栅电极上的缓冲栅电极以及位于所述缓冲栅电极上的至少一个上栅电极，
所述至少一个上栅电极在所述延伸区域内具有上焊盘区域，并且所述中间栅电极在所述延伸区域内具有中间焊盘区域，并且
所述至少一个贯穿区域在所述上焊盘区域和所述中间焊盘区域之间，并且穿过所述缓冲栅电极。
17.一种形成三维半导体器件的方法，所述方法包括：
在下基板上形成具有***电路的下部结构；
在所述下部结构上形成上基板；
在所述上基板上形成模制结构，所述模制结构包括交替地且重复地堆叠的层间绝缘层和牺牲层；
通过将所述模制结构图案化来形成在垂直于所述上基板的表面的方向上穿过所述模制结构的通孔和所述模制结构的台阶部分；
形成覆盖所述台阶部分并填充所述通孔的绝缘层，
形成穿过所述模制结构的垂直沟道结构；
形成穿过所述模制结构并暴露所述牺牲层的隔离沟槽；
通过去除所述牺牲层来形成开口；
在所述开口内形成栅极；和
在所述隔离沟槽内形成隔离结构，
其中，所述通孔内的所述绝缘层被限定为贯穿区域，并且所述贯穿区域的与所述模制结构相邻的侧面具有至少一个台阶部分，并且
其中，所述贯穿区域位于所述隔离结构之间。
18.根据权利要求17所述的方法，其中，所述贯穿区域的所述至少一个台阶部分的宽度比所述模制结构的所述台阶部分的宽度窄。
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