KR102438753B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102438753B1
KR102438753B1 KR1020150138694A KR20150138694A KR102438753B1 KR 102438753 B1 KR102438753 B1 KR 102438753B1 KR 1020150138694 A KR1020150138694 A KR 1020150138694A KR 20150138694 A KR20150138694 A KR 20150138694A KR 102438753 B1 KR102438753 B1 KR 102438753B1
Authority
KR
South Korea
Prior art keywords
supports
contact plugs
semiconductor device
contact
stack
Prior art date
Application number
KR1020150138694A
Other languages
English (en)
Other versions
KR20170039489A (ko
Inventor
정성욱
김경보
백지희
정장희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150138694A priority Critical patent/KR102438753B1/ko
Priority to US15/050,984 priority patent/US9530742B1/en
Priority to CN202011560449.5A priority patent/CN112687696A/zh
Priority to CN201610154256.7A priority patent/CN106560926B/zh
Publication of KR20170039489A publication Critical patent/KR20170039489A/ko
Application granted granted Critical
Publication of KR102438753B1 publication Critical patent/KR102438753B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/11551—
    • H01L27/11521—
    • H01L27/11526—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Geometry (AREA)

Abstract

반도체 장치는 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 3차원 구조의 반도체 장치에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 실리콘 기판상에 단층으로 메모리 셀을 형성하는 2차원 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 장치가 제안되고 있다.
3차원 비휘발성 메모리 장치는 메모리 셀들을 적층하기 위해, 도전막들과 절연막들이 교대로 적층된 구조를 가진다. 또한, 공정상의 효율을 위해, 희생막들과 절연막들을 교대로 적층한 후, 적층된 희생막들을 도전막으로 대체한다. 그러나, 희생막들을 도전막으로 대체하는 과정에서 적층물이 기울어지거나 붕괴될 수 있다. 이로 인하여, 적층된 도전막들 간에 브릿지가 유발되고, 제조 수율이 낮아질 수 있다.
본 발명의 일 실시예는 구조가 안정적이고 제조 수율이 높은 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 한다.
반도체 장치는 적층물을 관통하는 지지체들을 포함하며, 지지체들은 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된다. 이와 같이, 대칭 형태를 갖는 지지체를 규칙적으로 배열함으로써, 적층물이 기울어지거나 붕괴되는 것을 방지할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃으로, 특히, 적층물의 콘택 영역의 레이아웃이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃으로, 특히, 적층물의 콘택 영역의 레이아웃이다.
도 3a는 본 발명의 일 실시예에 따른 적층물의 구조를 설명하기 위한 사시도이고, 도 3b 및 도 3c는 적층물의 콘택 영역을 설명하기 위한 레이아웃이다.
도 4a는 본 발명의 일 실시예에 따른 적층물의 구조를 설명하기 위한 사시도이고, 도 4b 및 도 4c는 적층물의 콘택 영역을 설명하기 위한 레이아웃이다.
도 5a는 본 발명의 일 실시예에 따른 적층물의 구조를 설명하기 위한 사시도이고, 도 5b 및 도 5c는 적층물의 콘택 영역을 설명하기 위한 레이아웃이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃으로, 특히, 적층물의 콘택 영역의 레이아웃이다.
도 1a 내지 도 1c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물을 관통하는 복수의 지지체들(10)을 포함한다. 여기서, 지지체들(10)은 적층물의 콘택 영역을 관통할 수 있으며, 제1 방향(I-I') 및 제1 방향과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다.
각각의 지지체들(10)은 등변 다각형의 단면을 갖는다. 여기서, 등변 다각형은 정사각형, 마름모형 등일 수 있으며, 등변 무한각형인 원형일 수 있다. 도 1a는 지지체(10)가 정사각형의 단면을 갖는 경우를 나타내고, 도 1b는 지지체(10)가 원형의 단면을 갖는 경우를 나타내고, 도 1c는 지지체(10)가 마름모형의 단면을 갖는 경우를 나타낸다.
복수의 지지체들(10)은 등 간격으로 배열된다. 예를 들어, 제1 방향(I-I')으로 이웃한 지지체들(10)은 제1 거리(D1)만큼 이격되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 지지체들(10)은 제2 거리(D2)만큼 이격된다. 제1 방향(I-I')으로 배열된 지지체들(10)은 제1 거리(D1), 즉, 등 간격으로 배열된다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 배열된 지지체들(10)은 제2 거리(D2), 즉, 등 간격으로 배열된다. 제1 거리(D1)와 제2 거리(D2)는 동일한 값이거나, 상이한 값일 수 있다.
도 1d를 참조하면, 복수의 제1 지지체들(10A)이 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 등 간격 배열된다. 또한, 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')과 교차된 제3 방향(Ⅲ-Ⅲ')으로 이웃한 제1 지지체들(10A)의 사이에 제2 지지체(10B)가 위치된다. 예를 들어, 제1 방향(I-I')이 x축이고 제2 방향(Ⅱ-Ⅱ')이 Y축인 경우, 대각선 방향으로 이웃한 제1 지지체들(10A)의 사이에 제2 지지체(10B)가 위치된다.
제2 지지체(10B)는 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')으로 이웃한 4개의 제1 지지체들(10A)을 꼭짓점으로 하는 사각형의 중심에 위치될 수 있다. 따라서, 제3 방향(Ⅲ-Ⅲ')으로 이웃한 제2 지지체(10B)와 제1 지지체들(10A)은 제3 거리(D3)만큼 이격된다. 즉, 제3 방향(Ⅲ-Ⅲ')으로 교대로 배열된 제1 지지체들(10A)과 제2 지지체(10B)는 등 간격으로 배열된다.
전술한 바와 같은 구조에 따르면, 복수의 지지체들(10, 10A, 10B)이 규칙적인 패턴으로 배열되므로, 패턴의 밀도가 균일하게 된다. 따라서, 식각 공정 시, 식각 깊이, 폭 등을 균일하게 제어할 수 있다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 레이아웃으로, 특히, 적층물의 콘택 영역의 레이아웃이다. 본 실시예에서는 지지체(10)가 정사각형의 단면을 갖는 경우에 대해 도시하였으나, 지지체(10)는 다양한 형태의 등변 다각형의 단면을 가질 수 있다.
도 2a 내지 도 2d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물의 콘택 영역에 위치된 복수의 지지체들(10) 및 복수의 콘택 플러그들(30)을 포함한다. 복수의 콘택 플러그들(30)은 적층물에 포함된 복수의 도전막들과 각각 전기적으로 연결될 수 있다. 또한, 지지체들(10)은 제1 방향(I-I') 및 제1 방향과 교차된 제2 방향(Ⅱ-Ⅱ')으로 등 간격 배열되고, 콘택 플러그들(30)은 지지체들(10) 사이에 위치된다.
도 2a를 참조하면, 콘택 플러그들(30)은 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')으로 이웃한 4개의 지지체들(10)을 꼭짓점으로 하는 사각형의 중심에 위치될 수 있다. 따라서, 제3 방향(Ⅲ-Ⅲ')으로 이웃한 지지체(10)와 콘택 플러그(30)는 제4 거리(D4)만큼 이격된다.
또한, 제1 방향(I-I')으로 이웃한 콘택 플러그들(30)은 제5 거리(D5)만큼 이격되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 콘택 플러그들(30)은 제6 거리(D6)만큼 이격된다. 따라서, 제1 방향(I-I')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열된다. 여기서, 제5 거리(D5)와 제6 거리(D6)는 동일한 값을 갖거나, 상이한 값을 가질 수 있다.
참고로, 본 도면에서는 9개의 등 간격 배열된 지지체들(10)의 사이에 4개의 콘택 플러그들(30)이 등 간격으로 배열된 경우를 도시하였으나, 4개의 콘택 플러그들(30) 중 일부만 배열되는 것도 가능하다.
도 2b를 참조하면, 제1 방향(I-I')으로 배열된 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 따라서, 복수의 지지체들(10)과 복수의 콘택 플러그들(30)이 제1 방향(I-I')으로 교대로 배열된다. 또한, 제1 방향(I-I')으로 이웃한 지지체(10)와 콘택 플러그(30)는 제7 거리(D7)만큼 이격된다.
또한, 제1 방향(I-I')으로 이웃한 콘택 플러그들(30)은 제8 거리(D8)만큼 이격되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 콘택 플러그들(30)은 제9 거리(D9)만큼 이격된다. 따라서, 제1 방향(I-I')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열된다. 여기서, 제8 거리(D8)와 제9 거리(D9)는 동일한 값을 갖거나, 상이한 값을 가질 수 있다.
참고로, 본 도면에서는 9개의 등 간격 배열된 지지체들(10)의 사이에 6개의 콘택 플러그들(30)이 등 간격으로 배열된 경우를 도시하였으나, 6개의 콘택 플러그들(30) 중 일부만 배열되는 것도 가능하다.
도 2c를 참조하면, 제2 방향(Ⅱ-Ⅱ')으로 배열된 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 따라서, 복수의 지지체들(10)과 복수의 콘택 플러그들(30)이 제2 방향(Ⅱ-Ⅱ')으로 교대로 배열된다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 지지체(10)와 콘택 플러그(30)는 제10 거리(D10)만큼 이격된다.
또한, 제1 방향(I-I')으로 이웃한 콘택 플러그들(30)은 제11 거리(D11)만큼 이격되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 콘택 플러그들(30)은 제12 거리(D12)만큼 이격된다. 따라서, 제1 방향(I-I')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열된다. 여기서, 제11 거리(D11)와 제12 거리(D12)는 동일한 값을 갖거나, 상이한 값을 가질 수 있다.
참고로, 본 도면에서는 9개의 등 간격 배열된 지지체들(10)의 사이에 6개의 콘택 플러그들(30)이 등 간격으로 배열된 경우를 도시하였으나, 6개의 콘택 플러그들(30) 중 일부만 배열되는 것도 가능하다.
도 2d를 참조하면, 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')으로 이웃한 4개의 제1 지지체들(10A)을 꼭짓점으로 하는 사각형의 중심에 제2 지지체(10B)가 위치된다. 또한, 제3 방향(Ⅲ-Ⅲ')으로 이웃한 제1 지지체(10A)와 제2 지지체(10B)의 사이에 콘택 플러그들(30)이 위치될 수 있다.
여기서, 제3 방향(Ⅲ-Ⅲ')으로 이웃한 제1 지지체(10A)와 콘택 플러그(30)는 제13 거리(D13)만큼 이격되고, 제3 방향(Ⅲ-Ⅲ')으로 이웃한 제2 지지체(10B)와 콘택 플러그(30)는 제14 거리(D14)만큼 이격된다. 여기서, 제13 거리(D13)와 제14 거리(D14)는 동일한 값을 갖거나, 상이한 값을 가질 수 있다.
또한, 제1 방향(I-I')으로 이웃한 콘택 플러그들(30)은 제15 거리(D15)만큼 이격되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 콘택 플러그들(30)은 제16 거리(D16)만큼 이격된다. 따라서, 제1 방향(I-I')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열되고, 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(30)은 등 간격으로 배열된다. 여기서, 제15 거리(D15)와 제16 거리(D16)는 동일한 값을 갖거나, 상이한 값을 가질 수 있다.
참고로, 본 도면에서는 5개의 등 간격 배열된 제1 및 제2 지지체들(10A, 10B)의 사이에 4개의 콘택 플러그들(30)이 등 간격으로 배열된 경우를 도시하였으나, 4개의 콘택 플러그들(30) 중 일부만 배열되는 것도 가능하다.
전술한 바와 같은 구조에 따르면, 등 간격으로 배열된 지지체들(10, 10A, 10B)의 사이에 콘택 플러그들(30)을 등 간격으로 배열할 수 있다. 따라서, 지지체들(10, 10A, 10B) 뿐만 아니라 콘택 플러그들(30)이 규칙적인 패턴으로 형성되므로, 패턴의 밀도가 균일하게 된다. 따라서, 식각 공정 시, 식각 깊이, 폭 등을 균일하게 제어할 수 있다.
도 2e 내지 도 2h는 앞서 설명한 도 2a 내지 도 2d의 레이아웃의 변형 예로서, 콘택 플러그들(30) 중 일부만 배열된 경우를 나타낸다. 콘택 플러그들(30)은 적층물에 포함된 도전막들과 각각 연결되며, 하나의 도전막에 적어도 하나의 콘택 플러그(30)가 연결된다. 또한, 적층물의 콘택 영역은 복수의 도전막들을 각각 노출시키기 위해, 다양한 형태로 패터닝될 수 있다. 예를 들어, 제1 방향(I-I')으로 신장되는 계단 형태로 패터닝되거나, 제2 방향(Ⅱ-Ⅱ')으로 신장되는 계단 형태로 패터닝되거나, 제1 및 제2 방향(I-I', Ⅱ-Ⅱ')으로 신장되는 계단 형태로 패터닝될 수 있다. 따라서, 콘택 플러그들(30)의 배열 형태 및 개수는 적층물의 콘택 영역의 형태에 따라 변경될 수 있다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 적층물의 구조 및 콘택 영역의 레이아웃을 설명하기 위한 것으로, 도 3a는 사시도이고 도 3b 및 도 3c는 도 3a의 적층물의 콘택 영역의 레이아웃이다.
도 3a를 참조하면, 적층물(ST)은 셀 영역(CE) 및 콘택 영역(CT)을 포함한다. 셀 영역(CE)은 메모리 셀들이 적층된 영역으로, U 형태, 스트레이트 형태 등으로 메모리 스트링들이 배열될 수 있다. 콘택 영역(CT)은 적층된 메모리 셀들의 게이트 전극에 각각 바이어스를 인가하기 위한 인터커넥션 구조가 위치되는 영역으로, 콘택 플러그, 배선 등이 위치될 수 있다. 또한, 콘택 영역(CT)은 셀 영역(CE)을 감싸는 형태로 정의되거나, 셀 영역(CE)을 사이에 두고 양측에 정의되거나, 셀 영역(CE)의 일 측에 한해 정의될 수 있다.
적층물(ST)은 교대로 적층된 도전막들(41) 및 절연막들(42)을 포함한다. 여기서, 도전막들(41)은 텅스텐(W), 텅스텐 질화물(WNx), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 실리콘(Si) 등을 포함할 수 있고, 절연막들(42)은 산화물, 질화물 등을 포함할 수 있다.
여기서, 콘택 영역(CT)의 일부에서는 도전막들(41) 대신에 희생 패턴이 위치될 수 있다. 희생 패턴은 절연막들(42)과 교대로 적층된 희생막들을 도전막들(41)로 교체하는 과정에서 잔류된 것으로, 절연막들(42)에 대해 식각 선택비가 큰 물질을 포함할 수 있다. 예를 들어, 절연막들(42)은 산화물이고 희생 패턴들은 질화물일 수 있다.
또한, 적층물(ST)의 콘택 영역(CT)은 제1 방향(I-I')으로 신장된 계단 형태를 가질 수 있다. 여기서, 각 단은 적어도 하나의 도전막(41) 및 적어도 하나의 절연막(42)을 포함한다. 또한, 계단 형태를 통해 도전막들(41)이 차례로 노출되며, 노출된 영역이 해당 도전막(41)의 패드부가 된다. 즉, 각 단에서 최상부에 위치된 도전막(41)에 콘택 플러그가 연결된다.
참고로, 하나의 적층물(ST)은 하나의 메모리 블록일 수 있다. 예를 들어, 반도체 장치는 복수의 적층물들(ST)을 포함하고, 복수의 적층물들(ST) 사이에 슬릿 절연막들(미도시됨)이 위치되어 이웃한 메모리 블록들을 전기적으로 절연시킨다. 여기서, 하나의 메모리 블록은 데이터가 소거되는 단위를 의미한다.
도 3b를 참조하면, 콘택 영역(CT)에 복수의 지지체들(10)이 등 간격으로 배열되고, 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 또한, 각각의 콘택 플러그들(30)은 각 단의 최상부에 위치된 도전막(41)과 연결된다. 여기서, 지지체들(10)은 인접한 단들의 경계에 위치될 수 있고, 상하로 위치된 두 개의 단과 접할 수 있다(도 3a의 점선 참조). 콘택 플러그들(30)은 각 단의 내부에 위치되며(도 3a의 점선 참조), 도전막들(41)의 패드부들에 각각 전기적으로 연결된다.
도 3c를 참조하면, 콘택 영역(CT)에 복수의 지지체들(10)이 등 간격으로 배열되고, 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 또한, 각각의 콘택 플러그들(30)은 각 단의 최상부에 위치된 도전막(41)과 연결된다. 여기서, 지지체들(10) 및 콘택 플러그들(30)은 각 단의 내부에 위치될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 적층물의 구조 및 콘택 영역의 레이아웃을 설명하기 위한 것으로, 도 4a는 사시도이고 도 4b 및 도 4c는 도 4a의 적층물의 콘택 영역의 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 적층물(ST)은 적층물(ST)은 교대로 적층된 도전막들(41) 및 절연막들(42)을 포함하고, 셀 영역(CE) 및 콘택 영역(CT)이 정의된다. 또한, 적층물(ST)의 콘택 영역(CT)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 신장된 계단 형태를 가질 수 있다. 여기서, 제1 방향(I-I')의 계단에서 각 단에 포함된 막의 개수와 제2 방향(Ⅱ-Ⅱ')의 계단에서 각 단에 포함된 막의 개수는 상이할 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 신장된 계단 형태는 각 단이 n(예를 들어, n=2) 개의 막을 포함하고, 제1 방향(I-I')으로 신장된 계단 형태는 각 단이 2n(예를 들어, 2n=4)개의 막을 포함한다. 여기서, n은 자연수일 수 있다.
도 4b를 참조하면, 지지체들(10)은 인접한 단들의 경계에 위치될 수 있고, 인접하여 위치된 네 개의 단과 접할 수 있다(도 4a의 점선 참조). 콘택 플러그들(30)은 각 단의 내부에 위치되며, 도전막들(41)의 패드부들에 각각 전기적으로 연결된다.
도 4c를 참조하면, 콘택 영역(CT)에 복수의 지지체들(10)이 등 간격으로 배열되고, 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 또한, 각각의 콘택 플러그들(30)은 각 단의 최상부에 위치된 도전막(41)과 연결된다. 여기서, 지지체들(10) 및 콘택 플러그들(30)은 각 단의 내부에 위치될 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 적층물의 구조 및 콘택 영역의 레이아웃을 설명하기 위한 것으로, 도 5a는 사시도이고 도 5b 및 도 5c는 도 5a의 적층물의 콘택 영역의 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 적층물(ST)은 적층물(ST)은 교대로 적층된 도전막들(41) 및 절연막들(42)을 포함하고, 셀 영역(CE) 및 콘택 영역(CT)이 정의된다. 또한, 적층물(ST)의 콘택 영역(CT)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 신장된 계단 형태를 가질 수 있다. 여기서, 제1 방향(I-I')의 계단에서 각 단에 포함된 막의 개수와 제2 방향(Ⅱ-Ⅱ')의 계단에서 각 단에 포함된 막의 개수는 상이할 수 있다. 예를 들어, 제1 방향(I-I')으로 신장된 계단 형태는 각 단이 n(예를 들어, n=2) 개의 막을 포함하고, 제2 방향(Ⅱ-Ⅱ')으로 신장된 계단 형태는 각 단이 3n(예를 들어, 3n=6)개의 막을 포함한다.
도 5b를 참조하면, 지지체들(10)은 인접한 단들의 경계에 위치될 수 있고, 인접하여 위치된 네 개의 단과 접할 수 있다(도 5a의 점선 참조). 콘택 플러그들(30)은 각 단의 내부에 위치되며(도 5a의 점선 참조), 도전막들(41)의 패드부들에 각각 전기적으로 연결된다.
도 5c를 참조하면, 콘택 영역(CT)에 복수의 지지체들(10)이 등 간격으로 배열되고, 지지체들(10)의 사이에 콘택 플러그들(30)이 배열된다. 또한, 각각의 콘택 플러그들(30)은 각 단의 최상부에 위치된 도전막(41)과 연결된다. 여기서, 지지체들(10) 및 콘택 플러그들(30)은 각 단의 내부에 위치될 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5c를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 셀 영역 및 콘택 영역을 포함하고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 5c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및 상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고, 상기 콘택 영역은 계단 형태이고, 상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 구조적 안정성 및 제조 수율이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 구조적 안정성 및 제조 수율 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 지지체 30: 콘택 플러그
41: 도전막 42: 절연막

Claims (13)

  1. 셀 영역 및 콘택 영역을 포함하며, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물에 위치되고, 등변 다각형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 제1 지지체들; 및
    상기 제1 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들
    을 포함하고,
    상기 콘택 영역은 계단 형태이고,
    상기 제1 지지체들은 상기 콘택 영역을 관통하며, 적어도 하나의 제1 지지체는 서로 다른 높이를 가지는 3 이상의 단들과 중첩되는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 지지체들은 정사각형 또는 마름모형의 단면을 갖는
    반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향으로 배열된 제1 지지체들 및 상기 제2 방향으로 배열된 제1 지지체들은 제1 간격으로 이격된
    반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향으로 배열된 제1 지지체들은 제1 간격으로 이격되고, 상기 제2 방향으로 배열된 제1 지지체들은 상기 제1 간격과 상이한 제2 간격으로 이격된
    반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 방향으로 이웃한 제1 지지체들의 사이에 상기 콘택 플러그들이 위치된
    반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 방향으로 이웃한 제1 지지체들의 사이에 상기 콘택 플러그들이 위치된
    반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 방향과 교차된 제3 방향으로 이웃한 제1 지지체들의 사이에 상기 콘택 플러그들이 위치된
    반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 방향과 교차된 제3 방향으로 이웃한 제1 지지체들의 사이에 위치된 제2 지지체들
    을 더 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 지지체들과 상기 제2 지지체들의 사이에 상기 콘택 플러그들이 위치된
    반도체 장치.
  10. 삭제
  11. 삭제
  12. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물에 위치되고, 등변 다각형 또는 원형의 단면을 갖고, 제1 방향 및 상기 제1 방향과 교차된 제2 방향으로 등 간격 배열된 지지체들; 및
    상기 지지체들의 사이에 위치되고, 상기 도전막들과 각각 전기적으로 연결된 콘택 플러그들을 포함하고,
    상기 적층물은 계단 구조이며, 상기 계단 구조의 높이가 상기 제1 방향 및 상기 제2 방향으로 감소되고,
    상기 계단 구조가 상기 제1 방향으로 이웃한 단들 간의 제1 경계 및 상기 제2 방향으로 이웃한 단들 간의 제2 경계를 포함하고,
    적어도 하나의 지지체가 상기 제1 경계 및 상기 제2 경계와 중첩되도록 배치되는 것을 특징으로 하는
    반도체 장치.
  13. 삭제
KR1020150138694A 2015-10-01 2015-10-01 반도체 장치 KR102438753B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150138694A KR102438753B1 (ko) 2015-10-01 2015-10-01 반도체 장치
US15/050,984 US9530742B1 (en) 2015-10-01 2016-02-23 Semiconductor device with structural stability
CN202011560449.5A CN112687696A (zh) 2015-10-01 2016-03-17 具有结构稳定性的半导体器件
CN201610154256.7A CN106560926B (zh) 2015-10-01 2016-03-17 具有结构稳定性的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150138694A KR102438753B1 (ko) 2015-10-01 2015-10-01 반도체 장치

Publications (2)

Publication Number Publication Date
KR20170039489A KR20170039489A (ko) 2017-04-11
KR102438753B1 true KR102438753B1 (ko) 2022-09-01

Family

ID=57589894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150138694A KR102438753B1 (ko) 2015-10-01 2015-10-01 반도체 장치

Country Status (3)

Country Link
US (1) US9530742B1 (ko)
KR (1) KR102438753B1 (ko)
CN (2) CN106560926B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102397903B1 (ko) 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR20200020332A (ko) 2018-08-17 2020-02-26 삼성전자주식회사 3차원 반도체 소자
KR102666113B1 (ko) * 2018-10-08 2024-05-17 삼성전자주식회사 3차원 반도체 메모리 소자
EP3821466B1 (en) * 2018-10-11 2023-12-13 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR20200099011A (ko) * 2019-02-13 2020-08-21 에스케이하이닉스 주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120043673A1 (en) 2010-08-20 2012-02-23 Sung-Il Chang Three-dimensional semiconductor memory device
US20140239248A1 (en) 1998-11-16 2014-08-28 Sandisk 3D Llc Three-dimensional nonvolatile memory and method of fabrication
US20150214241A1 (en) * 2014-01-24 2015-07-30 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179099A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置およびその製造方法
JP5259059B2 (ja) * 2006-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
KR101482633B1 (ko) * 2009-06-05 2015-01-16 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8786007B2 (en) * 2008-12-03 2014-07-22 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory device
KR20110015337A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP2012059966A (ja) 2010-09-09 2012-03-22 Toshiba Corp 半導体記憶装置及びその製造方法
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102083483B1 (ko) * 2013-08-12 2020-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR102084725B1 (ko) * 2013-09-09 2020-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
CN103594475B (zh) * 2013-11-18 2016-08-24 唐棕 半导体器件及其制造方法
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102154093B1 (ko) * 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
JP6290022B2 (ja) * 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140239248A1 (en) 1998-11-16 2014-08-28 Sandisk 3D Llc Three-dimensional nonvolatile memory and method of fabrication
US20120043673A1 (en) 2010-08-20 2012-02-23 Sung-Il Chang Three-dimensional semiconductor memory device
US20150214241A1 (en) * 2014-01-24 2015-07-30 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same

Also Published As

Publication number Publication date
KR20170039489A (ko) 2017-04-11
CN112687696A (zh) 2021-04-20
CN106560926B (zh) 2021-01-15
US9530742B1 (en) 2016-12-27
CN106560926A (zh) 2017-04-12

Similar Documents

Publication Publication Date Title
US11690224B2 (en) Semiconductor device and method of manufacturing the same
US9524903B2 (en) Interconnection structure, semiconductor device, and method of manufacturing the same
US9633944B2 (en) Semiconductor device and manufacturing method thereof
US10256115B2 (en) Method of manufacturing semiconductor device
US9165938B1 (en) Semiconductor device and method of manufacturing the same
US10410915B2 (en) Semiconductor device
US9245962B1 (en) Method of manufacturing semiconductor device
KR102498247B1 (ko) 반도체 장치 및 그 제조 방법
KR102438753B1 (ko) 반도체 장치
KR102607840B1 (ko) 반도체 장치 및 그 제조 방법
KR102119829B1 (ko) 반도체 장치 및 그 제조 방법
US9530792B2 (en) Semiconductor device
KR101997269B1 (ko) 반도체 메모리 장치
KR20240051093A (ko) 반도체 장치 및 그 제조 방법
CN111554685B (zh) 半导体装置及其制造方法
KR102512322B1 (ko) 반도체 장치의 제조 방법
US11823999B2 (en) Semiconductor device and method of manufacturing the same
KR102103520B1 (ko) 반도체 장치 및 그 제조 방법
KR20210136455A (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR20220125033A (ko) 메모리 장치 및 그 제조방법
CN116782657A (zh) 三维半导体装置及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right