KR20210073143A - 반도체 소자 - Google Patents

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KR20210073143A
KR20210073143A KR1020190163653A KR20190163653A KR20210073143A KR 20210073143 A KR20210073143 A KR 20210073143A KR 1020190163653 A KR1020190163653 A KR 1020190163653A KR 20190163653 A KR20190163653 A KR 20190163653A KR 20210073143 A KR20210073143 A KR 20210073143A
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신승준
김시완
최봉현
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물; 상기 적층 구조물 상의 게이트 콘택 플러그들; 및 상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함한다. 상기 적층 구조물은 복수의 층간 절연 층들 및 복수의 수평 층들을 포함하고, 상기 연결 영역 내에서, 상기 적층 구조물은 계단 영역 및 상기 계단 영역과 인접하는 플랫 영역을 포함하고, 상기 계단 영역은 상기 제1 수평 방향으로 낮아지는 패드들을 포함하고, 상기 플랫 영역은 플랫 패드 영역, 및 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함하고, 상기 게이트 콘택 플러그들은 상기 패드들 상의 제1 게이트 콘택 플러그들, 상기 플랫 패드 영역 상의 복수의 플랫 콘택 플러그들, 및 상기 플랫 엣지 영역 상의 플랫 엣지 콘택 플러그를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 메모리 셀 어레이 영역과 인접하는 연결 영역 내에서 플랫 영역을 갖는 적층 구조물을 포함하는 반도체 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 게이트 전극들을 주변 회로와 전기적으로 연결시키는 공정의 난이도가 점점 증가하고, 예상치 못한 불량들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물; 상기 적층 구조물 상의 상부 절연 층; 상기 연결 영역 내의 게이트 콘택 플러그들; 및 상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함한다. 상기 적층 구조물은 복수의 층간 절연 층들 및 복수의 수평 층들을 포함하고, 상기 복수의 층간 절연 층들 및 상기 복수의 수평 층들은 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에서 교대로 반복적으로 적층되고, 상기 메모리 셀 어레이 영역과 인접하는 상기 하부 구조물 상의 연결 영역 내로 연장되고, 상기 복수의 수평 층들은 상기 연결 영역 내에서 계단 모양으로 배열되는 패드 영역들을 포함하고, 상기 연결 영역 내에서, 제1 수평 방향을 따라 절단된 상기 적층 구조물의 제1 단면 구조는 제1 게이트 계단 영역 및 상기 제1 게이트 계단 영역과 인접하는 제1 게이트 플랫 영역을 포함하고, 상기 제1 게이트 계단 영역은 제1 높이 차이로 상기 제1 수평 방향으로 낮아지는 제1 게이트 패드들을 포함하고, 상기 제1 게이트 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고, 상기 제1 게이트 플랫 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖는 제1 게이트 플랫 패드 영역, 및 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖는 제1 게이트 플랫 엣지 영역, 상기 제1 게이트 플랫 패드 영역과 상기 제1 게이트 플랫 엣지 영역 사이의 제1 게이트 플랫 더미 영역을 포함하고, 상기 제1 게이트 플랫 더미 영역의 상기 제1 수평 방향의 제4 길이는 각각의 상기 제2 길이 및 제3 길이 보다 크고, 상기 게이트 콘택 플러그들은 상기 제1 게이트 패드들 상에서 상기 제1 게이트 패드들과 접촉하는 복수의 제1 게이트 콘택 플러그들, 상기 제1 게이트 플랫 패드 영역 상에서 상기 제1 게이트 플랫 패드 영역과 접촉하는 복수의 플랫 콘택 플러그들, 및 상기 제1 게이트 플랫 엣지 영역 상에서 상기 제1 게이트 플랫 엣지 영역과 접촉하는 엣지 플랫 콘택 플러그를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물; 상기 적층 구조물 상의 게이트 콘택 플러그들; 및 상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함한다. 상기 적층 구조물은 복수의 층간 절연 층들 및 복수의 수평 층들을 포함하고, 상기 복수의 층간 절연 층들 및 상기 복수의 수평 층들은 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에서 교대로 반복적으로 적층되고, 상기 메모리 셀 어레이 영역과 인접하는 상기 하부 구조물 상의 연결 영역 내로 연장되고, 상기 연결 영역 내에서, 상기 적층 구조물은 계단 영역 및 상기 계단 영역과 인접하는 플랫 영역을 포함하고, 상기 계단 영역은 상기 제1 수평 방향으로 낮아지는 패드들을 포함하고, 상기 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고, 상기 플랫 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖는 플랫 패드 영역, 및 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖는 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함하고, 상기 플랫 더미 영역의 상기 제1 수평 방향의 제4 길이는 각각의 상기 제2 길이 및 제3 길이 보다 크고, 상기 게이트 콘택 플러그들은 상기 패드들 상의 제1 게이트 콘택 플러그들, 상기 플랫 패드 영역 상의 복수의 플랫 콘택 플러그들, 및 상기 플랫 엣지 영역 상의 플랫 엣지 콘택 플러그를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물; 상기 적층 구조물 상의 게이트 콘택 플러그들; 및 상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함한다. 상기 적층 구조물은 하부 적층 구조물 및 상기 하부 적층 구조물 상의 상부 적층 구조물을 포함하고, 상기 하부 적층 구조물은 수직 방향으로 서로 이격되면서 적층되는 복수의 하부 수평 층들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고, 상기 상부 적층 구조물은 상기 수직 방향으로 서로 이격되면서 적층되는 복수의 상부 수평 층들을 포함하고, 상기 복수의 상부 수평 층들은 상기 연결 영역 내에서 제1 높이 차이로 낮아지는 제1 패드들을 포함하는 제1 계단 영역을 포함하고, 상기 하부 수평 층들은 상기 제1 높이 차이 보다 작은 제2 높이 차이로 낮아지는 제2 패드들을 포함하는 제2 계단 영역을 포함하고, 상기 상부 적층 구조물은 상기 제1 계단 영역과 인접하는 제1 플랫 영역을 포함하고, 상기 하부 적층 구조물은 상기 제2 계단 영역과 인접하는 제2 플랫 영역을 포함하고, 상기 제1 패드들의 각각은 제1 길이를 갖고, 상기 제1 플랫 영역은 상기 제1 길이 보다 큰 제1 수평 방향의 제2 길이를 갖는 플랫 패드 영역, 및 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖는 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함하고, 상기 플랫 더미 영역의 상기 제1 수평 방향의 제4 길이는 각각의 상기 제2 길이 및 제3 길이 보다 크고, 상기 제2 플랫 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 길이를 갖고, 상기 게이트 콘택 플러그들은 제1 및 제2 패드들 상의 복수의 제1 게이트 콘택 플러그들, 상기 플랫 패드 영역 상에서 서로 이격되는 제2 게이트 콘택 플러그 및 더미 콘택 플러그, 및 상기 플랫 엣지 영역 상의 플랫 엣지 콘택 플러그를 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 주변 회로 영역을 포함하는 하부 구조물 상에 게이트 영역 및 절연성 영역을 포함하는 적층 구조물을 제공함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 주변 회로 영역을 포함하는 하부 구조물 상에 플랫 영역을 포함하는 적층 구조물 및 상기 플랫 영역을 지나며 상기 적층 구조물을 관통하는 콘택 플러그들을 제공함으로써, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1a 내지 도 5b는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 일부 구성요소의 일 예를 나타낸 단면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이다.
도 9 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 도면들이다.
도 11a 내지 도 12c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 도면들이다.
본 출원에서 사용하는 "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. 또한, "제1", "제2", 및 "제3" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 형성 방법에 대하여 설명하기로 한다.
우선, 도 1a 및 도 1b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면 구조에 대하여 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 평면도들이고, 도 1a는 도 1b의 일부 구성요소를 나타낸 평면도이다.
도 1a 및 도 1b를 참조하면, 메모리 셀 어레이 영역(MA) 및 상기 메모리 셀 어레이 영역(MA)과 인접하는 연결 영역(EA)이 제공될 수 있다. 상기 메모리 셀 어레이 영역(MA) 내에 배치되며 상기 연결 영역(EA) 내로 연장되는 적층 구조물(ST')이 배치될 수 있다. 상기 적층 구조물(ST')은 게이트 영역(GA) 및 절연성 영역(IA)을 포함할 수 있다. 도 1a 및 도 1b에서 도면부호 IA로 지칭되는 점선의 내부 영역은 상기 절연성 영역(IA)일 수 있다. 따라서, 도 1a 및 도 1b에서 도면부호 IA로 표시되는 점선은 상기 게이트 영역(GA)과의 경계로 이해될 수도 있다. 상기 절연성 영역(IA)은 상기 연결 영역(EA) 내에 배치될 수 있다. 상기 절연성 영역(IA)은 상기 메모리 셀 어레이 영역(MA)과 이격될 수 있다.
상기 메모리 셀 어레이 영역(MA)에서 상기 연결 영역(EA) 내로 향하는 방향은 제1 수평 방향(X)일 수 있다.
상기 복수의 분리 구조물들(62B, 62S1, 62S2)이 배치될 수 있다. 상기 복수의 분리 구조물들(62B, 62S1, 62S2)은 블록 분리 구조물들(62B), 제1 보조 분리 구조물들(62S1) 및 제2 보조 분리 구조물들(62S2)을 포함할 수 있다. 상기 복수의 분리 구조물들(62B, 62S1, 62S2)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 상기 복수의 분리 구조물들(62B, 62S1, 62S2)의 각각은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 다른 예에서, 상기 복수의 분리 구조물들(62B, 62S1, 62S2)의 각각은 도전성 물질, 및 상기 도전성 물질과 상기 적층 구조물(ST') 사이의 절연성 물질을 포함하도록 형성될 수 있다.
상기 블록 분리 구조물들(62B)은 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(EA)을 상기 제1 수평 방향(X)으로 가로지르며 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(EA)을 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 분리시킬 수 있다.
상기 제1 보조 분리 구조물들(62S1)은 상기 메모리 셀 어레이 영역(MA)을 가로지르며 상기 연결 영역(EA)의 일부 내로 연장될 수 있다. 상기 제2 보조 분리 구조물들(62S2)은 상기 메모리 셀 어레이 영역(MA)과 이격될 수 있고, 상기 연결 영역(EA) 내에 배치될 수 있다. 상기 제1 및 제2 보조 분리 구조물들(62S1, 62S2)은 상기 블록 분리 구조물들(62B) 사이에 배치될 수 있다.
상기 블록 분리 구조물들(62B)은 상기 제2 수평 방향(Y)으로 차례로 배열되는 제1 블록 분리 구조물(62B1), 제2 블록 분리 구조물(62B2) 및 제3 블록 분리 구조물(62B3)을 포함할 수 있다.
상기 제1 보조 분리 구조물들(62S1)은 상기 제1 블록 분리 구조물(62B1)과 상기 제2 블록 분리 구조물(62B2) 사이, 및 상기 제2 블록 분리 구조물(62B2)과 상기 제3 블록 분리 구조물(62B3) 사이에 배치될 수 있다.
일 예에서, 상기 제2 보조 분리 구조물들(62S2)은 상기 제1 블록 분리 구조물(62B1)과 상기 제2 블록 분리 구조물(62B2) 사이에 배치되지 않고, 상기 제2 블록 분리 구조물(62B2)과 상기 제3 블록 분리 구조물(62B3) 사이에 배치될 수 있다.
일 예에서, 상기 블록 분리 구조물들(62B) 및 상기 제1 보조 분리 구조물들(62S1) 중에서, 상기 제2 수평 방향(Y)으로 서로 인접하는 분리 구조물들 사이에 절연성 분리 패턴(도 1b의 34)이 배치될 수 있다. 상기 절연성 분리 패턴(도 1b의 34)은 상기 메모리 셀 어레이 영역(MA)을 가로지르며 상기 연결 영역(EA)의 일부 내로 연장될 수 있다.
상기 절연성 영역(IA)은 상기 연결 영역(EA) 내에 배치될 수 있다. 상기 적층 구조물(ST')에서, 상기 절연성 영역(IA) 이외의 영역은 상기 게이트 영역(GA)으로 정의할 수 있다.
일 예에서, 상기 절연성 영역(IA)은 상기 제1 블록 분리 구조물(62B1)과 상기 제2 블록 분리 구조물(62B2) 사이에 배치되고, 상기 제2 블록 분리 구조물(62B2)과 상기 제3 블록 분리 구조물(62B3) 사이에 배치되지 않을 수 있다.
상기 절연성 영역(IA)은 상기 제1 보조 분리 구조물들(62S1) 및 상기 절연성 분리 패턴(도 1b의 34)과 이격될 수 있다.
일 예에서, 상기 블록 분리 구조물들(62B)의 각각은 상기 제2 수평 방향(Y)으로 서로 인접하는 상기 절연성 영역(IA)과 상기 제2 보조 분리 구조물들(62S2) 사이에 배치될 수 있다.
상기 연결 영역(EA) 내에서, 상기 적층 구조물(ST')은 계단 구조를 가질 수 있다. 상기 연결 영역(EA) 내에서, 상기 적층 구조물(ST')은 복수의 플랫 영역들(FAa, FAb, FAc)을 포함할 수 있다. 예를 들어, 상기 적층 구조물(ST')은 상기 메모리 셀 어레이 영역(MA)으로부터 멀어지는 방향, 즉 상기 제1 수평 방향(X)으로 차례로 배치되는 상부 플랫 영역(FAa), 하나 또는 복수의 중간 플랫 영역들(FAb), 및 하부 플랫 영역(FAc)을 포함할 수 있다.
다음으로, 도 1a 도 1b와 함께, 도 1c, 도 1d, 도 2a 내지 도 3b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1c는 도 1b의 'A' 로 표시된 부분을 확대한 부분 확대 평면도이고, 도 1d는 도 1b의 'B' 로 표시된 부분을 확대한 부분 확대 평면도이고, 도 2a는 도 1b의 I-I' 선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 2b는 도 2a의 'C'로 표시한 부분을 확대한 부분 확대도이고, 도 3a는 도 1b의 II-II' 선을 따라 취해진 영역을 개략적으로 나타낸 단면도이고, 도 3b는 도 3a의 'D'로 표시한 부분을 확대한 부분 확대도이다.
도 1a 내지 3b를 참조하면, 하부 기판(5) 상에 집적 회로 영역(7)이 배치될 수 있다. 상기 하부 기판(5)은 반도체 기판(e.g., 단결정 실리콘 기판)일 수 있다. 상기 집적 회로 영역(7)은 회로 배선들(8) 및 상기 회로 배선들(8)을 덮는 하부 절연 층(9)을 포함할 수 있다. 상기 회로 배선들(8)은 주변 콘택 패드들(8P)을 포함할 수 있다. 상기 집적 회로 영역(7) 상에 상부 기판(12)이 배치될 수 있다. 상기 상부 기판(12)은 폴리 실리콘을 포함할 수 있다. 상기 상부 기판(12)을 관통하는 갭필 절연 층(13)이 배치될 수 있다. 일 예에서, 상기 갭필 절연 층(13)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 서로 인접하는 한 쌍의 블록 분리 구조물들(62B) 사이에 위치하는 상기 절연성 영역(IA) 하부에서, 상기 갭필 절연 층(13)은 복수개가 배치될 수 있다.
다른 예에서, 서로 인접하는 한 쌍의 블록 분리 구조물들(62B) 사이에 위치하는 상기 절연성 영역(IA) 하부에서, 상기 갭필 절연 층(13)은 상기 제1 수평 방향(X)으로 연장되는 라인 모양으로 변형될 수 있다.
상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(EA)은 상기 상부 기판(12) 상에서 정의될 수 있다. 상기 적층 구조물(ST')은 상기 상부 기판(12) 상의 상기 메모리 셀 어레이 영역(MA) 내에 배치되며 상기 상부 기판(12) 상의 상기 연결 영역(EA) 내로 연장될 수 있다. 상기 제1 수평 방향(X)은 상기 상부 기판(12)의 상부면(12s)과 평행할 수 있다.
상기 적층 구조물(ST') 상에 제1 상부 절연 층(33)이 배치될 수 있다. 상기 제1 상부 절연 층(33) 및 상기 적층 구조물(ST')을 관통하는 메모리 수직 구조물(36)이 배치될 수 있다. 상기 제1 상부 절연 층(33) 상에 제2 상부 절연 층(53)이 배치될 수 있다. 상기 복수의 분리 구조물들(62B, 62S1, 62S2)은 상기 제2 상부 절연 층(53), 상기 제1 상부 절연 층(33) 및 상기 적층 구조물(ST')을 관통할 수 있다. 상기 제2 상부 절연 층(53) 상에 제3 상부 절연 층(65)이 배치될 수 있다. 상기 제2 및 제3 상부 절연 층들(53, 65)을 관통하며 상기 메모리 수직 구조물(36)과 전기적으로 연결되는 비트라인 콘택 플러그(71)가 배치될 수 있다. 상기 비트라인 콘택 플러그(71) 상에 비트라인(74b)이 배치될 수 있다. 상기 제1 내지 제3 상부 절연 층들(33, 53, 65)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다
상기 적층 구조물(ST')은 교대로 반복적으로 적층되는 층간 절연 층들(20) 및 수평 층들(23)을 포함할 수 있다.
상기 층간 절연 층들(20) 및 상기 수평 층들(23)은 상기 메모리 셀 어레이 영역(MA) 내에서 수직 방향(Z)으로 교대로 반복적으로 적층될 수 있고, 상기 메모리 셀 어레이 영역(MA)으로부터 상기 연결 영역(EA) 내로 연장될 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(3)의 상부면과 수직한 방향일 수 있다. 상기 수평 층들(23)은 상기 연결 영역(EA) 내에서 계단 모양으로 형성되는 패드 영역들을 포함할 수 있다.
상기 적층 구조물(ST')은 하부 적층 구조물(ST1') 및 상기 하부 적층 구조물(ST1') 상의 상부 적층 구조물(ST2')을 포함할 수 있다.
상기 하부 적층 구조물(ST1')은 교대로 반복적으로 적층되는 제1 층간 절연 층들(20a) 및 하부 수평 층들(23Ga, 23Ia)을 포함할 수 있다. 상기 제1 층간 절연 층들(20a) 및 상기 하부 수평 층들(23Ga, 23Ia) 중에서 최하위 층은 하부 층간 절연 층일 수 있고, 최상위 층은 하부 수평 층일 수 있다. 상기 하부 적층 구조물(ST1')은 상기 제1 층간 절연 층들(20a) 및 상기 하부 수평 층들(23Ga, 23Ia)을 덮는 제2 층간 절연 층(20b)을 더 포함할 수 있다.
상기 상부 적층 구조물(ST2')은 수직 방향(Z)으로 서로 이격되면서 적층되는 복수의 수평 층들(23G, 23I)을 포함할 수 있다. 상기 상부 적층 구조물(ST2')은 상기 복수의 수평 층들(23G, 23I)과 함께 교대로 반복적으로 적층되는 복수의 제3 층간 절연 층들(20c)을 더 포함할 수 있다. 상기 층간 절연 층들(20)은 상기 제1 내지 제3 층간 절연 층들(20a, 20b, 20c)을 포함할 수 있다. 상기 층간 절연 층들(20)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 복수의 수평 층들(23G, 23I)은 복수의 중간 수평 층들(23Gb, 23Ib), 상기 복수의 중간 수평 층들(23Gb, 23Ib) 상의 상부 수평 층들(23Gc), 및 상기 복수의 중간 수평 층들(23Gb, 23Ib) 상의 플로팅 수평 층들(23Gf, 23If)을 포함할 수 있다.
상기 수평 층들(23)은 상기 하부 수평 층들(23Ga, 23Ia), 상기 중간 수평 층들(23Gb, 23Ib), 상기 상부 수평 층들(23Gc), 및 상기 플로팅 수평 층들(23Gf, 23If)을 포함할 수 있다.
상기 중간 수평 층들(23Gb, 23Ib)은 상기 메모리 셀 어레이 영역(MA) 내에서 상기 수직 방향(Z)으로 서로 이격되면서 적층되고 상기 연결 영역(EA) 내로 연장될 수 있다. 상기 상부 수평 층들((23Gc)은 상기 메모리 셀 어레이 영역(MA) 내에서 상기 수직 방향(Z)으로 서로 이격되면서 적층되고 상기 연결 영역(EA) 내로 연장될 수 있다.
각각의 상기 상부 수평 층들(23Gc, 23Ic)은 각각의 상기 중간 수평 층들(23Gb, 23Ib) 보다 짧은 상기 제1 수평 방향(X)의 길이를 가질 수 있다. 상기 플로팅 수평 층들(23Gf, 23If)은 상기 연결 영역(EA) 내에서 상기 수직 방향(Z)으로 서로 이격되면서 적층될 수 있다. 상기 플로팅 수평 층들(23Gf, 23If)은 상기 상부 수평 층들(23Gc)과 마주볼 수 있다.
상기 적층 구조물(ST')에서, 상기 게이트 영역(GA) 내에 위치하는 상기 수평 층들(23)은 게이트 수평 층들(23G)일 수 있고, 상기 절연성 영역(IA) 내에 위치하는 상기 수평 층들(23)은 절연성 수평 층들(23I)일 수 있다. 따라서, 상기 게이트 수평 층들(23G)과 상기 절연성 수평 층들(23I)은 상기 연결 영역(EA) 내에 위치하는 상기 게이트 영역(GA)과 상기 절연성 영역(IA) 사이의 경계에서 접촉할 수 있다.
상기 하부 수평 층들(23Ga, 23Ia) 중에서, 상기 게이트 영역(GA) 내에 위치하는 하부 수평 층들은 하부 게이트 수평 층들(23Ga)일 수 있고, 상기 절연성 영역(IA) 내에 위치하는 하부 수평 층들은 하부 절연성 수평 층들(23Ia)일 수 있다.
상기 중간 수평 층들(23Gb, 23Ib) 중에서, 상기 게이트 영역(GA) 내에 위치하는 중간 수평 층들은 중간 게이트 수평 층들(23Gb)일 수 있고, 상기 절연성 영역(IA) 내에 위치하는 중간 수평 층들은 중간 절연성 수평 층들(23Ib)일 수 있다.
상기 상부 수평 층들(23Gc)은 상기 게이트 영역(GA) 내에 위치할 수 있으며, 상부 게이트 수평 층들일 수 있다. 이하에서, 상기 상부 수평 층들(23Gc)은 상부 게이트 수평 층들로 지칭될 수 있다.
상기 플로팅 수평 층들(23Gf, 23If) 중에서, 상기 게이트 영역(GA) 내에 위치하는 플로팅 수평 층들은 플로팅 게이트 수평 층들(도 2a의 23Gf)일 수 있고, 상기 절연성 영역(IA) 내에 위치하는 플로팅 수평 층들은 플로팅 절연성 수평 층들(도 2a의 23If)일 수 있다.
상기 수평 층들(23)은 상기 게이트 수평 층들(23G) 및 상기 절연성 수평 층들(23I)을 포함할 수 있고, 상기 게이트 수평 층들(23G)은 상기 하부 게이트 수평 층들(23Ga), 상기 중간 게이트 수평 층들(23Gb), 상기 상부 게이트 수평 층들(23Gc), 및 상기 플로팅 게이트 수평 층들(23Gf)을 포함할 수 있고, 상기 절연성 수평 층들(도 3a의 23I)은 상기 하부 절연성 수평 층들(23Ia), 상기 중간 절연성 수평 층들(23Ib) 및 상기 플로팅 절연성 수평 층들(23If)을 포함할 수 있다.
일 예에서, 상기 절연성 수평 층들(23I)은 상기 층간 절연 층들(20)과 식각 선택성을 갖는 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 게이트 수평 층들(23G)은 도전성 물질을 포함할 수 있다.
다음으로, 도 2a를 참조하여 상기 게이트 수평 층들(23G)을 중심으로 설명하기로 한다.
도 2a를 참조하면, 상기 게이트 수평 층들(23G)은 상기 연결 영역(EA) 내에서 계단 모양으로 형성되는 패드 영역들을 포함할 수 있다.
상기 중간 게이트 수평 층들(23Gb)은 상기 제1 수평 방향(X)으로 제1 높이 차이로 차례로 낮아지는 중간 게이트 패드들(GPb) 및 상기 제1 수평 방향(X)으로 제2 높이 차이로 차례로 낮아지는 제1 하부 게이트 패드들(GPc1)을 포함할 수 있다. 상기 제2 높이 차이는 상기 제1 높이 차이 보다 작을 수 있다.
상기 상부 게이트 수평 층들(23Gc)은 상기 제1 수평 방향(X)으로 상기 제2 높이 차이로 차례로 낮아지는 상부 게이트 패드들(GPc)을 포함할 수 있고, 상기 플로팅 게이트 수평 층들(23Gf)은 상기 제1 수평 방향(X)으로 상기 제2 높이 차이로 차례로 높아지는 플로팅 게이트 패드(GPf)를 포함할 수 있다. 상기 하부 게이트 수평 층들(23Ga)은 상기 제2 높이 차이로 상기 제1 수평 방향(X)으로 차례로 낮아지는 제2 하부 게이트 패드들(GPc2)을 포함할 수 있다. 따라서, 서로 인접하는 상기 중간 게이트 패드들(GPb) 사이의 상기 제1 높이 차이는 서로 인접하는 상기 제2 하부 게이트 패드들(GPc2) 사이의 상기 제2 높이 차이 보다 클 수 있다. 상기 상부 게이트 패드들(GPa)이 형성되는 영역은 상부 게이트 계단 영역(GSa)로 정의할 수 있고, 상기 플로팅 게이트 패드(GPf)가 형성되는 영역은 플로팅 게이트 계단 영역(GSf)으로 정의할 수 있고, 상기 중간 게이트 패드들(GPb)이 형성되는 영역은 중간 게이트 계단 영역(GSb)으로 정의할 수 있고, 상기 제1 하부 게이트 패드들(GPc1)이 형성되는 영역은 제1 하부 게이트 계단 영역(GSc1)으로 정의할 수 있고, 상기 제2 하부 게이트 패드들(GPc2)이 형성되는 영역은 제2 하부 게이트 계단 영역(GSc2)으로 정의할 수 있다. 상기 적층 구조물(ST')의 상기 게이트 영역(GA)은 게이트 플랫 영역들(GFa, GFb, GFc)을 포함할 수 있다. 상기 게이트 플랫 영역들(GFa, GFb, GFc)은 상기 제1 수평 방향(X)으로 차례로 배치되는 상부 게이트 플랫 영역(GFa), 중간 게이트 플랫 영역(GFb), 및 하부 게이트 플랫 영역(GFc)을 포함할 수 있다.
상기 상부 게이트 플랫 영역(GFa)은 상기 플로팅 게이트 계단 영역(GSf)과 상기 중간 게이트 계단 영역(GSb) 사이에 배치될 수 있다.
상기 상부 게이트 플랫 영역(도 1c 및 도 2a의 GFa)은 상부 게이트 플랫 더미 영역(도 1c 및 도 2a의 GFd1) 및 상부 게이트 플랫 엣지 영역(도 1c 및 도 2a의 GFe1)을 포함할 수 있다.
상기 하부 게이트 플랫 영역(GFc)은 상기 제1 하부 게이트 계단 영역(GSc1)과 상기 제2 하부 게이트 계단 영역(GSc2) 사이에 배치될 수 있다.
일 예에서, 상기 하부 게이트 플랫 영역(GFc)과 상기 제1 하부 게이트 계단 영역(GSc1) 사이에 제1 더미 패턴(24dc)이 배치될 수 있다. 상기 제1 더미 패턴(24dc)은 상기 제2 층간 절연 층(20b) 상에 배치될 수 있다.
일 예에서, 상기 제1 더미 패턴(24dc)은 도전성 물질로 형성될 수 있다.
일 예에서, 상기 중간 게이트 계단 영역(GSb)은 복수개가 배치될 수 있다.
일 예에서, 상기 중간 게이트 플랫 영역(GFb)은 복수개가 배치될 수 있다. 복수개의 중간 게이트 플랫 영역들(GFb) 중 어느 하나는 복수의 중간 게이트 계단 영역들(GSb) 중 서로 인접하는 중간 게이트 계단 영역들(GSb) 사이에 배치될 수 있다. 따라서, 상기 중간 게이트 플랫 영역(GFb)은 하나 또는 복수개가 배치될 수 있다. 상기 중간 게이트 계단 영역들(GSb)은 상기 제1 수평 방향(X)으로 차례로 배치되고 실질적으로 동일한 단면 구조를 갖는 제1 게이트 계단 영역(GSb) 및 제2 게이트 계단 영역(GSb)을 포함할 수 있고, 어느 하나의 상기 중간 게이트 플랫 영역(GSb)은 상기 제1 게이트 계단 영역(GSb)과 상기 제2 게이트 계단 영역(GSb) 사이에 배치될 수 있다.
다음으로, 도 1d 및 도 2b를 참조하여 상기 중간 게이트 플랫 영역(GFb)을 중심으로 설명하기로 한다.
도 1d 및 도 2b를 참조하면, 상기 중간 게이트 패드들(GPb)의 각각은 상기 제1 수평 방향(X)의 제1 길이(La)를 가질 수 있다. 상기 중간 게이트 플랫 영역(GFb)은 중간 게이트 플랫 패드 영역(GFp2), 중간 게이트 플랫 엣지 영역(GFe2), 및 상기 중간 게이트 플랫 패드 영역(GFp2)과 상기 중간 게이트 플랫 엣지 영역(GFe2) 사이의 중간 게이트 플랫 더미 영역(GFd2)을 포함할 수 있다. 상기 중간 게이트 플랫 패드 영역(GFp2), 상기 중간 게이트 플랫 더미 영역(GFd2) 및 상기 중간 게이트 플랫 엣지 영역(GFe2)는 상기 제1 수평 방향(X)으로 차례로 배치될 수 있다.
상기 중간 게이트 플랫 패드 영역(GFp2)은 상기 제1 길이(La) 보다 큰 상기 제1 수평 방향(X)의 제2 길이(Lp)를 가질 수 있다. 상기 중간 게이트 플랫 엣지 영역(GFe2)은 상기 제1 길이(La) 보다 큰 상기 제1 수평 방향(X)의 제3 길이(Le)를 가질 수 있다. 상기 중간 게이트 플랫 더미 영역(GFd2)은 각각의 상기 제2 길이(Lp) 및 상기 제3 길이(Le) 보다 큰 상기 제1 수평 방향(X)의 제4 길이(Ld)를 가질 수 있다. 상기 제4 길이(Ld)는 각각의 상기 제2 길이(Lp) 및 상기 제3 길이(Le) 보다 클 수 있다.
일 예에서, 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제2 길이(Lp)는 상기 중간 게이트 플랫 엣지 영역(GFe2)의 상기 제3 길이(Le) 보다 클 수 있다.
다른 예에서, 상기 중간 게이트 플랫 엣지 영역(GFe2)의 상기 제3 길이(Le)는 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제2 길이(Lp)와 같을 수 있다.
따라서, 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제2 길이(Lp)는 상기 중간 게이트 플랫 엣지 영역(GFe2)의 상기 제3 길이(Le)와 같거나, 클 수 있다.
일 예에서, 상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 제4 길이(Ld)는 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제2 길이(Lp) 및 상기 중간 게이트 플랫 엣지 영역(GFe2)의 상기 제3 길이(Le)의 합 보다 클 수 있다.
다른 예에서, 상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 제4 길이(Ld)는 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제2 길이(Lp) 및 상기 중간 게이트 플랫 엣지 영역(GFe2)의 상기 제3 길이(Le)의 합과 같을 수 있다.
따라서, 상기 제4 길이(Ld)는 상기 제2 길이(Lp) 및 상기 제3 길이(Lc)의 합과 같거나, 또는 상기 제4 길이(Ld)는 상기 제2 길이(Lp)와 상기 제3 길이(Lc)의 합 보다 클 수 있다.
상기 게이트 수평 층들(23G)의 각각은 제1 두께(t1)를 가질 수 있다. 상기 중간 게이트 플랫 패드 영역(GFp2), 상기 중간 게이트 플랫 엣지 영역(GFe2) 및 상기 중간 게이트 패드들(GPb)의 각각은 상기 제1 두께(t1) 보다 큰 제2 최대 두께(t2)를 가질 수 있다.
상기 게이트 수평 층들(23G)은 도전성 물질을 포함할 수 있다. 상기 중간 게이트 플랫 패드 영역(GFp2) 및 상기 중간 게이트 플랫 엣지 영역(GFe2)은 상기 도전성 물질을 포함할 수 있다. 상기 중간 게이트 플랫 더미 영역(GFd2)은 상기 도전성 물질을 포함하지 않고, 절연성 물질로 채워질 수 있다. 예를 들어, 상기 중간 게이트 플랫 패드 영역(GFp2)은 제1 도전 층을 포함하고, 상기 중간 게이트 플랫 엣지 영역(GFe2)은 제2 도전 층을 포함하고, 상기 중간 게이트 플랫 더미 영역(GFd2)은 절연성 물질을 포함하고, 상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 절연성 물질은 상기 중간 게이트 플랫 패드 영역(GFp2)의 상기 제1 도전 층과 상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 제2 도전 층을 상기 제1 수평 방향(X)으로 서로 이격시키면서 분리시킬 수 있다. 상기 제1 도전 층 및 상기 제2 도전 층은 서로 동일한 도전성 물질을 포함할 수 있다.
상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 절연성 물질은 상기 제1 상부 절연 층(33)의 일부일 수 있다. 따라서, 상기 중간 게이트 플랫 패드 영역(GFp2)과 상기 중간 게이트 플랫 엣지 영역(GFe2) 사이로 연장되는 상기 제1 상부 절연 층(33)의 부분은 상기 제1 게이트 플랫 더미 영역(GFd2)으로 정의될 수 있다.
상기 연결 영역(EA) 내에 게이트 콘택 플러그들(70)이 배치될 수 있다.
일 예에서, 상기 게이트 콘택 플러그들(70)은 상기 상부 게이트 패드들(도 2a의 GPa), 상기 중간 게이트 패드들(GPb), 상기 제1 하부 게이트 패드들(GPc1) 및 상기 제2 하부 게이트 패드들(GPc2) 상의 제1 게이트 콘택 플러그들(70g1)을 포함할 수 있다. 상기 제1 게이트 콘택 플러그들(70g1) 중에서 상기 중간 게이트 패드들(GPb) 상에 배치되는 게이트 콘택 플러그들은 제1 중간 게이트 콘택 플러그들로 지칭할 수 있다. 상기 제1 중간 게이트 콘택 플러그들(70g1)은 상기 중간 게이트 패드들(GPb) 상에서 상기 중간 게이트 패드들(GPb)과 접촉하며 전기적으로 연결될 수 있다.
일 예에서, 상기 게이트 콘택 플러그들(70)은 상기 중간 게이트 플랫 패드 영역(GFp2) 상에서 상기 중간 게이트 플랫 패드 영역(GFp2)과 접촉하는 복수의 플랫 콘택 플러그들(70g2, 70d1)을 더 포함할 수 있다. 상기 복수의 플랫 콘택 플러그들(70g2, 70d1)은 상기 제1 수평 방향(X)으로 차례로 배치되는 제2 중간 게이트 콘택 플러그(70g2) 및 제1 더미 게이트 콘택 플러그(70d1)를 포함할 수 있다.
일 예에서, 상기 게이트 콘택 플러그들(70)은 상기 중간 게이트 플랫 엣지 영역(GFe2) 상에서 상기 중간 게이트 플랫 엣지 영역(GFe2)과 접촉하는 엣지 플랫 콘택 플러그(70d2)를 더 포함할 수 있다. 상기 엣지 플랫 콘택 플러그(70d2)는 제2 더미 게이트 콘택 플러그(70d2)로 지칭할 수 있다. 상기 제1 더미 게이트 콘택 플러그(70d1)는 상기 제2 중간 게이트 콘택 플러그(70g2)의 변형 또는 불량을 방지하는 역할을 할 수 있다. 상기 엣지 플랫 콘택 플러그, 즉 상기 제2 더미 게이트 콘택 플러그(70d2)는 상기 제2 더미 게이트 콘택 플러그(70d2)와 인접하는 제1 중간 게이트 콘택 플러그(70g1)의 변형 또는 불량을 방지하는 역할을 할 수 있다. 예를 들어, 상기 제1 및 제2 중간 게이트 콘택 플러그들(70g1, 70g2)을 형성하기 위한 게이트 콘택 홀들 및 상기 제1 및 제2 더미 콘택 플러그들(70d1, 70d2)을 형성하기 위한 더미 콘택 홀들을 동시에 형성하는 경우에, 상기 더미 콘택 홀들 및 상기 게이트 콘택 홀들을 형성하기 위한 식각 공정의 식각 가스는 상기 게이트 콘택 홀들 내부로 안정적으로 공급될 수 있고, 상기 더미 콘택 홀들 내부로 불안정하게 공급될 수 있다. 따라서, 안정적으로 형성될 수 있는 상기 게이트 콘택 홀들 내에 형성되는 상기 제1 및 제2 중간 게이트 콘택 플러그들(70g1, 70g2)은 상기 제1 및 제2 더미 콘택 플러그들(70d1, 70d2)로 인하여 불량 없이 형성될 수 있다. 따라서, 상기 제1 및 제2 더미 콘택 플러그들(70d1, 70d2)은 반도체 소자의 신뢰성 및/또는 생산성을 향상시킬 수 있다.
상기 게이트 콘택 플러그들(70)은 동일한 도전성 물질, 예를 들어, 도우프트 실리콘, 금속 질화물(e.g., TiN, WN 등) 또는 금속(e.g., 텅스텐 등) 으로 형성될 수 있다.
상기 제2 중간 게이트 콘택 플러그(70g2)와 상기 제1 더미 게이트 콘택 플러그(70d1) 사이의 이격 거리는 상기 제1 더미 게이트 콘택 플러그(70d1)와 상기 중간 게이트 플랫 더미 영역(GFd2) 사이의 이격 거리 보다 작을 수 있다.
상기 제2 중간 게이트 콘택 플러그(70g2)와 상기 제1 더미 게이트 콘택 플러그(70d1) 사이의 이격 거리는 서로 인접하는 상기 제1 및 제2 중간 게이트 콘택 플러그들(70g1, 70g2) 사이의 이격 거리와 실질적으로 동일할 수 있다. 상기 제2 중간 게이트 콘택 플러그(70g2)와 상기 제1 더미 게이트 콘택 플러그(70d1) 사이의 이격 거리는 서로 인접하는 상기 제2 더미 게이트 콘택 플러그(70d2)와 상기 제1 중간 게이트 콘택 플러그(70g1) 사이의 이격 거리와 실질적으로 동일할 수 있다.
여기서, 상기 제2 중간 게이트 콘택 플러그(70g2)와 인접하는 상기 제1 중간 게이트 콘택 플러그(70g1)와, 상기 제2 더미 게이트 콘택 플러그(70d2)와 인접하는 상기 제1 중간 게이트 콘택 플러그(70g1)를 구별하기 위하여, 상기 제2 더미 게이트 콘택 플러그(70d2)와 인접하는 상기 제1 중간 게이트 콘택 플러그(70g1)를 "제3 중간 게이트 콘택 플러그"로 지칭할 수도 있다.일 예에서, 상기 상부 게이트 플랫 영역(도 1c 및 도 2a의 GFa)의 상기 상부 게이트 플랫 더미 영역(도 1c 및 도 2a의 GFd1)의 상기 제1 수평 방향(X)의 길이는 상기 중간 게이트 플랫 영역(GFb)의 상기 중간 게이트 플랫 더미 영역(GFd2)의 상기 제1 수평 방향(X)의 길이 보다 클 수 있다.
일 예에서, 상기 상부 게이트 플랫 영역(도 1c 및 도 2a의 GFa)의 상기 상부 게이트 플랫 엣지 영역(도 1c 및 도 2a의 GFe1)의 상기 제1 수평 방향(X)의 길이는 상기 중간 게이트 플랫 영역(GFb)의 상기 중간 게이트 플랫 엣지 영역(GFd1)의 상기 제1 수평 방향(X)의 길이와 실질적으로 동일할 수 있다.
상기 중간 게이트 플랫 영역(GFb)은 제1 게이트 플랫 영역으로 지칭될 수 있고, 상기 상부 게이트 플랫 영역(GFa)은 제2 게이트 플랫 영역으로 지칭될 수 있다.
상기 중간 게이트 플랫 패드 영역(GFp2)은 제1 게이트 플랫 패드 영역으로 지칭될 수 있고, 상기 중간 게이트 플랫 엣지 영역(GFe2)은 제1 게이트 플랫 엣지 영역으로 지칭될 수 있고, 상기 중간 게이트 플랫 더미 영역(GFd1)은 제1 게이트 플랫 더미 영역으로 지칭될 수 있다.
상기 상부 게이트 플랫 더미 영역(도 1c 및 도 2a의 GFd1)은 제2 게이트 플랫 더미 영역으로 지칭될 수 있고, 상기 상부 게이트 플랫 엣지 영역(도 1c 및 도 2a의 GFe1)은 제2 게이트 플랫 엣지 영역으로 지칭될 수 있다.
다음으로, 도 3a를 참조하여 상기 하부 절연성 수평 층들(23Ia), 상기 중간 절연성 수평 층들(23Ib) 및 상기 플로팅 절연성 수평 층들(23If)을 포함하는 상기 절연성 수평 층들(23I)을 중심으로 설명하기로 한다.
도 3a를 참조하면, 상기 절연성 수평 층들(23I)은 상기 연결 영역(EA) 내에서 계단 모양으로 형성되는 패드 영역들을 포함할 수 있다. 상기 플로팅 절연성 수평 층들(23If)은 상기 제1 수평 방향(X)으로 상기 제2 높이 차이로 높아지는 플로팅 절연성 패드(IPf)를 포함할 수 있고, 상기 중간 절연성 수평 층들(23Ib)은 상기 제1 수평 방향(X)으로 상기 제2 높이 차이 보다 큰 상기 제1 높이 차이로 차례로 낮아지는 중간 절연성 패드들(IPb), 및 상기 제1 수평 방향(X)으로 상기 제2 높이 차이로 차례로 낮아지는 제1 하부 절연성 패드들(IPc1)을 포함할 수 있고, 상기 하부 절연성 수평 층들(23Ia)은 상기 제2 높이 차이로 상기 제1 수평 방향(X)으로 차례로 낮아지는 제2 하부 절연성 패드들(IPc2)을 포함할 수 있다.
상기 플로팅 절연성 패드(IPf)가 형성되는 영역은 플로팅 절연성 계단 영역(ISf)으로 정의할 수 있고, 상기 중간 절연성 패드들(IPb)이 형성되는 영역은 중간 절연성 계단 영역(ISb)으로 정의할 수 있고, 상기 제1 하부 절연성 패드들(IPc1)이 형성되는 영역은 제1 하부 절연성 계단 영역(ISc1)으로 정의할 수 있고, 상기 제2 하부 절연성 패드들(IPc2)이 형성되는 영역은 제2 하부 절연성 계단 영역(ISc2)으로 정의할 수 있다. 상기 적층 구조물(ST')의 상기 절연성 영역(IA)은 절연성 플랫 영역들(IFa, IFb, IFc)을 포함할 수 있다. 상기 절연성 플랫 영역들(IFa, IFb, IFc)은 상기 제1 수평 방향(X)으로 차례로 배치되는 상부 절연성 플랫 영역(IFa), 중간 절연성 플랫 영역(IFb), 및 하부 절연성 플랫 영역(IFc)을 포함할 수 있다.
상기 상부 절연성 플랫 영역(IFa)은 상기 플로팅 절연성 계단 영역(ISf)과 상기 중간 절연성 계단 영역(ISb) 사이에 배치될 수 있다.
상기 상부 절연성 플랫 영역(도 1c 및 도 3a의 IFa)은 상부 절연성 플랫 더미 영역(도 1c 및 도 3a의 IFd1) 및 상부 절연성 플랫 엣지 영역(도 1c 및 도 3a의 IFe1)을 포함할 수 있다.
상기 하부 절연성 플랫 영역(IFc)은 상기 제1 하부 절연성 계단 영역(ISc1)과 상기 제2 하부 절연성 계단 영역(ISc2) 사이에 배치될 수 있다.
일 예에서, 상기 하부 절연성 플랫 영역(IFc)과 상기 제1 하부 절연성 계단 영역(ISc1) 사이에 제2 더미 패턴(24di)이 배치될 수 있다. 상기 제2 더미 패턴(24di)은 상기 제2 층간 절연 층(20b) 상에 배치될 수 있다. 일 예에서, 상기 제2 더미 패턴(24di)은 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 중간 절연성 계단 영역(ISb)은 복수개가 배치될 수 있다.
일 예에서, 상기 중간 절연성 플랫 영역(IFb)은 복수개가 배치될 수 있다. 복수개의 중간 절연성 플랫 영역들(IFb) 중 어느 하나는 복수의 중간 절연성 계단 영역들(ISb) 중 서로 인접하는 중간 절연성 계단 영역들 사이에 배치될 수 있다.
따라서, 상기 중간 절연성 플랫 영역(IFb)은 하나 또는 복수개가 배치될 수 있다.
상기 제1, 2, 3 상부 절연 층들(33, 53, 65), 상기 적층 구조물(ST') 및 상기 갭필 절연 층(13)을 관통하며 하부로 연장되어 상기 주변 콘택 패드들(8P)과 전기적으로 연결되는 주변 콘택 플러그들(71)이 배치될 수 있다. 상기 주변 콘택 플러그들(71) 상에 게이트 연결 배선들(74g1)이 배치될 수 있다. 상기 상부 플랫 영역(FAa)은 상기 제2 수평 방향(Y)으로 서로 인접하는 상기 상부 게이트 플랫 영역(GFa) 및 상기 상부 절연성 플랫 영역(IFa)을 포함할 수 있다. 상기 하나 또는 복수의 중간 플랫 영역들(FAb)은 상기 제2 수평 방향(Y)으로 서로 인접하는 상기 하나 또는 복수의 중간 게이트 플랫 영역(GFb) 및 상기 하나 또는 복수의 중간 절연성 플랫 영역(IFb)을 포함할 수 있다. 상기 하부 플랫 영역(FAc)은 상기 제2 수평 방향(Y)으로 서로 인접하는 상기 하부 게이트 플랫 영역(GFc) 및 상기 하부 절연성 플랫 영역(IFc)을 포함할 수 있다.
상기 하나 또는 복수의 중간 플랫 영역들(FAb)은 제1 플랫 영역으로 지칭될 수 있고, 상기 하부 플랫 영역(FAc)은 제2 플랫 영역으로 지칭될 수 있고, 상기 상부 플랫 영역(FAa)은 제3 플랫 영역으로 지칭될 수 있다. 상기 게이트 콘택 플러그들(도 2b의 70)은 상기 적층 구조물(ST')의 상기 게이트 영역(GA) 상에 배치될 수 있고, 상기 주변 콘택 플러그들(71)은 상기 적층 구조물(ST')의 상기 절연성 영역(IA)을 관통할 수 있다.
다음으로, 도 1d 및 도 3b를 참조하여 상기 중간 절연성 플랫 영역(IFb)을 중심으로 설명하기로 한다.
도 1d 및 도 3b를 참조하면, 상기 중간 절연성 패드들(IPb)의 각각은 상기 제1 수평 방향(X)의 상기 제1 길이(La)를 가질 수 있다. 상기 중간 절연성 플랫 영역(IFb)은 중간 절연성 플랫 패드 영역(IFp2), 중간 절연성 플랫 엣지 영역(IFe2), 및 상기 중간 절연성 플랫 패드 영역(IFp2)과 상기 중간 절연성 플랫 엣지 영역(IFe2) 사이의 절연성 플랫 더미 영역(IFd2)을 포함할 수 있다. 상기 중간 절연성 플랫 패드 영역(IFp2), 상기 중간 절연성 플랫 더미 영역(IFd2) 및 상기 중간 절연성 플랫 엣지 영역(IFe2)는 상기 제1 수평 방향(X)으로 차례로 배치될 수 있다.
상기 중간 절연성 플랫 패드 영역(IFp2)은 상기 중간 게이트 플랫 패드 영역(도 1d 및 도 2b의 GFp2)과 같은 상기 제1 수평 방향(X)의 상기 제2 길이(Lp)를 가질 수 있다. 상기 중간 절연성 플랫 엣지 영역(IFe2)은 상기 중간 게이트 플랫 엣지 영역(도 1d 및 도 2b의 GFe2)과 같은 상기 제1 수평 방향(X)의 상기 제3 길이(Le)를 가질 수 있다. 상기 중간 절연성 플랫 더미 영역(IFd2)은 상기 중간 게이트 플랫 더미 영역(도 1d 및 도 2b의 GFd2)과 같은 상기 제1 수평 방향(X)의 상기 제4 길이(Ld)를 가질 수 있다.
상기 중간 게이트 플랫 영역(도 1d 및 도 2b의 GFb)과 마찬가지로, 상기 중간 절연성 플랫 패드 영역(IFp2)의 상기 제2 길이(Lp)는 상기 중간 절연성 플랫 더미 영역(IFd2)의 상기 제3 길이(Le)와 같거나, 클 수 있다. 상기 제4 길이(Ld)는 각각의 상기 제2 길이(Lp) 및 상기 제3 길이(Le) 보다 클 수 있다. 상기 제4 길이(Ld)는 상기 제2 길이(Lp) 및 상기 제3 길이(Lc)의 합과 같거나, 또는 상기 제4 길이(Ld)는 상기 제2 길이(Lp)와 상기 제3 길이(Lc)의 합 보다 클 수 있다.
일 예에서, 상기 상부 절연성 플랫 영역(도 1c 및 도 3a의 IFa)의 상기 상부 절연성 플랫 더미 영역(도 1c 및 도 3a의 IFd1)의 상기 제1 수평 방향(X)의 길이는 상기 중간 절연성 플랫 영역(IFb)의 상기 중간 절연성 플랫 더미 영역(IFd2)의 상기 제1 수평 방향(X)의 길이 보다 클 수 있다.
일 예에서, 상기 상부 절연성 플랫 영역(도 1c 및 도 3a의 IFa)의 상기 상부 절연성 플랫 엣지 영역(도 1c 및 도 3a의 IFe1)의 상기 제1 수평 방향(X)의 길이는 상기 중간 절연성 플랫 영역(IFb)의 상기 중간 절연성 플랫 엣지 영역(IFd1)의 상기 제1 수평 방향(X)의 길이와 실질적으로 동일할 수 있다.
상기 절연성 수평 층들(23I)의 각각은 제1 절연성 물질 층(24a)으로 형성될 수 있다. 상기 중간 절연성 플랫 패드 영역(IFp2), 상기 중간 절연성 플랫 엣지 영역(IFe2) 및 상기 중간 절연성 패드들(IPb)의 각각은 상기 제1 절연성 물질 층(24a)과 함께 상기 제1 절연성 물질 층(24a) 상의 제2 절연성 물질 층(24b)을 포함할 수 있다. 상기 제2 절연성 물질 층(24b)은 상기 제1 절연성 물질 층(24a) 보다 얇은 두께를 가질 수 있다.
상기 제1 절연성 물질 층(24a)은 제1 실리콘 질화물로 형성될 수 있고, 상기 제2 절연성 물질 층(24b)은 상기 제1 실리콘 질화물 보다 빠른 속도로 식각될 수 있는 제2 실리콘 질화물로 형성될 수 있다.
일 예에서, 상기 중간 절연성 플랫 더미 영역(IFd2)은 상기 제1 및 제2 절연성 물질 층들(24a, 24b)의 물질들과 다른 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 중간 절연성 플랫 더미 영역(IFd2)은 상기 중간 게이트 플랫 더미 영역(도 2b의 GFd2)과 동일한 물질로 형성될 수 있다.
상기 중간 절연성 플랫 더미 영역(IFd2)은 상기 중간 절연성 플랫 패드 영역(IFp2)의 상기 제1 절연성 물질 층과 상기 중간 절연성 플랫 더미 영역(IFd2)의 상기 제2 절연성 물질 층을 상기 제1 수평 방향(X)으로 서로 이격시키면서 분리시킬 수 있다.
일 예에서, 상기 하부 게이트 플랫 영역(도 1b 및 도 2a의 GFc) 및 상기 하부 절연성 플랫 영역(도 1b 및 도 3a의 IFc)의 각각은 상기 중간 게이트 패드들(Gpb) 각각의 상기 제1 길이(La) 보다 큰 상기 제1 수평 방향(X)의 길이를 가질 수 있다.
일 예에서, 상기 하부 게이트 플랫 영역(도 1b 및 도 2a의 GFc) 및 상기 하부 절연성 플랫 영역(도 1b 및 도 3a의 IFc)의 각각은 상기 중간 절연성 플랫 엣지 영역(IFe2) 및 상기 중간 게이트 플랫 엣지 영역(도 1d 및 도 2b의 GFe2) 각각의 상기 제3 길이(Lc) 보다 큰 상기 제1 수평 방향(X)의 길이를 가질 수 있다.
일 예에서, 상기 하부 게이트 플랫 영역(도 1b 및 도 2a의 GFc) 및 상기 하부 절연성 플랫 영역(도 1b 및 도 3a의 IFc)의 각각은 상기 중간 절연성 플랫 패드 영역(IFp2) 및 상기 중간 게이트 플랫 패드 영역(도 1d 및 도 2b의 GFp2) 각각의 상기 제2 길이(Lp) 보다 큰 상기 제1 수평 방향(X)의 길이를 가질 수 있다.
다음으로, 도 4a 내지 도 5b를 참조하여, 상기 연결 영역(EA) 내에서의 상기 적층 구조물(ST')을 포함하는 반도체 소자의 단면 구조를 설명하기로 한다. 도 4a는 도 1d의 III-III'선을 따라 취해진 영역을 나타낸 단면도이고, 도 4b는 도 4a의 'E'로 표시된 부분을 확대한 부분 확대도이고, 도 5a는 도 1d의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 5a의 'F'로 표시된 부분을 확대한 부분 확대도이다.
도 1d, 및 도 4a 내지 도 5b를 참조하면, 상기 블록 분리 구조물들(62B)은 상기 제1 내지 제3 블록 분리 구조물들(62B1, 62B2, 62B3)을 포함할 수 있다. 상기 제1 및 제2 블록 분리 구조물들(62B1, 62B2) 사이에서, 상기 적층 구조물(ST')의 상부면은 평탄할 수 있다. 상기 절연성 영역(IA)은 상기 제1 및 제2 블록 분리 구조물들(62B1, 62B2) 사이에 배치될 수 있으며, 상기 제1 및 제2 블록 분리 구조물들(62B1, 62B2)과 이격될 수 있다. 상기 제2 및 제3 블록 분리 구조물들(62B2, 62B3) 사이에서, 상기 적층 구조물(ST')은 상기 제2 수평 방향(Y)으로 낮아지는 계단 구조를 가질 수 있다. 예를 들어, 상기 중간 게이트 패드들(도 2a의 GPb)은 상기 제1 수평 방향(X)으로 상기 제1 높이 차이로 낮아질 수 있고, 상기 제2 수평 방향(Y)으로 상기 제1 높이 차이 보다 작은 상기 제2 높이 차이로 낮아질 수 있다.
상기 제2 보조 분리 구조물들(62S2)은 상기 제2 및 제3 블록 분리 구조물들(62B2, 62B3) 사이의 상기 적층 구조물(ST')을 관통할 수 있다.
상기 블록 분리 구조물들(62B), 상기 제2 보조 분리 구조물들(62S2) 및 상기 제1 보조 분리 구조물들(도 1a 및 도 1b의 62S1)은 서로 동일한 단면 구조를 가질 수 있다. 상기 블록 분리 구조물들(62B), 상기 제2 보조 분리 구조물들(62S2) 및 상기 제1 보조 분리 구조물들(도 1a 및 도 1b의 62S1)은 상기 제2 상부 절연 층(53), 상기 제1 상부 절연 층(33) 및 상기 적층 구조물(ST')을 차례로 관통할 수 있다.
상기 중간 절연성 플랫 패드 영역(IFp2) 및 상기 중간 게이트 플랫 패드 영역(GFp2)을 상기 제2 수평 방향(Y)으로 절단하는 도 5b의 단면 구조를 중심으로 설명하기로 한다.
상기 중간 절연성 플랫 패드 영역(IFp2)은, 도 1d 및 도 3b를 참조하여 설명한 것과 같이, 상기 제1 절연성 물질 층(24a) 및 상기 제1 절연성 물질 층(24a) 상의 상기 제2 절연성 물질 층(24b)을 포함할 수 있다.
상기 중간 절연성 플랫 패드 영역(IFp2)이 위치하는 영역에서, 상기 중간 게이트 수평 층들(23Gb) 중 상기 중간 절연성 플랫 패드 영역(IFp2)과 인접하는 중간 게이트 수평 층은 상기 중간 절연성 플랫 패드 영역(IFp2)을 구성하는 상기 제1 절연성 물질 층(24a)의 상부면으로 연장되며 상기 중간 절연성 플랫 패드 영역(IFp2)의 상기 제2 절연성 물질 층(24b)과 접촉하는 게이트 연장 부(25)를 더 포함할 수 있다. 상기 게이트 연장 부(25)는 도전성 물질로 형성될 수 있다.
다음으로, 도 6을 참조하여, 메모리 셀 어레이 영역(MA) 내에서의 상기 메모리 수직 구조물(도 2a 및 도 3a의 36)을 중심으로 설명하기로 한다. 도 6은 상기 메모리 셀 어레이 영역(MA) 내에서, 상기 절연성 분리 패턴(도 1b의 34)을 중심으로 하여 상기 제2 수평 방향(Y)으로 절단한 단면 구조를 나타낼 수 있다.
도 6을 참조하면, 상기 절연성 분리 패턴(34)은 상기 제1 상부 절연 층(33)을 관통하면서 아래로 연장되어 상기 상부 게이트 수평 층들(23G)을 관통할 수 있다. 상기 메모리 수직 구조물(36)은 코어 영역(48), 및 상기 코어 영역(48) 상의 패드 패턴(50), 상기 코어 영역(48)의 측면 및 바닥면을 덮고 상기 패드 패턴(50)과 접촉하는 채널 층(46), 상기 채널 층(46)의 외측면을 둘러싸는 유전체 구조물(38)을 포함할 수 있다.
상기 채널 층(46)은 반도체 물질로 형성될 수 있다. 상기 채널 층(46)은 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(50)은 도우프트 폴리 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴(50)은 상기 콘택 플러그(90)와 접촉할 수 있다. 상기 코어 영역(48)은 절연성 물질, 또는 보이드가 형성된 절연성 물질을 포함할 수 있다.
상기 유전체 구조물(38)은 제1 유전체 층(40), 제2 유전체 층(44) 및 상기 제1 유전체 층(40)과 상기 제2 유전체 층(44) 사이의 정보 저장 물질 층(42)을 포함할 수 있다. 상기 제1 유전체 층(40)은 상기 정보 저장 물질 층(42)과 상기 적층 구조물(ST') 사이에 배치될 수 있고, 상기 제2 유전체 층(44)은 상기 정보 저장 물질 층(42)과 상기 채널 층(46) 사이에 배치될 수 있다.
일 예에서, 상기 정보 저장 물질 층(42)은 실리콘 질화물 등과 같은 전하 트랩 층일 수 있다. 상기 정보 저장 물질 층(42)은 수직형 낸드 플래쉬 메모리 소자 등과 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다.
일 예에서, 상기 하부 게이트 수평 층들(23Ga) 중 적어도 최하위의 하부 게이트 층은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층일 수 있다. 상기 하부 게이트 수평 층들(23Ga) 중 소거 동작에 이용되는 소거 트랜지스터의 게이트 층 상에 위치하는 게이트 층은 접지 선택 트랜지스터의 접지 선택 게이트 층일 수 있다.
일 예에서, 상기 중간 수평 게이트 층들(23Gb) 중 적어도 몇몇은 메모리 셀들을 구성하는 수직형 낸드 플래쉬 메모리 소자의 워드라인들일 수 있다.
일 예에서, 상기 상부 게이트 수평 층들(23Gc) 중 적어도 최상위에 위치하는 게이트 층은 게이트 유도 누설전류(gate induced drain leakage, GIDL) 현상을 이용하여 수직형 낸드 플래쉬 메모리 소자의 소거(erase) 동작에 이용되는 소거 트랜지스터의 게이트 층일 수 있다.
일 예에서, 상기 상부 게이트 수평 층들(23Gc) 중에서 소거 트랜지스터의 게이트 층 하부에 위치하는 하나 또는 복수의 게이트 층은 수직형 낸드 플래쉬 메모리 소자의 스트링 선택 트랜지스터의 게이트 층들일 수 있다.
일 예에서, 상기 게이트 수평 층들(23G)의 각각은 제1 층(23G1) 및 제2 층(23G2)을 포함할 수 있다. 상기 제1 층(23G1)은 상기 제2 층(23G2)과 상기 메모리 수직 구조물(36) 사이에 개재되며 상기 제2 층(23G2)의 상부면 및 하부면을 덮을 수 있다.
일 예에서, 상기 제1 층(23G1) 및 상기 제2 층(23G2)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 상기 제2 층(23G2)은 도전성 물질, 예를 들어 도우프트 실리콘, 금속 질화물(e.g., TiN 또는 WN 등), 금속-반도체 화합물(e.g., TiSi 또는 WSi 등), 또는 금속(e.g., W 등)으로 형성될 수 있고, 상기 제1 층(23G1)은 절연성 물질로 형성될 수 있다. 상기 제1 층(23G1)은 알루미늄 산화물 등과 같은 고유전체(high-k dielectric)로 형성될 수 있다.
다른 예에서, 상기 제1 층(23G1)은 금속 질화물(e.g., TiN 또는 WN 등)로 형성될 수 있고, 상기 제2 층(23G2)은 금속(e.g., W 등)으로 형성될 수 있다.
다른 예에서, 상기 게이트 수평 층들(23G)의 각각은 하나의 도전성 물질, 예를 들어 도우프트 실리콘, 금속 질화물(e.g., TiN 또는 WN 등), 금속-반도체 화합물(e.g., TiSi 또는 WSi 등), 또는 금속(e.g., W 등)으로 형성될 수 있다.
실시 예에서, 상기 유전체 구조물(38)은 수직형 낸드 플래쉬 메모리 소자의 정보를 저장할 수 있는 영역들을 포함하는 상기 정보 저장 물질 층(42)을 포함하는 것으로 설명하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 유전체 구조물(38)은 낸드 플래쉬 메모리 소자의 정보를 저장할 수 있는 정보 저장 물질 층(42) 대신에, 저항 변화 메모리(ReRAM) 소자의 정보를 저장할 수 있는 정보 저장 물질 층, 또는 피램(PRAM) 소자의 정보를 저장할 수 있는 정보 저장 물질 층을 포함할 수도 있다.
다시, 도 3b를 참조하면, 앞에서 상술한 바와 같이, 상기 중간 절연성 플랫 더미 영역(IFd2)은 상기 제1 절연성 물질 층(24a) 및 상기 제2 절연성 물질 층(24b)을 포함하지 않을 수 있다. 그렇지만, 상기 중간 절연성 플랫 더미 영역(도 3b의 IFd2)은 도 7a의 중간 절연성 플랫 더미 영역(IFd2')와 같이 변형될 수 있다. 도 7a는 도 3b의 부분 확대도에서, 상기 중간 절연성 플랫 더미 영역(도 3b의 IFd2)의 변형 예를 설명하기 위한 부분 확대도이다.
변형 예에서, 도 7a를 참조하면, 도 3b의 상기 중간 절연성 플랫 더미 영역(도 3b의 IFd2)은 도 7a의 중간 절연성 플랫 더미 영역(IFd2')으로 대체될 수 있다. 상기 중간 절연성 플랫 더미 영역(IFd2')은 상기 중간 절연성 플랫 패드 영역(IFp2) 및 상기 중간 절연성 플랫 엣지 영역(IFe2)의 상기 제1 절연성 물질 층(24a)으로부터 두께가 감소된 상태에서 연장되어 형성될 수 있다. 따라서, 상기 중간 절연성 플랫 더미 영역(IFd2')은 두께가 감소된 제1 절연성 물질 층(24a')을 포함할 수 있다.
상기 중간 절연성 플랫 더미 영역(IFd2')의 상기 제1 절연성 물질 층(24a')의 최소 두께는 상기 중간 절연성 플랫 패드 영역(IFp2)의 최대 두께 및 상기 중간 절연성 플랫 엣지 영역(IFe2)의 상기 제1 절연성 물질 층(24a)의 최대 두께 보다 작을 수 있다. 상기 중간 절연성 플랫 더미 영역(IFd2')은 상기 제2 절연성 물질 층(24b)을 포함하지 않을 수 있다.
다시, 도 2b를 참조하면, 앞에서 상술한 바와 같이, 상기 중간 게이트 플랫 더미 영역(GFd2)은 도전성 물질을 포함하지 않고 절연성 물질로 형성될 수 있다. 그렇지만, 상기 중간 게이트 플랫 더미 영역(도 2b의 GFd2)은 도 7b의 중간 게이트 플랫 더미 영역(GFd2')와 같이 변형될 수 있다. 도 7b는 도 2b의 부분 확대도에서, 상기 중간 게이트 플랫 더미 영역(도 2b의 GFd2)의 변형 예를 설명하기 위한 부분 확대도이다.
변형 예에서, 도 7b를 참조하면, 도 2b의 상기 중간 게이트 플랫 더미 영역(도 2b의 GFd2)은 도 7b의 중간 게이트 플랫 더미 영역(GFd2')으로 대체될 수 있다.
도 2b에서 설명한 바와 같이, 상기 중간 게이트 플랫 패드 영역(GFp2)은 제1 도전 층을 포함하고, 상기 중간 게이트 플랫 엣지 영역(GFe2)은 제2 도전 층을 포함하할 수 있다. 상기 중간 게이트 플랫 더미 영역(GFd2')은 상기 게이트 플랫 패드 영역(GFp2)의 상기 제1 도전 층 및 상기 게이트 플랫 엣지 영역(GFe2)의 상기 제2 도전 층으로부터 두께가 감소된 상태에서 연장되어 형성되는 제3 도전 층을 포함할 수 있다. 상기 제1 도전 층, 상기 제3 도전 층 및 상기 제2 도전 층은 경계면 없이 연속적으로 연장될 수 있다. 상기 게이트 플랫 패드 영역(GFp2)의 상기 제1 도전 층 및 상기 게이트 플랫 엣지 영역(GFe2)의 상기 제2 도전 층은 서로 동일한 최대 두께를 가질 수 있다. 상기 제1 및 제2 도전 층들 각각의 최대 두께는 상기 중간 게이트 플랫 더미 영역(GFd2')의 상기 제3 도전 층의 최소 두께 보다 클 수 있다.
다시, 도 1a를 참조하면, 상기 제2 보조 분리 구조물들(62S2)의 각각은 상기 제1 수평 방향(X)으로 연속적으로 이어진 라인 모양일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고 도 8의 제2 보조 분리 구조물들(62S2')와 같이 변형될 수 있다. 도 8은 도 1a의 평면도에서, 상기 제2 보조 분리 구조물들(도 1a의 62S2)의 변형 예를 설명하기 위한 평면도이다.
도 8을 참조하면, 도 1a의 상기 제2 보조 분리 구조물들(도 1a의 62S2)은 도 8의 제2 보조 분리 구조물들(62S2')로 대체될 수 있다. 상기 제2 보조 분리 구조물들(62S2')의 각각은 상기 제1 수평 방향(X)으로 서로 이격된 복수개의 라인 패턴들로 구성될 수 있다.
다음으로, 도 9, 도 10a 및 도 10b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 평면도이고, 도 10a는 도 9의 Ia-Ia'선을 따라 취해진 영역을 나타낸 단면도이고, 도 10b는 도 9의 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이다. 여기서, 앞에서 설명한 내용과 중복되거나, 또는 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 변형된 부분을 중심으로 설명하기로 한다.
도 9, 도 10a 및 도 10b를 참조하면, 도 1a 내지 도 5b를 참조하여 설명한 것과 실질적으로 동일한 상기 메모리 셀 어레이 영역(MA) 및 상기 연결 영역(EA)이 제공될 수 있다. 상기 메모리 셀 어레이 영역(MA) 내에 배치되며 상기 연결 영역(EA) 내로 연장되는 적층 구조물(ST")이 배치될 수 있다. 상기 적층 구조물(ST")은 도 1a 내지 도 5b를 참조하여 설명한 것과 실질적으로 동일한 상기 게이트 영역(GA) 및 상기 절연성 영역(IA)을 포함할 수 있다. 도 1a 내지 도 5b를 참조하여 설명한 것과 실질적으로 동일한 상기 복수의 분리 구조물들(62B, 62S1, 62S2)이 배치될 수 있다. 상기 복수의 분리 구조물들(62B, 62S1, 62S2) 중에서, 상기 연결 영역(EA) 내에 배치되는 상기 제2 보조 분리 구조물들(62S2)은 도 1a 및 도 1b에서와 같이, 상기 제1 수평 방향(X)으로 연장되는 라인 모양 또는 도 8에서와 같이 상기 제1 수평 방향(X)으로 서로 이격되는 바 모양으로 형성될 수 있다.
도 1a 내지 도 5b를 참조하여 설명한 것과 동일한 상기 하부 구조물(3)이 배치될 수 있다. 상기 하부 구조물(3) 상에 앞에서 설명한 것과 실질적으로 동일한 모양의 상기 하부 적층 구조물(ST1')이 배치될 수 있다. 예를 들어, 상기 하부 적층 구조물(ST1')은 앞에서 상술한 상기 하부 플랫 영역(도 1b의 FAc)에 대응하는 하부 플랫 영역(FAc')을 포함할 수 있고, 상기 하부 플랫 영역(FAc')은 앞에서 상술한 상기 하부 게이트 플랫 영역(도 1b의 GFc) 및 상기 하부 절연성 플랫 영역(도 1b의 IFc)에 각각 대응하는 하부 게이트 플랫 영역(GFc') 및 하부 절연성 플랫 영역(IFc')을 포함할 수 있다. 상기 하부 적층 구조물(ST1')은 도 2a에서와 같은 상기 제2 하부 게이트 패드들(GPc2)이 형성되는 상기 제2 하부 게이트 계단 영역(GSc2), 및 도 3a에서와 같은 상기 제2 하부 절연성 패드들(IPc2)이 형성되는 상기 제2 하부 절연성 계단 영역(ISc2)을 포함할 수 있다.
상기 하부 적층 구조물(ST1') 상에 앞에서 도 1a 내지 도 3b를 참조하여 설명한 상기 상부 적층 구조물(ST2')과 실질적으로 동일한 모양의 제1 상부 적층 구조물(ST2a)이 배치될 수 있다. 상기 하부 적층 구조물(ST1') 및 상기 제1 상부 적층 구조물(ST2a) 상에 앞에서 상술한 것과 동일한 상기 제1 상부 절연 층(33)이 배치될 수 있다.
상기 제1 상부 적층 구조물(ST2a)은 앞에서 상술한 상기 하나 또는 복수의 중간 플랫 영역들(도 1b의 FAb), 및 상기 상부 플랫 영역(도 1b의 FAa)에 각각 대응하는 하나 또는 복수의 제1 중간 플랫 영역들(FAba), 및 제1 상부 플랫 영역(FAaa)을 포함할 수 있다. 상기 하나 또는 복수의 제1 중간 플랫 영역들(FAba)은 앞에서 상술한 상기 하나 또는 중간 게이트 플랫 영역들(도 1b의 GFb), 및 상기 하나 또는 중간 절연성 플랫 영역들(도 1b의 IFb)에 각각 대응하는 하나 또는 복수의 제1 중간 게이트 플랫 영역들(GFba) 및 하나 또는 복수의 제1 중간 절연성 플랫 영역들(IFba)을 포함할 수 있다. 상기 제1 상부 플랫 영역들(FAaa)은 앞에서 상술한 상기 상부 게이트 플랫 영역(도 1b의 GFa) 및 상기 상부 절연성 플랫 영역들(도 1b의 IFa)에 각각 대응하는 제1 상부 게이트 플랫 영역(GFaa) 및 제1 상부 절연성 플랫 영역(IFaa)을 포함할 수 있다.
상기 제1 상부 절연 층(33) 상에 앞에서 도 1a 내지 도 3b를 참조하여 설명한 상기 상부 적층 구조물(ST2')과 실질적으로 동일한 모양의 제2 상부 적층 구조물(ST2b)이 배치될 수 있다. 상기 제1 상부 절연 층(33) 및 상기 제2 상부 적층 구조물(ST2b) 상에 추가 상부 절연 층(133)이 배치될 수 있다.
상기 제2 상부 적층 구조물(ST2b)은 앞에서 상술한 상기 하나 또는 복수의 중간 플랫 영역들(도 1b의 FAb), 및 상기 상부 플랫 영역(도 1b의 FAa)에 각각 대응하는 하나 또는 복수의 제2 중간 플랫 영역들(FAbb), 및 제2 상부 플랫 영역(FAab)을 포함할 수 있다. 상기 하나 또는 복수의 제2 중간 플랫 영역들(FAbb)은 앞에서 상술한 상기 하나 또는 중간 게이트 플랫 영역들(도 1b의 GFb) 및 상기 하나 또는 중간 절연성 플랫 영역들(도 1b의 IFb)에 각각 대응하는 하나 또는 복수의 제2 중간 게이트 플랫 영역들(GFbb), 및 하나 또는 복수의 제2 중간 절연성 플랫 영역들(IFbb)을 포함할 수 있다. 상기 제2 상부 플랫 영역들(FAab)은 앞에서 상술한 상기 상부 게이트 플랫 영역(도 1b의 GFa) 및 상기 상부 절연성 플랫 영역들(도 1b의 IFa)에 각각 대응하는 제2 상부 게이트 플랫 영역(GFab) 및 제2 상부 절연성 플랫 영역(IFab)을 포함할 수 있다.
도 10a에서와 같은 단면 구조에서, 상기 제1 및 제2 상부 적층 구조물들(ST2a, ST2b)의 각각은 도 2a에서와 같은 상기 중간 게이트 패드들(GPb)이 형성되는 상기 중간 게이트 계단 영역(GSb), 상기 플로팅 게이트 패드(GPf)가 형성되는 상기 플로팅 게이트 계단 영역(GSf), 및 상기 상부 게이트 패드들(GPa)이 형성되는 상기 상부 게이트 계단 영역(GSa)을 포함할 수 있다.
도 10b에서와 같은 단면 구조에서, 상기 제1 및 제2 상부 적층 구조물들(ST2a, ST2b)의 각각은 도 3a에서와 같은 상기 중간 절연성 패드들(IPb)이 형성되는 상기 중간 절연성 계단 영역(ISb), 및 상기 플로팅 절연성 패드(IPf)가 형성되는 상기 플로팅 절연성 계단 영역(ISf)을 포함할 수 있다. 도 10b에서와 같은 단면 구조에서, 상기 제1 상부 적층 구조물(ST2a)은 도 3a에서 설명한 상기 상부 게이트 패드들(GPa)이 형성되는 상기 상부 게이트 계단 영역(GSa)과 실질적으로 동일한 단면 모양을 갖는 상부 절연성 패드들(IPa)이 형성되는 상부 절연성 계단 영역(ISa)을 더 포함할 수 있고, 상기 제2 상부 적층 구조물(ST2b)은 도 3a에서와 같은 상기 상부 게이트 패드들(GPa)이 형성되는 상기 상부 게이트 계단 영역(GSa)을 더 포함할 수 있다.
상기 적층 구조물(ST")은 상기 하부 적층 구조물(ST1'), 상기 제1 상부 적층 구조물(ST2a) 및 상기 제2 상부 적층 구조물(ST2b)을 포함할 수 있다.
상기 추가 상부 절연 층(133), 상기 제2 상부 적층 구조물(ST2b), 상기 제1 상부 적층 구조물(ST2a) 및 상기 하부 적층 구조물(ST1)을 차례로 관통하는 메모리 수직 구조물(136)이 배치될 수 있다. 상기 메모리 수직 구조물(136)은 도 6을 참조하여 설명한 메모리 수직 구조물(36)과 실질적으로 동일한 구성요소들로 구성될 수 있다.
상기 추가 상부 절연 층(133) 상에 앞에서 상술한 상기 제2 및 제3 상부 절연 층들(53, 65)이 배치될 수 있다.또한, 앞에서 상술한 상기 주변 콘택 플러그들(71) 및 상기 게이트 연결 배선들(74g1)에 각각 대응할 수 있는 주변 콘택 플러그들(171) 및 상기 게이트 연결 배선들(174g1)이 배치될 수 있다.
다음으로, 도 11a 내지 도 12c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 11a 내지 도 12c에서, 도 11a 및 도 12a는 도 1b의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 11b 및 도 12b는 도 1b의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 11c 및 도 12c는 도 1d의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이다. 여기서, 도 11a 내지 도 12c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명함에 있어서, 도 1a 내지 도 5b를 참조하여 설명한 반도체 소자의 구조에 대한 설명은 생략하고, 도 1a 내지 도 5b를 참조하여 설명한 반도체 소자를 형성하는 방법을 중심으로 설명하기로 한다. 따라서, 이하에서 반도체 소자 형성 방법을 설명하면서 구조 또는 모양에 대한 설명이 없더라도, 도 1a 내지 도 5b를 참조하여 설명한 반도체 소자의 구조 또는 모양으로부터 이해될 수 있다.
도 1b, 도 1d, 도 11a 내지 도 11c를 참조하면, 하부 기판(5) 상에 집적 회로 영역(7)을 형성할 수 있다. 상기 하부 기판(5)은 반도체 기판일 수 있다. 예를 들어, 상기 하부 기판(5)은 단결정 실리콘 기판일 수 있다. 상기 집적 회로 영역(7)은 회로 배선들(8) 및 상기 회로 배선들(8)을 덮는 하부 절연 층(9)을 포함할 수 있다. 상기 회로 배선들(8)은 주변 콘택 패드들(8P)을 포함할 수 있다. 상기 집적 회로 영역(7) 상에 상부 기판(12)을 형성할 수 있다. 상기 상부 기판(12)은 폴리 실리콘 기판일 수 있다. 상기 상부 기판(12)을 관통하는 갭필 절연 층(13)을 형성할 수 있다.
상기 상부 기판(12) 상에 예비 적층 구조물(ST)을 형성할 수 있다.
상기 예비 적층 구조물(ST)은 상기 상부 기판(12) 상의 메모리 셀 어레이 영역(MA) 및 연결 영역(EA) 내에 형성될 수 있다.
상기 예비 적층 구조물(ST)을 형성하는 것은 상기 상부 기판(12)에 예비 하부 적층 구조물(ST1)을 형성하고, 상기 예비 하부 적층 구조물(ST1) 상에 예비 상부 적층 구조물(ST2)을 형성하는 것을 포함할 수 있다.
상기 예비 하부 적층 구조물을 형성하는 것은 교대로 반복적으로 적층되는 제1 층간 절연 층들(20a) 및 하부 수평 층들(22L)을 형성하고, 상기 제1 층간 절연 층들(20a) 및 상기 하부 수평 층들(22L)을 패터닝하여, 상기 하부 수평 층들(22L)의 하부 패드 영역들을 형성하고, 상기 제1 층간 절연 층들(20a) 및 상기 하부 수평 층들(22L)을 덮는 제2 층간 절연 층(20b)을 형성하는 것을 포함할 수 있다.
상기 예비 하부 적층 구조물 상에 예비 상부 적층 구조물을 형성할 수 있다.
상기 예비 상부 적층 구조물을 형성하는 것은 교대로 반복적으로 적층되는 제3 층간 절연 층들(20c) 및 수평 층들(22M, 22U, 23F)을 형성하고, 상기 제3 층간 절연 층들(20c) 및 상기 수평 층들(22M, 22U, 23F)을 패터닝하여, 상기 연결 영역(EA) 내에서 계단 구조로 배열되는 패드 영역들(Pa, Pb, P1, P2)을 형성하고, 상기 패드 영역들(Pa, Pb, P1, P2) 상에 패드 캐핑 층들(23R)을 형성하는 것을 포함할 수 있다.
상기 예비 적층 구조물(ST)은 상기 패드 영역들(Pa, Pb, P1, P2) 각각의 길이 보다 긴 길이를 갖고 상기 제1 수평 방향(X)으로 평탄한 플랫 영역들(FAa, FAb, FAc)을 포함할 수 있다.
일 예에서, 상기 수평 층들(22M, 22U, 23F) 중 최상위에 위치하는 수평 층 상에서 상기 패드 캐핑 층들(23R)은 형성되지 않을 수 있다. 다른 예에서, 상기 수평 층들(22M, 22U, 23F) 중 최상위에 위치하는 수평 층 상에서 상기 패드 캐핑 층들(23R)이 형성될 수 있다.
이어서, 포토레지스트 패턴(30)을 형성할 수 있다. 상기 포토레지스트 패턴(30)은 각각의 상기 플랫 영역들(FAa, FAb, FAc)의 일부를 노출시키는 개구부를 가질 수 있다.
상기 포토레지스트 패턴(30)은 상기 하부 수평 게이트 층들(22L)의 패드 영역들을 노출시킬 수 있다.
도 1b, 도 1d, 도 12a 내지 도 12c를 참조하면, 상기 포토레지스트 패턴(30)을 이용하여, 상기 포토레지스트 패턴(30)에 의해 덮이지 않은 상기 패드 캐핑 층들(23R)을 식각할 수 있다.
일 예에서, 상기 패드 캐핑 층들(23R)만을 선택적으로 식각할 수 있다.
다른 예에서, 상기 패드 캐핑 층들(23R)을 식각하면서, 상기 패드 캐핑 층들(23R)과 접촉하는 상기 예비 수평 층들(22)을 부분 식각할 수 있다.
또 다른 예에서, 상기 패드 캐핑 층들(23R)을 식각하면서, 상기 패드 캐핑 층들(23R)과 접촉하는 상기 예비 수평 층들(22)을 전부 식각할 수 있다.
또 다른 예에서, 상기 패드 캐핑 층들(23R)을 식각하면서, 상기 패드 캐핑 층들(23R)과 접촉하는 상기 예비 수평 층들(22)을 식각하고, 상기 예비 수평 층들(22)이 식각되면서 노출되는 어느 하나의 층간 절연 층(20)을 식각할 수 있다.
이어서, 상기 포토레지스트 패턴(30)을 제거할 수 있다.
상기 예비 적층 구조물(ST) 상에 제1 상부 절연 층(33)을 형성할 수 있다.
상기 제1 상부 절연 층(33) 및 상기 예비 적층 구조물(ST)을 관통하는 메모리 수직 구조물(36)을 형성할 수 있다. 상기 메모리 수직 구조물(36)은 상기 메모리 셀 어레이 영역(MA) 내에 형성될 수 있다.
상기 제1 상부 절연 층(33) 상에 제2 상부 절연 층(53)을 형성할 수 있다.
상기 제2 상부 절연 층(53), 상기 제1 상부 절연 층(33) 및 상기 예비 적층 구조물(ST)을 관통하는 분리 트렌치들(61B, 61C)을 형성할 수 있다.
상기 분리 트렌치들(61B, 61C)은 앞에서 상술한 도 1a 내지 도 5b의 상기 분리 구조물들(62B, 62S1, 62S2)에 대응하는 위치에 형성될 수 있다.
상기 예비 수평 층들(22) 중 일부 및 상기 패드 캐핑 층들(23R) 중 일부를 게이트 수평 층들(23G)로 대체할 수 있다. 따라서, 상기 예비 수평 층들(22) 중에서 상기 게이트 수평 층들(23G)로 대체되지 않고 잔존하는 예비 수평 층들 및 상기 패드 캐핑 층들은 절연성 수평 층들(23I)로 정의될 수 있다. 따라서, 상기 절연성 수평 층들(23I) 및 상기 게이트 수평 층들(23G)을 포함하는 수평 층들이 형성될 수 있다.
일 예에서, 상기 예비 수평 층들(22) 중 일부 및 상기 패드 캐핑 층들(23R) 중 일부를 게이트 수평 층들(23G)로 대체하는 것은 상기 분리 트렌치들(61B, 61S)에 의해 노출되는 상기 예비 수평 층들(22) 및 상기 패드 캐핑 층들(23R)을 부분 식각하여 빈 공간들을 형성한 후, 상기 빈 공간들을 상기 게이트 수평 층들(23G)로 채우는 것을 포함할 수 있다. 따라서, 도 1a 내지 도 5b에서 설명한 것과 같은 상기 수평 층들(23G, 23I) 및 상기 층간 절연 층들(20)을 포함하는 적층 구조물(ST')이 형성될 수 있다.
상술한 실시예들에 따른 반도체 소자에서, 상기 적층 구조물(ST')은 상기 복수의 층간 절연 층들(20) 및 상기 복수의 수평 층들(23G, 23I)을 포함할 수 있고, 상기 복수의 층간 절연 층들(20) 및 상기 복수의 수평 층들(23G, 23I)은 상기 메모리 셀 어레이 영역(MA) 내에서 교대로 반복적으로 적층되고, 상기 메모리 셀 어레이 영역(MA)과 인접하는 상기 연결 영역(EA) 내로 연장될 수 있다. 상기 연결 영역(EA) 내에서, 상기 적층 구조물(ST')은 계단 영역 및 상기 계단 영역과 인접하는 플랫 영역을 포함할 수 있다. 상기 계단 영역은 상기 제1 수평 방향으로 낮아지는 패드들을 포함할 수 있고, 상기 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 가질 수 있고, 상기 플랫 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖는 플랫 패드 영역, 및 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖는 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함할 수 있고, 상기 플랫 더미 영역의 상기 제1 수평 방향의 제4 길이는 각각의 상기 제2 길이 및 제3 길이 보다 클 수 있다. 여기서, 상기 계단 영역은 도 2a 및 도 2b의 상기 중간 게이트 계단 영역(GSb) 또는 도 3a 및 도 3b의 상기 중간 절연성 계단 영역(ISb)일 수 있고, 상기 플랫 영역은 도 2a 및 도 2b의 상기 중간 게이트 플랫 영역(GFb) 또는 도 3a 및 도 3b의 상기 중간 절연성 플랫 영역(IFb)일 수 있고, 상기 플랫 패드 영역은 도 2b의 상기 게이트 플랫 패드 영역(GFp2) 또는 도 3b의 상기 절연성 플랫 패드 영역(IFp2)일 수 있고, 상기 플랫 더미 영역은 도 2b의 상기 게이트 플랫 더미 영역(GFd2) 또는 도 3b의 상기 절연성 플랫 더미 영역(IFd2)일 수 있다. 이와 같은 상기 플랫 영역을 포함하는 적층 구조물(ST')을 제공함으로써, 반도체 소자의 집적도를 높일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물;
    상기 적층 구조물 상의 상부 절연 층;
    상기 연결 영역 내의 게이트 콘택 플러그들; 및
    상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함하되,
    상기 적층 구조물은 복수의 층간 절연 층들 및 복수의 수평 층들을 포함하고,
    상기 복수의 층간 절연 층들 및 상기 복수의 수평 층들은 상기 하부 구조물 상의 메모리 셀 어레이 영역 내에서 교대로 반복적으로 적층되고, 상기 메모리 셀 어레이 영역과 인접하는 상기 하부 구조물 상의 연결 영역 내로 연장되고,
    상기 연결 영역 내에서, 상기 적층 구조물의 제1 단면 구조는 제1 게이트 계단 영역 및 상기 제1 게이트 계단 영역과 인접하는 제1 게이트 플랫 영역을 포함하고,
    상기 제1 게이트 계단 영역은 제1 높이 차이로 제1 수평 방향으로 낮아지는 제1 게이트 패드들을 포함하고,
    상기 제1 수평 방향은 상기 메모리 셀 어레이 영역에서 상기 연결 영역을 향하는 방향이고,
    상기 제1 게이트 플랫 영역은 제1 게이트 플랫 패드 영역, 제1 게이트 플랫 엣지 영역, 상기 제1 게이트 플랫 패드 영역과 상기 제1 게이트 플랫 엣지 영역 사이의 제1 게이트 플랫 더미 영역을 포함하고,
    상기 게이트 콘택 플러그들은 상기 제1 게이트 패드들 상에서 상기 제1 게이트 패드들과 접촉하는 복수의 제1 게이트 콘택 플러그들, 상기 제1 게이트 플랫 패드 영역 상에서 상기 제1 게이트 플랫 패드 영역과 접촉하는 복수의 플랫 콘택 플러그들, 및 상기 제1 게이트 플랫 엣지 영역 상에서 상기 제1 게이트 플랫 엣지 영역과 접촉하는 엣지 플랫 콘택 플러그를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 게이트 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고,
    상기 제1 게이트 플랫 패드 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖고,
    상기 제1 게이트 플랫 엣지 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖고,
    상기 제1 게이트 플랫 더미 영역은 각각의 상기 제2 길이 및 상기 제3 길이 보다 큰 제4 길이를 갖고,
    상기 제2 길이는 상기 제3 길이와 같거나, 또는 상기 제2 길이는 상기 제3 길이 보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 게이트 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고,
    상기 제1 게이트 플랫 패드 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖고,
    상기 제1 게이트 플랫 엣지 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖고,
    상기 제1 게이트 플랫 더미 영역은 각각의 상기 제2 길이 및 상기 제3 길이 보다 큰 제4 길이를 갖고,
    상기 제4 길이는 상기 제2 길이와 상기 제3 길이의 합과 같거나, 또는 상기 제4 길이는 상기 제2 길이와 상기 제3 길이의 합 보다 큰 반도체 소자.
  4. 제 1 항에 있어서,
    상기 적층 구조물은 게이트 영역 및 절연성 영역을 포함하고,
    상기 복수의 수평 층들은 상기 게이트 영역 내의 복수의 수평 게이트 층들 및 상기 절연성 영역 내의 복수의 수평 절연 층들을 포함하고,
    상기 적층 구조물의 상기 제1 단면 구조는 상기 적층 구조물의 상기 게이트 영역을 상기 제1 수평 방향을 따라 절단한 구조이고,
    상기 제1 게이트 계단 영역 및 상기 제1 게이트 플랫 영역은 상기 제1 수평 방향으로 차례로 배열되고,
    상기 제1 게이트 계단 영역의 제1 게이트 패드들 중에서 최하위의 제1 게이트 패드와 상기 제1 게이트 플랫 패드 영역은 상기 제1 높이 차이를 갖는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 게이트 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고,
    상기 제1 게이트 플랫 패드 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖고,
    상기 제1 게이트 플랫 엣지 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖고,
    상기 제1 게이트 플랫 더미 영역은 각각의 상기 제2 길이 및 상기 제3 길이 보다 큰 제4 길이를 갖고,
    상기 적층 구조물의 상기 절연성 영역을 상기 제1 수평 방향을 따라 절단한 제2 단면 구조는 제1 절연성 계단 영역, 및 상기 제1 절연성 계단 영역과 인접하는 제1 절연성 플랫 영역을 포함하고,
    상기 제1 절연성 계단 영역은 상기 제1 높이 차이로 상기 제1 수평 방향으로 낮아지는 제1 절연성 패드들을 포함하고,
    상기 제1 절연성 패드들은 상기 제1 수평 방향의 상기 제1 길이를 갖고,
    상기 제1 절연성 플랫 영역은 상기 제2 길이를 갖는 제1 절연성 플랫 패드 영역, 및 상기 제3 길이를 갖는 제1 절연성 플랫 엣지 영역, 상기 제1 절연성 플랫 패드 영역과 상기 제1 절연성 플랫 엣지 영역 사이에서 상기 제4 길이를 갖는 제1 절연성 플랫 더미 영역을 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    주변 콘택 플러그들을 더 포함하되,
    상기 하부 구조물은 하부 기판, 상기 하부 기판 상의 집적 회로 영역, 상기 집적 회로 영역 상의 상부 기판, 상기 상부 기판을 관통하는 갭필 절연 층을 포함하고,
    상기 주변 콘택 플러그들은 상기 상부 절연 층, 상기 적층 구조물 및 상기 갭필 절연 층을 관통하며 상기 집적 회로 영역의 주변 콘택 패드들과 전기적으로 연결되고,
    상기 주변 콘택 플러그들은 상기 제1 절연성 플랫 더미 영역을 관통하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 플랫 엣지 영역은 서로 동일한 높이 레벨에 위치하고,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 플랫 엣지 영역의 각각은 제1 절연성 물질 층 및 상기 제1 절연성 물질 층 상의 제2 절연성 물질 층을 포함하고,
    상기 제1 절연성 플랫 패드 영역의 상기 제2 절연성 물질 층 및 상기 제1 절연성 플랫 엣지 영역의 상기 제2 절연성 물질 층은 상기 제1 수평 방향으로 이격되고,
    각각의 상기 복수의 수평 절연 층들은 상기 제1 절연성 물질 층을 포함하고,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 엣지 패드 영역 각각의 최대 두께는 상기 메모리 셀 어레이 영역 내의 상기 수평 층들 각각의 두께 보다 큰 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 절연성 플랫 더미 영역은 상기 제1 및 제2 절연성 물질 층들과 다른 절연성 물질로 형성되는 반도체 소자.
  9. 제 5 항에 있어서,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 플랫 엣지 영역은 서로 동일한 높이 레벨에 위치하고,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 플랫 엣지 영역의 각각은 제1 절연성 물질 층 및 상기 제1 절연성 물질 층 상의 제2 절연성 물질 층을 포함하고,
    상기 제1 절연성 플랫 패드 영역의 상기 제1 절연성 물질 층 및 상기 제1 절연성 플랫 엣지 영역의 상기 제1 절연성 물질 층은 상기 제1 절연성 플랫 더미 영역 내로 연장되고,
    상기 제1 절연성 플랫 패드 영역 및 상기 제1 절연성 플랫 엣지 영역으로부터 상기 제1 절연성 플랫 더미 영역 내로 연장된 상기 제1 절연성 물질 층의 최소 두께는 상기 제1 절연성 플랫 패드 영역의 상기 제1 절연성 물질 층의 최대 두께 보다 작은 반도체 소자.
  10. 제 4 항에 있어서,
    상기 적층 구조물의 상기 제1 단면 구조는 상기 제1 게이트 계단 영역과 인접하는 제2 게이트 플랫 영역을 더 포함하고,
    상기 제2 게이트 플랫 영역, 상기 제1 게이트 계단 영역 및 상기 제1 게이트 플랫 영역은 상기 제1 수평 방향으로 차례로 배치되고,
    상기 제2 게이트 플랫 영역은 제2 게이트 플랫 더미 영역 및 상기 제2 게이트 플랫 더미 영역과 인접하는 제2 게이트 플랫 엣지 영역을 포함하고,
    상기 제2 게이트 플랫 엣지 영역은 상기 제1 게이트 플랫 엣지 영역과 동일한 단면 구조를 갖고,
    상기 제2 게이트 플랫 더미 영역은 상기 제1 게이트 플랫 더미 영역과 동일한 단면 구조를 갖고,
    상기 제2 게이트 플랫 더미 영역의 상기 제1 수평 방향의 길이는 상기 제1 게이트 플랫 더미 영역의 상기 제1 수평 방향의 길이 보다 큰 반도체 소자.
  11. 제 10 항에 있어서,
    상기 적층 구조물은 하부 적층 구조물, 상기 하부 적층 구조물 상의 제1 상부 적층 구조물, 및 상기 제1 상부 적층 구조물 상의 제2 상부 적층 구조물을 포함하되,
    상기 제1 및 제2 상부 적층 구조물들의 각각은 상기 제1 게이트 플랫 영역 및 상기 제2 게이트 플랫 영역을 포함하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 제1 게이트 플랫 패드 영역 및 상기 제1 게이트 플랫 엣지 영역은 서로 동일한 높이 레벨에 위치하고,
    상기 제1 게이트 플랫 패드 영역은 제1 도전 층을 포함하고,
    상기 제1 게이트 플랫 엣지 영역은 제2 도전 층을 포함하고,
    상기 제1 게이트 플랫 더미 영역은 절연성 물질을 포함하고,
    상기 제1 게이트 플랫 더미 영역의 상기 절연성 물질은 상기 제1 게이트 플랫 패드 영역의 상기 제1 도전 층과 상기 제1 게이트 플랫 더미 영역의 상기 제2 도전 층을 상기 제1 수평 방향으로 서로 이격시키면서 분리시키는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 제1 게이트 플랫 패드 영역 및 상기 제1 게이트 플랫 엣지 영역 각각의 최대 두께는 상기 메모리 셀 어레이 영역 내의 상기 수평 층들 각각의 두께 보다 큰 반도체 소자.
  14. 제 1 항에 있어서,
    상기 제1 게이트 플랫 패드 영역 및 상기 제1 게이트 플랫 엣지 영역은 서로 동일한 높이 레벨에 위치하고,
    상기 제1 게이트 플랫 패드 영역은 제1 도전 층을 포함하고,
    상기 제1 게이트 플랫 엣지 영역은 제2 도전 층을 포함하고,
    상기 제1 게이트 플랫 더미 영역은 상기 제1 도전 층 및 상기 제2 도전 층으로부터 연장되는 제3 도전 층을 포함하고,
    상기 제1 및 제2 도전 층들 각각의 최대 두께는 상기 제3 도전 층의 최소 두께 보다 큰 반도체 소자.
  15. 제 1 항에 있어서,
    상기 연결 영역 내에서, 상기 적층 구조물의 상기 제1 단면 구조는 상부 계단 영역, 제2 게이트 계단 영역, 하부 게이트 플랫 영역, 및 하부 계단 영역을 더 포함하고,
    상기 상부 계단 영역, 상기 제1 게이트 계단 영역, 상기 제1 게이트 플랫 영역, 상기 제2 게이트 계단 영역, 상기 하부 게이트 플랫 영역 및 상기 하부 계단 영역은 상기 제1 수평 방향으로 차례로 배치되고,
    상기 상부 계단 영역은 상부 패드들을 포함하고,
    상기 하부 계단 영역은 하부 패드들을 포함하고,
    상기 제2 게이트 계단 영역은 제2 게이트 패드들을 포함하고,
    상기 상부 패드들은 상기 제1 높이 차이 보다 작은 제2 높이 차이로 상기 제1 수평 방향으로 낮아지고,
    상기 하부 패드들은 상기 제2 높이 차이로 상기 제1 수평 방향으로 낮아지고,
    상기 제2 게이트 패드들은 상기 제1 높이 차이로 상기 제1 수평 방향으로 낮아지고,
    상기 제1 게이트 패드들 및 상기 제2 게이트 패드들은 상기 제1 수평 방향과 수직한 제2 수평 방향으로 상기 제1 높이 차이 보다 작은 제2 높이 차이로 낮아지고,
    상기 하부 게이트 플랫 영역의 상기 제1 수평 방향의 길이는 상기 제1 게이트 패드들 각각의 상기 제1 수평 방향의 길이 보다 큰 반도체 소자.
  16. 하부 구조물;
    상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물;
    상기 연결 영역 내에서, 상기 적층 구조물 상의 게이트 콘택 플러그들; 및
    상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함하되,
    상기 적층 구조물은 교대로 반복적으로 적층되는 복수의 층간 절연 층들 및 복수의 수평 층들을 포함하고,
    상기 연결 영역 내에서, 상기 적층 구조물은 계단 영역 및 상기 계단 영역과 인접하는 플랫 영역을 포함하고,
    상기 계단 영역은 제1 수평 방향으로 낮아지는 패드들을 포함하고,
    상기 플랫 영역은 플랫 패드 영역, 및 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함하고,
    상기 게이트 콘택 플러그들은 상기 패드들 상의 제1 게이트 콘택 플러그들, 상기 플랫 패드 영역 상의 복수의 플랫 콘택 플러그들, 및 상기 플랫 엣지 영역 상의 플랫 엣지 콘택 플러그를 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 패드들의 각각은 상기 제1 수평 방향의 제1 길이를 갖고,
    상기 플랫 패드 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제2 길이를 갖고,
    상기 플랫 엣지 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖고,
    상기 플랫 더미 영역은 각각의 상기 제2 길이 및 상기 제3 길이 보다 큰 상기 제1 수평 방향의 제4 길이를 갖고,상기 플랫 패드 영역, 상기 플랫 엣지 영역 및 상기 패드들의 각각은 상기 메모리 셀 어레이 영역 내의 상기 수평 층들 각각의 두께 보다 큰 최대 두께를 갖는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 연결 영역 내에서, 상기 적층 구조물을 관통하는 복수의 주변 콘택 플러그들을 더 포함하되,상기 적층 구조물은 서로 인접하는 게이트 영역 및 절연성 영역을 포함하고,
    상기 게이트 콘택 플러그들은 상기 적층 구조물의 상기 게이트 영역 상에 배치되고,
    상기 하부 구조물은 주변 콘택 패드들을 포함하고,
    상기 복수의 주변 콘택 플러그들은 상기 적층 구조물의 상기 절연성 영역을 관통하며 상기 하부 구조물 내로 연장되어 상기 주변 콘택 패드들과 접촉하는 반도체 소자.
  19. 하부 구조물;
    상기 하부 구조물 상의 메모리 셀 어레이 영역 내에 배치되며 상기 메모리 셀 어레이 영역으로부터 연결 영역 내로 연장되는 적층 구조물;
    상기 적층 구조물 상의 게이트 콘택 플러그들; 및
    상기 메모리 셀 어레이 영역 내에서, 상기 적층 구조물을 관통하는 메모리 수직 구조물을 포함하되,
    상기 적층 구조물은 하부 적층 구조물 및 상기 하부 적층 구조물 상의 상부 적층 구조물을 포함하고,
    상기 하부 적층 구조물은 수직 방향으로 서로 이격되면서 적층되는 복수의 하부 수평 층들을 포함하고,
    상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고,
    상기 상부 적층 구조물은 상기 수직 방향으로 서로 이격되면서 적층되는 복수의 상부 수평 층들을 포함하고,
    상기 복수의 상부 수평 층들은 상기 연결 영역 내에서 제1 높이 차이로 낮아지는 제1 패드들을 포함하는 제1 계단 영역을 포함하고,
    상기 하부 수평 층들은 상기 제1 높이 차이 보다 작은 제2 높이 차이로 낮아지는 제2 패드들을 포함하는 제2 계단 영역을 포함하고,
    상기 상부 적층 구조물은 상기 제1 계단 영역과 인접하는 제1 플랫 영역을 포함하고,
    상기 하부 적층 구조물은 상기 제2 계단 영역과 인접하는 제2 플랫 영역을 포함하고,
    상기 제1 패드들의 각각은 제1 길이를 갖고,
    상기 제1 플랫 영역은 상기 제1 길이 보다 큰 제1 수평 방향의 제2 길이를 갖는 플랫 패드 영역, 및 상기 제1 길이 보다 큰 상기 제1 수평 방향의 제3 길이를 갖는 플랫 엣지 영역, 상기 플랫 패드 영역과 상기 플랫 엣지 영역 사이의 플랫 더미 영역을 포함하고,
    상기 플랫 더미 영역의 상기 제1 수평 방향의 제4 길이는 각각의 상기 제2 길이 및 제3 길이 보다 크고,
    상기 제2 플랫 영역은 상기 제1 길이 보다 큰 상기 제1 수평 방향의 길이를 갖고,
    상기 게이트 콘택 플러그들은 제1 및 제2 패드들 상의 복수의 제1 게이트 콘택 플러그들, 상기 플랫 패드 영역 상에서 서로 이격되는 제2 게이트 콘택 플러그 및 더미 콘택 플러그, 및 상기 플랫 엣지 영역 상의 플랫 엣지 콘택 플러그를 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 연결 영역 내에서 상기 적층 구조물을 관통하는 복수의 주변 콘택 플러그들을 더 포함하되,
    상기 적층 구조물은 서로 인접하는 게이트 영역 및 절연성 영역을 포함하고,
    상기 게이트 콘택 플러그들은 상기 적층 구조물의 상기 게이트 영역 상에 배치되고,
    상기 복수의 주변 콘택 플러그들은 상기 적층 구조물의 상기 절연성 영역을 관통하고,
    상기 하부 구조물은 주변 콘택 패드들을 포함하고,
    상기 복수의 주변 콘택 플러그들 중 몇몇은 상기 적층 구조물의 상기 절연성 영역 내에 위치하는 상기 플랫 더미 영역을 지나면서 상기 하부 구조물 내로 연장되어 상기 주변 콘택 패드들과 접촉하고,
    상기 복수의 주변 콘택 플러그들 중 다른 몇몇은 상기 적층 구조물의 상기 절연성 영역 내에 위치하는 상기 제2 플랫 영역을 지나면서 상기 적층 구조물을 관통하며 상기 하부 구조물 내로 연장되어 상기 주변 콘택 패드들과 접촉하고,
    상기 제1 플랫 영역의 상기 제1 수평 방향의 길이는 상기 제2 플랫 영역의 상기 제1 수평 방향의 길이 보다 큰 반도체 소자.
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