KR102388352B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 은 제1 트렌치에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 인접하는 활성 영역 간의 전기적 분리를 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 장변과 단변을 각각 포함하며, 서로 마주하는 단변들 사이의 제1 트렌치에 의해 분리되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치의 측벽은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변에 의해 정의되고, 상기 제3 트렌치를 형성하는 것은 상기 제2 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜, 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제4 트렌치를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 마스크 패턴은 상기 제4 트렌치를 형성하는 것과 상기 제1 절연막의 일부를 제거하는 것 사이에 제거되고, 상기 제2 트렌치를 형성하는 것은 상기 리세스된 제1 절연막의 일부를 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치 내에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 도전 패턴을 형성하기 전에, 상기 게이트 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하는 것을 더 포함하고, 상기 도전 패턴은 상기 돌출 절연 패턴 상에 형성되고 상기 돌출 패턴을 덮는다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 채우는 절연 패턴을 형성하고, 상기 절연 패턴 상에, 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고, 상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴을 형성하는 것은 상기 제3 트렌치를 채우는 제2 절연막을 형성하고, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제2 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제2 절연막의 상면을 리세스하여 제4 트렌치를 형성하고, 상기 제4 트렌치 및 상기 개구부를 채우는 제3 절연막을 형성하고, 상기 마스크 패턴을 제거하고, 상기 마스크 패턴을 제거한 후, 상기 제3 절연막의 적어도 일부를 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 절연막의 일부를 제거할 때, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부도 제거된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면이 노출된 상태에서, 건식 식각 공정에 의해, 상기 제1 절연막의 일부를 제거한다.
본 발명의 몇몇 실시예에서, 상기 건식 식각 공정은 순차적으로 진행되는 제1 식각 공정 및 제2 식각 공정을 포함하고, 상기 제1 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 제1 식각 선택비이고, 상기 제2 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 상기 제1 식각 선택비와 다른 제2 식각 선택비이다.
본 발명의 몇몇 실시예에서, 상기 제2 식각 선택비는 상기 제1 식각 선택비보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 길이 방향으로 인접하고 장변과 단변을 각각 포함하는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴 단변 사이에, 상기 제1 핀형 패턴의 측벽 일부 및 상기 제2 핀형 패턴의 측벽 일부를 노출시키는 필드 절연막을 형성하고, 상기 필드 절연막에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 제거하여, 제1 트렌치를 형성하고, 상기 제1 트렌치를 형성한 후, 상기 필드 절연막 상에 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치를 형성하는 것은 노출된 상기 제1 핀형 패턴의 일부 및 노출된 상기 제2 핀형 패턴의 일부를 산화시켜, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽 상에 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막을 형성하는 것은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변 사이에, 상기 제1 핀형 패턴의 측벽 및 상기 제2 핀형 패턴의 측벽을 덮는 제1 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 절연막의 일부를 제거하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하고, 상기 마스크 패턴을 제거하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극의 측벽 상에 스페이서를 형성하고, 상기 더미 게이트 전극을 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하고, 상기 돌출 절연 패턴 상에, 상기 돌출 패턴을 덮고 상기 제2 트렌치를 채우는 도전 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 전극을 형성하기 전에, 상기 제1 트렌치를 채우는 절연 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴을 형성한 후, 상기 더미 게이트 전극을 제거하여, 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우는 도전 패턴을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 기판의 제1 영역에, 제1 트렌치에 의해 분리되고, 길이 방향으로 인접한 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 기판의 제2 영역에, 제2 트렌치에 의해 분리되고, 길이 방향으로 인접한 제3 핀형 패턴 및 제4 핀형 패턴을 형성하고, 상기 제1 트렌치를 채우는 제1 절연막과, 상기 제2 트렌치를 채우는 제2 절연막을 형성하고, 상기 제1 절연막의 일부를 제거하여, 제3 트렌치를 형성하고, 상기 제3 트렌치의 폭을 증가시켜 제4 트렌치를 형성하고, 상기 제2 절연막의 일부를 제거하여, 제5 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제4 트렌치를 형성하는 것은 상기 제3 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜, 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제6 트렌치를 형성하고, 상기 제6 트렌치를 형성한 후, 상기 마스크 패턴을 제거하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제4 트렌치 내의 제1 더미 게이트 전극과, 상기 제5 트렌치 내의 제2 더미 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 NMOS 형성 영역이고, 상기 제2 영역은 PMOS 형성 영역이다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 제1 리세스에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 리세스 내에 형성되는 절연 패턴; 상기 제1 핀형 패턴 상에 형성되고, 상기 제1 핀형 패턴의 종단에 위치하는 제1 에피택셜 패턴; 상기 제2 핀형 패턴 상에 형성되고, 상기 제2 핀형 패턴의 종단에 위치하는 제2 에피택셜 패턴; 상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴 사이에, 상기 절연 패턴 상의 돌출 절연 패턴; 및 상기 돌출 절연 패턴 상의 도전 패턴을 포함하고, 상기 제1 리세스는 제1 폭을 갖는 제1 트렌치와, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치를 포함하고, 상기 제1 트렌치의 일단은 상기 제2 트렌치의 일단과 연결되고, 상기 제1 트렌치 및 상기 제2 트렌치의 연결 부분은 라운딩된다.
본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴과 상기 돌출 절연 패턴 사이 및 상기 제2 에피택셜 패턴과 상기 돌출 절연 패턴 사이에, 반도체 패턴은 비개재된다.
본 발명의 몇몇 실시예에서, 상기 돌출 절연 패턴의 상단은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 높거나 같다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴 상에, 제3 트렌치를 정의하는 라이너를 더 포함하고, 상기 돌출 절연 패턴은 상기 제3 트렌치의 측벽의 일부 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 라이너는 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 비접촉한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 리세스에 의해 분리되고, 서로 단변을 마주하는 제1 핀형 패턴 및 제2 핀형 패턴; 상기 제1 리세스 내에 형성되는 절연 패턴; 상기 제1 핀형 패턴 상에 형성되고, 상기 제1 핀형 패턴의 종단에 위치하는 제1 에피택셜 패턴; 및 상기 제2 핀형 패턴 상에 형성되고, 상기 제2 핀형 패턴의 종단에 위치하는 제2 에피택셜 패턴을 포함하고, 상기 제1 리세스는 제1 폭을 갖는 제1 트렌치와, 상기 제1 폭보다 큰 제2 폭을 갖는 제2 트렌치와, 상기 제2 폭보다 큰 제3 폭을 갖는 제3 트렌치를 포함하고, 상기 제2 트렌치의 일단은 상기 제1 트렌치의 일단 및 상기 제3 트렌치의 일단과 연결되고, 상기 제1 트렌치 및 상기 제2 트렌치의 연결 부분은 라운딩된다.
본 발명의 몇몇 실시예에서, 상기 제1 에피택셜 패턴과 상기 절연 패턴 사이에 상기 제1 핀형 패턴의 일부 및 상기 제2 에피택셜 패턴과 상기 절연 패턴 사이에 상기 제2 핀형 패턴의 일부가 각각 개재된다.
본 발명의 몇몇 실시예에서, 상기 절연 패턴 상에 형성된 도전 패턴을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 15c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 16 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 29 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39 내지 도 43은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 15c를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 15c는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 2는 도 1의 사시도로 나타낸 도면이다. 도 3은 도 1의 A - A를 따라서 절단한 단면도이다. 도 15b 및 도 15c는 다양한 에피택셜 패턴의 단면 형상을 설명하기 위한 도면들이다.
도면에서는 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 제조하는 방법을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 제조하는 방법에 시용될 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 제조하는 방법에 사용될 수도 있다.
도 1 내지 도 3을 참고하면, 기판(100) 상에 제1 방향(X1)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 길게 정렬되어 있을 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 길이 방향으로 나란하게 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 인접하여 형성될 수 있다.
제1 핀형 패턴(110)의 장변(110a) 및 제2 핀형 패턴(210)의 장변(210a)은 제1 방향(X1)으로 연장될 수 있다. 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 제2 방향(Y1)으로 연장되고, 서로 마주볼 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(210)이 길이 방향으로 나란하다는 것은 제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b)이 마주하는 것을 의미할 수 있다.
만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리시키는 제1 분리 트렌치(T1)가 형성될 수 있다.
제1 분리 트렌치(T1)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 형성될 수 있다. 좀 더 구체적으로, 제1 분리 트렌치(T1)는 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)에 접하도록 형성될 수 있다.
즉, 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)은 제1 분리 트렌치(T1)의 적어도 일부에 의해 정의될 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성하는 과정에서 사용된 마스크 패턴이 남아있을 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부를 식각하여 형성된 부분일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘 핀형 패턴인 것으로 설명한다.
이 후의 설명은 도 1의 A - A를 따라 절단한 단면도를 기준으로 설명한다.
도 4를 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다.
제1 절연막(51)은 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽을 덮을 수 있다. 제1 절연막(51)은 제1 핀형 패턴(110)의 단변(110b)와 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다.
즉, 제1 절연막(51)은 제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽과, 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽을 덮은 수 있다.
도 4에서, 제1 절연막(51)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 절연막(51)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5 및 도 6을 참고하면, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.
제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다. 제1 절연막(51)의 나머지 부분이 제1 필드 절연막(105)일 수 있다.
제1 필드 절연막(105)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 (예를 들어, 단변(110b)) 일부 및 제2 핀형 패턴(210)의 측벽 (예를 들어. (단변 210b)) 일부를 노출시킬 수 있다.
제1 필드 절연막(105)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리하는 절연 패턴의 일종일 수 있다.
도 4 내지 도 6에서, 제1 절연막(51)이 남아 있는 부분은 제1 분리 트렌치(T1)이고, 제1 절연막(51)이 제거된 부분은 제2 분리 트렌치(T2)가 될 수 있다.
즉, 제1 필드 절연막(105)이 형성된 부분은 제1 분리 트렌치(T1)일 수 있다. 제2 분리 트렌치(T2)는 제1 필드 절연막(105)의 상면을 바닥면으로 할 수 있다. 제1 분리 트렌치(T1)의 일단과, 제2 분리 트렌치(T2)의 일단은 서로 연결되어 있다.
제2 분리 트렌치(T2)의 측벽은 제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽에 의해 정의될 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부는 제거될 수 있다. 제1 절연막(51)의 일부는 건식 식각 공정에 의해 제거될 수 있다(또는 리세스될 수 있다).
예를 들어, 건식 식각 공정은 순차적으로 진행되는 제1 건식 식각 공정(21)과 제2 건식 식각 공정(22)를 포함할 수 있다.
도 5에서, 제1 건식 식각 공정(21)에 의해, 제1 절연막(51)뿐만 아니라, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부도 식각될 수 있다.
제1 건식 식각 공정(21)에 의해 식각되는(또는 리세스되는) 제1 절연막(51)의 양은 제1 건식 식각 공정(21)에 의해 식각되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 클 수 있다.
이에 따라, 리세스된 제1 절연막(51r)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다.
도 6에서, 제2 식각 공정(22)에 의해, 리세스된 제1 절연막(51r)가 식각될 수 있다.
제2 식각 공정(22)을 통해, 리세스된 제1 절연막(51r)의 일부를 식각함으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다.
제2 건식 식각 공정(22)에 의해 기 식각된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부도 식각될 수 있지만, 제2 식각 공정(22)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양은 제1 건식 식각 공정(21)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 작을 수 있다.
다르게 설명하면, 제1 건식 식각 공정(21)에서, 제1 및 제2 핀형 패턴들(110, 210)에 대한 제1 절연막(51)의 식각 선택비는 제1 식각 선택비일 수 있다. 또한, 제2 건식 식각 공정(22)에서, 제1 및 제2 핀형 패턴들(110, 210)에 대한 제1 절연막(51)의 식각 선택비는 제2 식각 선택비일 수 있다. 이 때, 제1 식각 선택비는 제2 식각 선택비와 다를 수 있다.
예를 들어, 제2 건식 식각 공정(22)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양은 제1 건식 식각 공정(21)에 의해 제거되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 양보다 작을 수 있으므로, 제2 식각 선택비는 제1 식각 선택비보다 클 수 있다.
상술한 것과 달리, 제2 분리 트렌치(T2)는 제1 건식 식각 공정(21) 및 제2 건식 식각 공정(22) 중 하나의 건식 식각 공정을 이용하여 형성될 수도 있다.
도 7을 참고하면, 제2 분리 트렌치(T2) 또는 제1 필드 절연막 (105)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제1 산화막(70)가 형성될 수 있다.
제1 산화막(70)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 측벽 및 제2 핀형 패턴(210)의 측벽 상에 형성될 수 있다.
제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시킬 때, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되어 있을 수 있다.
이에 따라, 제1 산화막(70)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면을 따라 형성될 수 있다.
제1 산화막(70)은 제2 분리 트렌치(T2)의 측벽에 형성될 수 있다. 하지만, 제1 산화막(70)은 제2 분리 트렌치(T2)의 바닥면 즉, 제1 필드 절연막(105)의 상면에는 형성되지 않을 수 있다.
도 8을 참고하면, 제1 산화막(70)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)가 형성될 수 있다.
제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부의 산화에 의해 형성된 제1 산화막(70)이 제거되므로, 제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크다.
제3 분리 트렌치(T3)는 제2 분리 트렌치(T2)의 폭을 증가시켜 형성될 수 있다.
다르게 설명하면, 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 제거함으로써, 제3 분리 트렌치(T3)가 형성될 수 있다.
제1 산화막(70)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함할 수 있다. 앞에서 설명한 것과 같이, 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다.
제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.
제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고 있으므로, 제1 필드 절연막(105)은 제1 리세스(R1)의 일부를 채우고 있을 수 있다. 서로 단변을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제1 리세스(R1)에 의해 분리되어 있을 수 있다.
도 9를 참고하면, 게이트 하드 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)과, 제3 더미 게이트 전극(160p)이 형성될 수 있다.
제1 더미 게이트 전극(120p)은 제2 방향(Y1)(도 1 참고)으로 연장되어, 제1 핀형 패턴(110) 상이 형성될 수 있다. 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성될 수 있다.
제2 더미 게이트 전극(220p)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(210) 상이 형성될 수 있다. 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.
제3 더미 게이트 전극(160p)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변 및 제2 핀형 패턴(210)의 단변 사이에 형성된 제1 필드 절연막(105) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.
다르게 설명하면, 제3 더미 게이트 전극(160p)는 제1 리세스(R1) 내에 형성될 수 있다. 좀 더 구체적으로, 제3 더미 게이트 전극(160p)는 제3 분리 트렌치(T3) 내에 형성될 수 있다.
제3 더미 게이트 전극(160p)과 제1 필드 절연막(105) 사이에 제3 더미 게이트 절연막(165p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
제1 내지 제3 더미 게이트 절연막(125p, 165p, 225p)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합을 포함할 수 있다. 제1 내지 제3 더미 게이트 절연막(125p, 165p, 225p)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성될 수 있다.
제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120p)의 측벽 상에 제1 스페이서(130)가 형성되고, 제2 더미 게이트 전극(220p)의 측벽 상에 제2 스페이서(230)가 형성되고, 제3 더미 게이트 전극(160p)의 측벽 상에 제3 스페이서(170)가 형성될 수 있다.
제1 내지 제3 스페이서(130, 230, 170)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 스페이서(130, 230, 170)은 각각 단일막인 것으로 도시되었지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 내지 제3 스페이서(130, 230, 170)가 각각 복수의 막일 경우, 예를 들어, 제1 스페이서(130)의 적어도 하나의 막은 실리콘 산탄질화물(SiOCN)과 같은 저유전율 물질을 포함할 수 있다. 제2 스페이서(230) 및 제3 스페이서(170)은 각각 제1 스페이서(130)와 유사할 수 있다.
또한, 제1 내지 제3 스페이서(130, 230, 170)가 각각 복수의 막일 경우, 예를 들어, 제1 스페이서(130)의 적어도 하나의 막은 L자 모양의 형상을 가질 수 있다. 제2 스페이서(230) 및 제3 스페이서(170)은 각각 제1 스페이서(130)와 유사할 수 있다.
도 10을 참고하면, 제1 더미 게이트 전극(120p)의 양측에, 제1 핀형 패턴(110) 상에 제1 에피택셜 패턴(140)이 형성될 수 있다.
제2 더미 게이트 전극(220p)의 양측에, 제2 핀형 패턴(210) 상에 제2 에피택셜 패턴(240)이 형성될 수 있다.
제1 에피택셜 패턴(140) 중 적어도 하나는 제1 핀형 패턴(110)의 종단 부분에 위치할 수 있다. 제2 에피택셜 패턴(240) 중 적어도 하나는 제2 핀형 패턴(210)의 종단 부분에 위치할 수 있다.
제1 및 제2 핀형 패턴들(110, 210)의 종단부에서의 에피택셜 성장 특성에 따라 제1 및 제2 에피택셜 패턴들(140, 240)은 경사진 측벽을 갖도록 형성될 수 있다.
제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240) 사이에, 제3 더미 게이트 전극(120p)이 위치하고 있다.
제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240)는 각각 제3 스페이서(170)과 접촉하지 않을 수 있다.
제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 트랜지스터의 소오스/드레인 영역에 포함될 수 있다.
제1 에피택셜 패턴(140)은 제1 불순물을 포함할 수 있고, 제2 에피택셜 패턴(240)은 제2 불순물을 포함할 수 있다.
제1 에피택셜 패턴(140)을 포함하는 반도체 장치 및 제2 에피택셜 패턴(240)을 포함하는 반도체 장치가 동일한 도전형의 트랜지스터일 경우, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 동일한 도전형의 불순물을 포함할 수 있다.
제1 에피택셜 패턴(140)을 포함하는 반도체 장치 및 제2 에피택셜 패턴(240)을 포함하는 반도체 장치가 서로 다른 도전형의 트랜지스터일 경우, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 서로 다른 도전형의 불순물을 포함할 수 있다.
제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 PMOS일 경우, 제1 에피택셜 패턴(140)은 예를 들어, 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있다. 제1 에피택셜 패턴(140)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.
압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
반대로, 제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 NMOS일 경우, 제1 에피택셜 패턴(140)은 예를 들어, 인장 스트레스 물질을 포함할 수 있다. 제1 핀형 패턴(110)이 실리콘일 때, 제1 에피택셜 패턴(140)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
한편, 제1 에피택셜 패턴(140)을 포함하는 반도체 장치가 NMOS일 경우, 제1 에피택셜 패턴(140)은 제1 핀형 패턴(110)과 동일한 물질 즉, 실리콘을 포함할 수도 있다.
제2 에피택셜 패턴(240)에 관한 설명은 제1 에피택셜 패턴(140)에 관한 설명과 유사하므로, 이하 생략한다.
도 10에서, 제1 에피택셜 패턴(140)의 바닥면 및 제2 에피택셜 패턴(240)의 바닥면은 제1 필드 절연막(105)의 상면보다 높은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
만약, 제1 에피택셜 패턴(140)의 바닥면 및 제2 에피택셜 패턴(240)의 바닥면이 제1 필드 절연막(105)의 상면보다 높을 경우, 제1 및 제2 에피택셜 패턴들(140, 240) 아래의 제1 및 제2 핀형 패턴들(110, 210)의 일부가 제3 분리 트렌치(T3)에 의해 노출될 수도 있지만, 이에 제한되는 것은 아니다.
즉, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)을 형성하기 위해 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 식각할 때, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 식각 깊이에 따라, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)에 의해 제1 및 제2 핀형 패턴들(110, 210)의 일부가 노출될 수도 있고, 노출되지 않을 수도 있다.
도 11을 참고하면, 기판(100) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)을 덮는 층간 절연막(190)이 형성된다.
층간 절연막(190)은 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)을 덮고, 제3 분리 트렌치(T3)도 채울 수 있다.
제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 게이트 하드 마스크 패턴(2001)은 제거될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면을 덮고, 제3 더미 게이트 전극(160p)의 상면을 노출시키는 제1 마스크 패턴(30)이 형성될 수 있다.
제1 마스크 패턴(30)는 제3 더미 게이트 전극(160p)의 상면을 노출시키는 제1 개구부(30T)를 포함할 수 있다.
제1 마스크 패턴(30)에 포함된 제1 개구부(30T)에 의해, 제3 더미 게이트 전극(160p)의 상면뿐만 아니라, 제3 스페이서(170)의 상면이 노출될 수 있지만, 이에 제한되는 것은 아니다.
도 12를 참고하면, 제1 마스크 패턴(30)을 이용하여, 제3 더미 게이트 전극(160p)이 제거될 수 있다. 덧붙여, 제3 더미 게이트 절연막(165p)도 제거될 수 있다.
제3 더미 게이트 전극(160p)을 제거함으로써, 층간 절연막(190) 내에 제1 게이트 트렌치(160t)가 형성될 수 있다.
제3 더미 게이트 전극(160p)을 제거함으로써, 제1 필드 절연막(105)의 상면이 노출될 수 있다.
도 12에서 도시된 것과 달리, 제3 더미 게이트 전극(160p) 및 제3 더미 게이트 절연막(165p)을 제거하는 과정에서, 제1 마스크 패턴(30)가 덮지 않는 층간 절연막(190) 및/또는 제3 스페이서(170)의 일부가 리세스될 수 있다.
이어서, 제1 게이트 트렌치(160t)의 측벽 및 바닥면과, 제1 마스크 패턴(30)의 상면을 따라 연장되는 라이너막(175p)이 형성될 수 있다.
라이너막(175p)는 제3 스페이서(170)가 포함하는 물질에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
라이너막(175p)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물, 폴리 실리콘 중 적어도 하나를 포함할 수 있다.
도 12에서, 라이너막(175p)은 단일층인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
이어서, 제1 게이트 트렌치(160t)의 측벽의 일부 및 바닥면을 따라 연장되는 돌출 절연 패턴(180)이 형성될 수 있다. 돌출 절연 패턴(180)은 제1 게이트 트렌치(160t) 내에 형성되고 제3 게이트스페이서(170)의 상단보다 낮은 상단을 가질 수 있다.
돌출 절연 패턴(180)은 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240) 사이에, 제1 필드 절연막(105) 상에 형성될 수 있다.
돌출 절연 패턴(180)의 상단은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 높거나 같을 수 있다.
좀 더 구체적으로, 라이너막(175p) 상에, 라이너막(175p)의 프로파일을 따라 절연 라인막이 형성될 수 있다. 절연 라인막은 라이너막(175p)이 포함하는 물질에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
절연 라인막은 예를 들어, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 트렌치(160t)의 측벽에 형성된 절연 라인막의 일부를 제거함으로써, 돌출 절연 패턴(180)이 형성될 수 있다. 돌출 절연 패턴(180)을 형성하는 과정에서, 제1 마스크 패턴(30)의 상면 상에 형성된 절연 라인막이 제거될 수 있다.
하지만, 절연 라인막과 라이너막(175p) 사이에 식각 선택비가 있으므로, 절연 라인막이 제거된 위치의 라이너막(175p)은 남아있을 수 있다.
도시된 것과 달리, 돌출 절연 패턴(180)을 형성하는 동안, 제1 게이트 트렌치(160t)의 바닥면에 형성된 절연 라인막도 제거될 수 있다.
도 12에서 도시된 것과 달리, 돌출 절연 패턴(180)은 제1 게이트 트렌치(160t)의 일부를 채울 수 있다. 즉, 제1 게이트 트렌치(160t)의 측벽 상에 형성된 돌출 절연 패턴(180) 사이에 공간이 존재하지 않을 수 있다.
덧붙여, 제1 핀형 패턴(110)의 종단에 위치하는 제1 에피택셜 패턴(140)과 돌출 절연 패턴(180) 사이에 반도체 패턴은 개재되지 않을 수 있다. 제2 핀형 패턴(210)의 종단에 위치하는 제2 에피택셜 패턴(240)과 돌출 절연 패턴(180) 사이에 반도체 패턴은 개재되지 않을 수 있다.
도 13을 참고하면, 돌출 절연 패턴(180) 상에 희생막(185p)이 형성될 수 있다.
희생막(185p)는 제1 게이트 트렌치(160t)를 채우면서, 제1 마스크 패턴(30)의 상면을 덮을 수 있다.
희생막(185p)은 예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material, SOG(Spin On Glass), SOH(Spin On Hardmask) 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
희생막(185p) 형성 전에, 돌출 절연 패턴(180)에 의해 노출된 라이너막(175p)을 제거하여 라이너(175)가 형성될 수 있다
일부 실시예들에 있어서, 제1 마스트 패턴(30)의 상면 상에 라이너막(175p)이 남아있을 수도 있다.
도 14를 참고하면, 희생막(185p)의 일부를 제거하여, 제1 게이트 트렌치(160t)를 채우는 희생 패턴(185)이 형성될 수 있다.
제1 마스크 패턴(30)의 상면 상에 형성된 희생막(185p)을 제거함으로써, 희생 패턴(185)은 형성될 수 있다.
희생 패턴(185)을 형성하는 동안, 제1 마스크 패턴(30)은 함께 제거될 수 있다. 이를 통해, 제1 더미 게이트 전극(120p)과 제2 더미 게이트 전극(220p)가 노출될 수 있다.
도 15a를 참고하면, 희생 패턴(185)과, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)이 제거될 수 있다.
덧붙여, 제1 더미 게이트 절연막(125p) 및 제2 더미 게이트 절연막(225p)을 제거할 수 있다.
제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(125p)을 제거함으로써, 제1 핀형 패턴(110)의 일부를 노출시키고 제1 스페이서(130)에 의해 정의되는 제2 게이트 트렌치(120t)가 형성될 수 있다.
제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(225p)을 제거함으로써, 제2 핀형 패턴(210)의 일부를 노출시키고 제2 스페이서(230)에 의해 정의되는 제3 게이트 트렌치(220t)가 형성될 수 있다.
이어서, 제2 게이트 트렌치(120t)의 측벽 및 바닥면을 따라 제1 게이트 절연막(125)이 형성되고, 제3 게이트 트렌치(220t)의 측벽 및 바닥면을 따라 제2 게이트 절연막(225)이 형성되고, 제1 게이트 트렌치(160t)의 측벽 및 돌출 절연 패턴(180)의 프로파일을 따라 도전 패턴 라이너(165)가 형성될 수 있다.
또한, 제1 게이트 절연막(125) 상에 제2 게이트 트렌치(120t)를 채우는 제1 게이트 전극(120)이 형성되고, 제2 게이트 절연막(225) 상에 제3 게이트 트렌치(220t)를 채우는 제2 게이트 전극(220)이 형성되고, 도전 패턴 라이너(165) 상에 제1 게이트 트렌치(160t)를 채우는 도전 패턴(160)이 형성될 수 있다. 도전 패턴(160)은 돌출 절연 패턴(180)을 덮을 수 있거나, 또는 돌출 절연 패턴(180) 위로 돌출할 수 있다.
제1 게이트 절연막(125), 제2 게이트 절연막(225) 및 도전 패턴 라이너(165)는 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 고유전율 물질은 산화물을 중심으로 설명하였지만, 이와 달리, 고유전율 물질은 상술한 금속성 물질(일 예로, 하프늄)의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(120), 제2 게이트 전극(220) 및 도전 패턴(160)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120), 제2 게이트 전극(220) 및 도전 패턴(160)은 각각 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
도 15a에서 도시된 것과 달리, 도전 패턴(160) 내에 에어갭이 형성될 수도 있다. 또한, 도전 패턴(160)과 도전 패턴 라이너(165) 사이에 에어갭이 형성될 수도 있다.
도 15a와 같은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향을 따라 절단한 단면도에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면과, 제1 및 제2 핀형 패턴(110, 210)의 상면과 제1 각도를 이루는 제1 경사면을 포함할 수 있다.
여기에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 길이 방향을 따라 절단한 단면도는 도 1의 A - A 방향을 따라 절단한 단면도와 동일할 수 있다.
하지만, 도 15a에서 도시된 것과 달리, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 다양한 단면을 가질 수 있다.
도 15b에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 제2 각도를 이루는 제2 경사면과, 제3 각도를 이루는 제3 경사면을 포함할 수 있다.
이 때, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면을 포함하지 않을 수 있다.
도 15c에서, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 각각 제1 및 제2 핀형 패턴(110, 210)의 상면과 제4 각도를 이루는 제4 경사면과, 제5 각도를 이루는 제5 경사면을 포함할 수 있다. 또한, 제1 에피택셜 패턴(140) 및 제2 에피택셜 패턴(240)은 제1 및 제2 핀형 패턴(110, 210)의 상면과 나란한 평행면도 포함할 수 있다.
도 16 내지 도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 16은 도 4 이후에 진행되는 제조 공정일 수 있다.
도 16을 참고하면, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다.
제2 개구부(32i)는 제1 절연막(51)과, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부와 중첩될 수 있다.
도 17 및 도 18을 참고하면, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제1 절연막(51)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다.
제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제1 절연막(51)의 상면을 리세스하여 형성될 수 있다.
제1 분리 트렌치(T1)의 일단 및 제4 분리 트렌치(T4)의 일단은 연결될 수 있다. 제1 분리 트렌치(T1)는 제4 분리 트렌치(T4)를 형성하는 동안 남은 제1 절연막(51)이 채워져 있다.
제4 분리 트렌치(T4)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다.
이어서, 제2 마스크 패턴(32)이 제거될 수 있다. 이를 통해, 제1 핀형 패턴(110)의 상면, 제2 핀형 패턴(210)의 상면은 노출될 수 있다.
제4 분리 트렌치(T4)가 형성됨으로써, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면에, 단 차가 형성되어 있을 수 있다.
도 19를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.
제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다. 제1 필드 절연막(105)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다.
제1 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 노출시킬 수 있다.
제1 핀형 패턴(110)의 단변(110b)를 포함하는 제1 핀형 패턴(110)의 측벽은 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출될 수 있다. 제2 핀형 패턴(210)의 단변(210b)를 포함하는 제2 핀형 패턴(210)의 측벽은 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출될 수 있다.
제2 분리 트렌치(T2)는 제1 분리 트렌치(T1)와 제4 분리 트렌치(T4) 사이에 정의될 수 있다. 제2 분리 트렌치(T2)의 일단은 제1 분리 트렌치(T1)의 일단 및 제4 분리 트렌치(T4)의 일단과 각각 연결될 수 있다.
제2 분리 트렌치(T2)는 도 5 및 도 6을 이용하여 설명한 건식 식각 공정에 의해 형성될 수 있다.
도 20을 참고하면, 제2 분리 트렌치(T2)의 폭을 증가시켜 제3 분리 트렌치(T3)가 형성될 수 있다. 제4 분리 트렌치(T4)의 폭을 증가시켜 제5 분리 트렌치(T5)가 형성될 수 있다.
제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제2 산화막(72)가 형성될 수 있다.
제2 산화막(72)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어 형성될 수 있다. 제2 산화막(72)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 측벽 (예를 들어, 단변(110b))및 제2 핀형 패턴(210)의 측벽 (예를 들어, 단변 (210b))상에 형성될 수 있다.
제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시킬 때, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되어 있을 수 있다.
이에 따라, 제2 산화막(72)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면을 따라 형성될 수 있다.
제2 산화막(72)은 제2 분리 트렌치(T2)의 측벽 및 제4 분리 트렌치(T4)의 측벽 상에 형성될 수 있다.
이어서, 제2 산화막(72)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.
제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어, 제2 산화막(72)이 형성되므로, 제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크고, 제5 분리 트렌치(T5)의 폭은 제4 분리 트렌치(T4)의 폭보다 크다.
다르게 설명하면, 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 제거함으로써, 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.
제2 산화막(72)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제2 리세스(R2)가 형성될 수 있다. 서로 단변들(110b, 210b)을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제2 리세스(R2)에 의해 분리되어 있을 수 있다.
제2 리세스(R2)는 제1 분리 트렌치(T1)와, 제3 분리 트렌치(T3)와, 제5 분리 트렌치(T5)를 포함할 수 있다. 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 크고, 제5 분리 트렌치(T5)의 폭보다 작을 수 있다.
제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.
제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고 있으므로, 제1 필드 절연막(105)은 제2 리세스(R2)의 일부를 채우고 있을 수 있다.
도 21 내지 도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 21은 도 8 이후에 진행되는 제조 공정일 수 있다.
도 21을 참고하면, 제1 필드 절연막(105) 상에 제2 절연막(52)이 형성될 수 있다.
제2 절연막(52)은 제3 분리 트렌치(T3) 내에 형성될 수 있다. 제2 절연막(52)은 제3 분리 트렌치(T3)를 채울 수 있다.
제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함하는 제1 리세스(R1)는 절연 물질에 의해 채워질 수 있다. 제1 필드 절연막(105)은 제1 분리 트렌치(T1)를 채우고, 제2 절연막(52)은 제3 분리 트렌치(T3)를 채울 수 있다.
도 21에서, 제2 절연막(52)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면과 동일 평면 상에 놓이는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 절연막(52)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 22를 참고하면, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제2 절연막(52) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다.
제2 개구부(32i)는 제2 절연막(52)과, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부와 중첩될 수 있다.
이어서, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제2 절연막(52)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다.
제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제2 절연막(52)의 상면을 리세스하여 형성될 수 있다.
제3 분리 트렌치(T3)의 일단 및 제4 분리 트렌치(T4)의 일단은 연결될 수 있다. 제3 분리 트렌치(T3)는 제4 분리 트렌치(T4)를 형성하는 동안 남은 제2 절연막(52)이 채워져 있다.
제4 분리 트렌치(T4)의 폭은 제3 분리 트렌치(T3)의 폭보다 클 수 있다.
제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제3 리세스(R3)가 형성될 수 있다. 서로 단변을 마주하는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제3 리세스(R3)에 의해 분리되어 있을 수 있다.
제3 리세스(R3)는 제1 분리 트렌치(T1)와, 제3 분리 트렌치(T3)와, 제4 분리 트렌치(T4)를 포함할 수 있다. 제3 분리 트렌치(T3)의 폭은 제1 분리 트렌치(T1)의 폭보다 클 수 있다.
제1 분리 트렌치(T1)의 일단과 제3 분리 트렌치(T3)의 일단은 연결되어 있을 수 있다. 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)의 연결부분은 라운딩되어 있을 수 있다.
제3 리세스(R3) 내에 제1 필드 절연막(105)과 제2 절연막(52)이 형성될 수 있다. 절연 물질에 의해, 제3 리세스(R3)의 일부가 채워질 수 있다.
도 23을 참고하면, 제4 분리 트렌치(T4) 및 제2 개구부(32i)를 채우는 제3 절연막(53)이 형성될 수 있다.
구체적으로, 제4 분리 트렌치(T4) 및 제2 개구부(32i)를 충분히 채우도록 제2 마스크 패턴(32) 상에 절연 물질을 형성한다. 이어서, 평탄화 공정을 통해, 제2 마스크 패턴(32) 상의 절연 물질을 제거하여, 제3 절연막(53)을 형성할 수 있다.
제3 절연막(53)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 절연막(51)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 24를 참고하면, 제2 마스크 패턴(32)을 제거할 수 있다.
제2 마스크 패턴(32)이 제거됨으로써, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출될 수 있다.
제3 절연막(53)은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 위로 돌출되어 있을 수 있다.
도 25를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 위로 돌출된 제3 절연막(53)의 적어도 일부를 제거하여, 리세스된 제3 절연막(53r)이 형성될 수 있다.
제3 절연막(53)의 적어도 일부를 제거하는 동안, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부도 제거될 수 있다.
이를 통해, 제1 필드 절연막(105) 상에, 제2 절연막(52) 및 리세스된 제3 절연막(53r)을 포함하는 절연 패턴(106)이 형성될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에, 기판(100) 상에 순차적으로 형성된 제1 필드 절연막(105) 및 절연 패턴(106)이 위치할 수 있다.
도 26을 참고하면, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)과, 제3 더미 게이트 전극(160p)을 형성할 수 있다.
제1 더미 게이트 전극(120p)은 제2 방향(Y1)(도 1 참고)으로 연장되어, 제1 핀형 패턴(110) 상이 형성될 수 있다. 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성될 수 있다.
제2 더미 게이트 전극(220p)은 제2 방향(Y1)으로 연장되어, 제2 핀형 패턴(210) 상이 형성될 수 있다. 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.
제3 더미 게이트 전극(160p)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성된 절연 패턴(106) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.
이어서, 제1 더미 게이트 전극(120p)의 측벽 상에 제1 스페이서(130)가 형성되고, 제2 더미 게이트 전극(220p)의 측벽 상에 제2 스페이서(230)가 형성되고, 제3 더미 게이트 전극(160p)의 측벽 상에 제3 스페이서(170)가 형성될 수 있다.
게이트 하드 마스크 패턴(2001)이 제1 내지 제3 게이트 전극들(120p, 220p, 160p)의 상면들 상에 형성될 수 있다.
도 27을 참고하면, 제1 더미 게이트 전극(120p)의 양측에, 제1 핀형 패턴(110) 상에 제1 에피택셜 패턴(140)이 형성될 수 있다.
제2 더미 게이트 전극(220p)의 양측에, 제2 핀형 패턴(210) 상에 제2 에피택셜 패턴(240)이 형성될 수 있다.
제1 핀형 패턴(110)의 종단 부분에 위치한 제1 에피택셜 패턴(140)과, 제2 핀형 패턴(210)의 종단 부분에 위치한 제2 에피택셜 패턴(240) 사이에, 절연 패턴(106)이 위치하고 있다.
제1 핀형 패턴(110)의 종단에 위치하는 제1 에피택셜 패턴(140)과 절연 패턴(106) 사이에 제1 핀형 패턴(110)의 일부인 반도체 패턴이 개재될 수 있다. 제2 핀형 패턴(210)의 종단에 위치하는 제2 에피택셜 패턴(240)과 절연 패턴(106) 사이에 제2 핀형 패턴(210)의 일부인 반도체 패턴이 개재될 수 있다.
이어서, 기판(100) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)을 덮는 층간 절연막(190)이 형성된다.
제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 게이트 하드 마스크 패턴(2001)은 제거될 수 있다.
이어서, 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p) 및 제1 내지 제3 더미 게이트 절연막들(125p, 225p, 165p)이 제거될 수 있다.
제3 더미 게이트 전극(160p) 및 제3 더미 게이트 절연막(165p)을 제거함으로써, 절연 패턴(106) 상에 제3 스페이서(170)에 의해 정의되는 제1 게이트 트렌치(160t)가 형성될 수 있다.
제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(125p)을 제거함으로써, 제1 핀형 패턴(110)의 일부를 노출시키고 제1 스페이서(130)에 의해 정의되는 제2 게이트 트렌치(120t)가 형성될 수 있다.
제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(225p)을 제거함으로써, 제2 핀형 패턴(210)의 일부를 노출시키고 제2 스페이서(230)에 의해 정의되는 제3 게이트 트렌치(220t)가 형성될 수 있다.
도 28을 참조하면, 제1 게이트 절연막(125), 제2 게이트 절연막(225) 및 도전 패턴 라이너(165)가 각각 제2 게이트 트렌치(120t), 제3 게이트 트렌치 (220t) 및 제1 게이트 트렌치(160t)에 형성된다.
또한, 제2 게이트 트렌치(120t)를 채우는 제1 게이트 전극(120)이 형성되고, 제3 게이트 트렌치(220t)를 채우는 제2 게이트 전극(220)이 형성되고, 제1 게이트 트렌치(160t)을 채우는 도전 패턴(160)이 형성된다.
도 29 내지 도 38은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 30은 도 29의 A - A 및 B - B를 따라서 절단한 단면도이다. 또한, 제1 영역(I)에 관한 설명은 도 1 내지 도 28을 이용하여 설명한 내용과 중복되는 내용일 수 있으므로, 간략히 설명한다.
도 29 및 도 30을 참고하면, 제1 영역(I)의 기판(100) 상에, 제1 방향(X1)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 제2 영역(II)의 기판(100) 상에, 제3 방향(X2)으로 길게 연장되는 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)을 형성한다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
제1 영역(I)에 형성된 트랜지스터와 제2 영역(II)에 형성된 트랜지스터는 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 영역(I)이 NMOS 형성 영역일 때, 제2 영역(II)은 PMOS 형성 영역일 수 있다. 반대로, 제1 영역(I)이 PMOS 형성 영역일 때, 제2 영역(II)은 NMOS 형성 영역일 수 있다.
이하의 설명에서, 제1 영역(I)은 NMOS 형성 영역이고, 제2 영역(II)은 PMOS 형성 영역인 것으로 설명한다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X1)으로 길게 정렬되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 길이 방향으로 인접할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 분리 트렌치(T1)에 의해 분리될 수 있다.
제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제3 방향(X2)으로 길게 정렬되어 있을 수 있다.
제3 방향(X2)은 제1 방향(X1)과 평행한 방향일 수 있다.
제3 핀형 패턴(310)과 제4 핀형 패턴(410)은 길이 방향으로 나란하게 형성될 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 인접하여 형성될 수 있다.
제3 핀형 패턴(310)의 장변(310a) 및 제4 핀형 패턴(410)의 장변(410a)은 제3 방향(X2)으로 연장될 수 있다. 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b)은 제4 방향(Y2)으로 연장되고, 서로 마주볼 수 있다. 제4 방향(Y2)은 제3 방향(X2)과 수직한 방향일 수 있다,
제3 핀형 패턴(110) 및 제4 핀형 패턴(410) 사이에는 제3 핀형 패턴(310)과 제4 핀형 패턴(410)을 분리시키는 제6 분리 트렌치(T6)가 형성될 수 있다.
구체적으로, 제6 분리 트렌치(T6)는 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b)에 접하도록 형성될 수 있다.
이 후의 설명은 도 29의 A - A 및 B - B를 따라 절단한 단면도를 기준으로 설명한다.
도 31을 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다.
제6 분리 트렌치(T6)를 채우는 제4 절연막(54)이 형성된다. 제1 절연막(51) 및 제4 절연막(54)은 동시에 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제2 영역(II)에 제3 마스크 패턴(34)이 형성될 수 있다. 제3 마스크 패턴(34)는 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)을 덮을 수 있다.
제3 마스크 패턴(34)에 의해, 제1 영역(I)의 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51)은 노출될 수 있다.
도 32 및 도 33을 참고하면, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.
제1 절연막(51)이 남아 있는 부분은 제1 분리 트렌치(T1)이고, 제1 절연막(51)이 제거된 부분은 제2 분리 트렌치(T2)가 될 수 있다. 제1 절연막(51)의 남은 부분은 제1 필드 절연막(105)일 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부는 제거될 수 있다. 제1 절연막(51)의 일부는 순차적으로 진행되는 제1 식각 공정(21)과 제2 식각 공정(22)에 의해 제거될 수 있다.
제1 절연막(51)의 일부를 제거하는 것은 도 5 및 도 6을 이용하여 설명한 것과 실질적으로 유사하므로, 이하 생략한다.
도 34를 참고하면, 제2 분리 트렌치(T2)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제1 산화막(70)가 형성될 수 있다.
제1 산화막(70)은 제1 필드 절연막(105)에 의해 노출된 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부가 산화되어 형성될 수 있다. 제1 산화막(70)은 제2 분리 트렌치(T2)의 측벽에 형성될 수 있다.
도 35를 참고하면, 제1 산화막(70)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3)가 형성될 수 있다.
제3 분리 트렌치(T3)의 폭은 제2 분리 트렌치(T2)의 폭보다 크다. 제3 분리 트렌치(T3)는 제2 분리 트렌치(T2)의 폭을 증가시켜 형성될 수 있다.
제1 산화막(70)이 제거됨으로써, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 리세스(R1)가 형성될 수 있다. 제1 리세스(R1)는 제1 분리 트렌치(T1)와 제3 분리 트렌치(T3)를 포함할 수 있다.
도 36을 참고하면, 제2 영역(II)에 형성된 제3 마스크 패턴(34)이 제거된다.
이어서, 제1 영역(I)에, 제4 마스크 패턴(36)이 형성될 수 있다. 제4 마스크 패턴(36)는 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 필드 절연막(105)을 덮을 수 있다.
제4 마스크 패턴(36)은 제1 리세스(R1) 내에 형성될 수 있다.
제4 마스크 패턴(36)에 의해, 제2 영역(II)의 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)은 노출될 수 있다.
도 37을 참고하면, 제4 절연막(54)의 일부를 제거하여, 제7 분리 트렌치(T7)가 형성될 수 있다. 제7 분리 트렌치(T7)은 제3 핀형 패턴(310)의 측벽 (예를 들어. 단변(310b)) 제4 핀형 패턴(410)의 측벽 (예를 들어, 단변 (410b)) 및 제4 절연막(54)의 잔존부에 의해 정의될 수 있다,
제7 분리 트렌치(T7)가 형성되면서, 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이에 제2 필드 절연막(107)이 형성될 수 있다. 제4 절연막(54)의 나머지 부분이 제2 필드 절연막(107)일 수 있다.
제2 필드 절연막(107)은 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b) 사이에 형성될 수 있다. 제2 필드 절연막(107)은 제3 핀형 패턴(310)의 측벽 (예를 들어, 단변 (310b)) 일부 및 제4 핀형 패턴(410)의 측벽 (예를 들어, 단변 (410b)) 일부를 노출시킬 수 있다.
이어서, 제4 마스크 패턴(36)은 제거된다.
도 38을 참고하면, 게이트 하드 마스크 패턴(2001)을 이용하여 식각 공정을 진행하여, 제1 영역(I)에 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)이 형성되고, 제2 영역(II)에 제4 내지 제6 더미 게이트 전극(320p, 420p, 360p)이 형성될 수 있다.
제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성되고, 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.
제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성된 제1 필드 절연막(105) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다.
제3 더미 게이트 전극(160p)는 제1 리세스(R1) 내에 형성될 수 있다. 좀 더 구체적으로, 제3 더미 게이트 전극(160p)는 제3 분리 트렌치(T3) 내에 형성될 수 있다.
제3 더미 게이트 전극(160p)과 제1 필드 절연막(105) 사이에 제3 더미 게이트 절연막(165p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
또한, 제4 더미 게이트 전극(320p)과 제3 핀형 패턴(310) 사이에 제4 더미 게이트 절연막(325p)이 형성되고, 제5 더미 게이트 전극(420p)과 제4 핀형 패턴(410) 사이에 제5 더미 게이트 절연막(425p)이 형성될 수 있다.
제6 더미 게이트 전극(360p)은 제3 핀형 패턴(310)의 단변(310b) 및 제4 핀형 패턴(410)의 단변(410b) 사이에 형성된 제2 필드 절연막(107) 상에 형성될 수 있다. 제6 더미 게이트 전극(360p)는 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이를 가로지를 수 있다.
제6 더미 게이트 전극(360p)는 제7 분리 트렌치(T7) 내에 형성될 수 있다.
제6 더미 게이트 전극(360p)과 제2 필드 절연막(107) 사이에 제6 더미 게이트 절연막(365p)이 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 게이트 치환 공정이 수행되어 제1 영역(I)의 제1 핀형 패턴(110) 상에 제1 게이트 전극, 제2 핀형 패턴(210) 상에 제2 게이트 전극, 제1 필드 절연막(105) 상에 제1 도전 패턴이 형성되고, 제2 영역의 제3 핀형 패턴(310) 상에 제3 게이트 전극, 제4 핀형 패턴(410) 상에 제4 게이트 전극. 제2 필드 절연막(107) 상에 제2 도전 패턴이 형성될 수 있다.
제1 및 제2 게이트 전극들은 제2 방향(Y2)으로 연장되고, 제1 도전 패턴은 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다. 제3 및 제4 게이트 전극들은 제4 방향(Y2)으로 연장되고, 제2 도전 패턴은 제3 핀형 패턴(310)과 제4 핀형 패턴(410) 사이를 가로지를 수 있다.
추가로 제1 게이트 절연막은 제1 게이트 전극과 제1 핀형 패턴(110) 사이에 형성되고, 제2 게이트 절연막은 제2 게이트 전극과 제2 핀형 패턴(210) 사이에 형성되고, 제1 도전 패턴 라이너는 제1 도전 패턴과 제1 필드 절연막(105) 상에 형성될 수 있다.
제3 게이트 절연막은 제3 게이트 전극과 제3 핀형 패턴(310) 사이에 형성되고, 제4 게이트 절연막은 제4 게이트 전극과 제4 핀형 패턴(410) 사이에 형성되고, 제2 도전 패턴 라이너는 제2 도전 패턴과 제2 필드 절연막(107) 사이에 형성될 수 있다.
도 39 내지 도 43은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 39를 참고하면, 제1 분리 트렌치(T1)를 채우는 제1 절연막(51)이 형성된다. 제6 분리 트렌치(T6)를 채우는 제4 절연막(54)이 형성된다.
이어서, 제2 영역(II)에 제3 마스크 패턴(34)이 형성될 수 있다. 제3 마스크 패턴(34)는 제3 핀형 패턴(310), 제4 핀형 패턴(410) 및 제4 절연막(54)을 덮을 수 있다.
또한, 제1 영역(I)에서, 제1 핀형 패턴(110), 제2 핀형 패턴(210) 및 제1 절연막(51) 상에, 제2 개구부(32i)를 포함하는 제2 마스크 패턴(32)가 형성될 수 있다.
제2 마스크 패턴(32) 및 제3 마스크 패턴(34)는 동시에 형성될 수도 있고, 서로 다른 공정을 통해 형성될 수도 있다.
도 40 및 도 41을 참고하면, 제2 마스크 패턴(32)을 이용하여, 제1 핀형 패턴(110)의 일부와, 제2 핀형 패턴(210)의 일부와, 제1 절연막(51)의 일부를 제거하여 제4 분리 트렌치(T4)가 형성될 수 있다.
제4 분리 트렌치(T4)는 제1 핀형 패턴(110)의 상면 일부와, 제2 핀형 패턴(210)의 상면 일부와, 제1 절연막(51)의 상면을 리세스하여 형성될 수 있다.
이어서, 제2 마스크 패턴(32)이 제거될 수 있다. 이를 통해, 제1 핀형 패턴(110)의 상면, 제2 핀형 패턴(210)의 상면은 노출될 수 있다.
도 42를 참고하면, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면이 노출된 상태에서, 제1 절연막(51)의 일부를 제거하여, 제2 분리 트렌치(T2)가 형성된다.
제2 분리 트렌치(T2)가 형성되면서, 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 제1 필드 절연막(105)이 형성될 수 있다.
도 43을 참고하면, 제2 분리 트렌치(T2) 및 제4 분리 트렌치(T4)에 의해 노출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 일부를 산화시켜, 제2 산화막 (도 20의 72 참고)을 형성할 수 있다.
이어서, 제2 산화막(72)을 제거하여, 제1 필드 절연막(105) 상에 제3 분리 트렌치(T3) 및 제5 분리 트렌치(T5)가 형성될 수 있다.
이어서, 도 36 및 도 37에서 설명된 공정을 이용하여, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이에 제2 필드 절연막(107)이 형성될 수 있다.
도 44는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에 의해 제조된 반도체 장치를 포함하는 SoC(System on Chip)의 블록도이다.
도 44를 참조하면, SoC(System on Chip)(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
21, 22: 식각 공정 51, 52, 53, 54: 절연막
100: 기판 105, 107: 필드 절연막
106: 절연 패턴 110, 210, 310, 410: 핀형 패턴
T1, T2, T3, T4, T5, T6, T7: 분리 트렌치

Claims (20)

  1. 장변과 단변을 각각 포함하며 서로 마주하는 단변들 사이의 제1 트렌치에 의해 분리되고, 일렬로 배열된 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고,
    상기 제1 트렌치를 채우는 제1 절연막을 형성하고,
    상기 제1 절연막의 일부를 제거하여, 제2 트렌치를 형성하고,
    상기 제2 트렌치의 폭을 증가시켜, 제3 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 트렌치의 측벽은 상기 제1 핀형 패턴의 단변 및 상기 제2 핀형 패턴의 단변에 의해 정의되고,
    상기 제3 트렌치를 형성하는 것은 상기 제2 트렌치에 의해 노출된 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 산화시켜 산화막을 형성하고, 상기 산화막을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 트렌치를 형성하기 전에, 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제1 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제1 절연막의 상면을 리세스하여, 제4 트렌치를 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  4. 제3 항에 있어서,
    상기 마스크 패턴은 상기 제4 트렌치를 형성하는 것과 상기 제1 절연막의 일부를 제거하는 것 사이에 제거되고,
    상기 제2 트렌치를 형성하는 것은 상기 리세스된 제1 절연막의 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제3 트렌치 내에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 가로지르는 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고,
    상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 도전 패턴을 형성하기 전에, 상기 게이트 트렌치의 측벽의 일부 상에 돌출 절연 패턴을 형성하는 것을 더 포함하고,
    상기 도전 패턴은 상기 돌출 절연 패턴 상에 형성되고 상기 돌출 절연 패턴을 덮는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제3 트렌치를 채우는 절연 패턴을 형성하고,
    상기 절연 패턴 상에, 더미 게이트 전극을 형성하고,
    상기 더미 게이트 전극을 제거하여, 게이트 트렌치를 형성하고,
    상기 게이트 트렌치 내에 도전 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 절연 패턴을 형성하는 것은 상기 제3 트렌치를 채우는 제2 절연막을 형성하고,
    상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제2 절연막 상에, 개구부를 포함하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 핀형 패턴의 상면의 일부, 상기 제2 핀형 패턴의 상면의 일부 및 상기 제2 절연막의 상면을 리세스하여 제4 트렌치를 형성하고,
    상기 제4 트렌치 및 상기 개구부를 채우는 제3 절연막을 형성하고,
    상기 마스크 패턴을 제거하고,
    상기 마스크 패턴을 제거한 후, 상기 제3 절연막의 적어도 일부를 제거하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제1 항에 있어서,
    상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면이 노출된 상태에서, 건식 식각 공정에 의해, 상기 제1 절연막의 일부를 제거하는 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 건식 식각 공정은 순차적으로 진행되는 제1 식각 공정 및 제2 식각 공정을 포함하고,
    상기 제1 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 제1 식각 선택비이고,
    상기 제2 식각 공정에서, 상기 제1 핀형 패턴에 대한 상기 제1 절연막의 식각 선택비는 상기 제1 식각 선택비와 다른 제2 식각 선택비인 반도체 장치 제조 방법.
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