KR20220162980A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20220162980A
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field insulating
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Abstract

신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 반도체 장치는 기판 상에, 제1 방향으로 연장된 제1 핀형 패턴, 기판 상에, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 연결된 제1 에피택셜 패턴, 제2 핀형 패턴 상에, 제2 핀형 패턴과 연결되고, 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴, 기판 상에, 제1 핀형 패턴의 측벽과, 제2 핀형 패턴의 측벽을 덮고, 제3 방향으로 돌출된 돌출부를 포함하는 하부 필드 절연막, 하부 필드 절연막의 상면과, 제1 에피택셜 패턴의 측벽과, 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막, 하부 에피 식각 정지막 상에, 제1 에피택셜 패턴의 측벽의 일부와, 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막, 상부 필드 절연막 상에, 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막, 및 제1 에피택셜 패턴 및 제2 에피택셜 패턴 상에, 제1 에피택셜 패턴 및 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 포함하고, 하부 필드 절연막의 돌출부는 제1 핀형 패턴 및 제2 핀형 패턴 사이에 배치되고, 하부 필드 절연막의 돌출부의 상면은 제1 핀형 패턴의 측벽에서 멀어짐에 따라 높아지다가 낮아진다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성 및 성능을 향상시킨 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상에, 제1 방향으로 연장된 제1 핀형 패턴, 기판 상에, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 연결된 제1 에피택셜 패턴, 제2 핀형 패턴 상에, 제2 핀형 패턴과 연결되고, 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴, 기판 상에, 제1 핀형 패턴의 측벽과, 제2 핀형 패턴의 측벽을 덮고, 제3 방향으로 돌출된 돌출부를 포함하는 하부 필드 절연막, 하부 필드 절연막의 상면과, 제1 에피택셜 패턴의 측벽과, 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막, 하부 에피 식각 정지막 상에, 제1 에피택셜 패턴의 측벽의 일부와, 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막, 상부 필드 절연막 상에, 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막, 및 제1 에피택셜 패턴 및 제2 에피택셜 패턴 상에, 제1 에피택셜 패턴 및 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 포함하고, 하부 필드 절연막의 돌출부는 제1 핀형 패턴 및 제2 핀형 패턴 사이에 배치되고, 하부 필드 절연막의 돌출부의 상면은 제1 핀형 패턴의 측벽에서 멀어짐에 따라 높아지다가 낮아진다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에, 제1 방향으로 연장된 제1 핀형 패턴, 기판 상에, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 연결된 제1 에피택셜 패턴, 제2 핀형 패턴 상에, 제2 핀형 패턴과 연결되고, 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴, 기판 상에, 제1 핀형 패턴의 측벽과, 제2 핀형 패턴의 측벽을 덮는 하부 필드 절연막, 하부 필드 절연막의 상면과, 제1 에피택셜 패턴의 측벽과, 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막, 제1 에피택셜 패턴 및 하부 에피 식각 정지막 사이에 제1 에피택셜 패턴의 측벽을 따라 연장된 제1 에피 삽입 라이너, 제2 에피택셜 패턴 및 하부 에피 식각 정지막 사이에 제2 에피택셜 패턴의 측벽을 따라 연장된 제2 에피 삽입 라이너로, 제2 에피 삽입 라이너의 두께는 제1 에피 삽입 라이너의 두께와 다른 제2 에피 삽입 라이너, 하부 에피 식각 정지막 상에, 제1 에피택셜 패턴의 측벽의 일부와, 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막, 상부 필드 절연막 상에, 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막, 제1 에피택셜 패턴 상에, 제1 에피택셜 패턴과 연결된 제1 소오스/드레인 컨택, 및 제2 에피택셜 패턴 상에, 제2 에피택셜 패턴과 연결된 제2 소오스/드레인 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 pMOS 영역에 배치되고, 제1 방향으로 연장되고, 제1 핀 트렌치에 의해 정의된 제1 핀형 패턴, 기판의 nMOS 영역에 배치되고, 제1 핀형 패턴과 제2 방향으로 이격되고, 제1 방향으로 연장되고, 제2 핀 트렌치에 의해 정의된 제2 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 연결된 제1 에피택셜 패턴, 제2 핀형 패턴 상에, 제2 핀형 패턴과 연결되고, 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴, 기판 상에, 제1 핀형 패턴의 측벽과, 제2 핀형 패턴의 측벽을 덮고, 제3 방향으로 돌출된 돌출부를 포함하는 하부 필드 절연막으로, 하부 필드 절연막의 돌출부는 제1 핀형 패턴 및 제2 핀형 패턴 사이에 배치된 하부 필드 절연막, 하부 필드 절연막의 상면과, 제1 에피택셜 패턴의 측벽과, 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막, 하부 에피 식각 정지막 상에, 제1 에피택셜 패턴의 측벽의 일부와, 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막, 상부 필드 절연막 상에, 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막, 및 제1 에피택셜 패턴 및 제2 에피택셜 패턴 상에, 제1 에피택셜 패턴 및 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 포함하고, 소오스/드레인 컨택은 상기 제1 에피택셜 패턴과 수직으로 중첩되는 제1 부분과, 제2 에피택셜 패턴과 수직으로 중첩되는 제2 부분을 포함하고, 제1 핀형 패턴과 중첩되는 부분에서 제1 핀 트렌치의 바닥면으로부터 소오스/드레인 컨택의 제1 부분의 바닥면까지의 높이는, 제2 핀형 패턴과 중첩되는 부분에서 제2 핀 트렌치의 바닥면으로부터 소오스/드레인 컨택의 제2 부분의 바닥면까지의 높이보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판의 제1 영역에 배치되고, 서로 간에 제1 거리만큼 분리된 제1 에피택셜 패턴 및 제2 에피택셜 패턴, 기판의 제2 영역에 배치되고, 서로 간에 제2 거리만큼 분리된 제3 에피택셜 패턴 및 제4 에피택셜 패턴, 기판의 제1 영역에 배치되고, 기판의 두께 방향으로 돌출된 제1 돌출부를 포함하는 제1 하부 필드 절연막, 기판의 제2 영역에 배치되고, 기판의 두께 방향으로 돌출된 제2 돌출부를 포함하는 제2 하부 필드 절연막, 제1 하부 필드 절연막의 상면을 따라 연장된 제1 하부 에피 식각 정지막, 제2 하부 필드 절연막의 상면을 따라 연장된 제2 하부 에피 식각 정지막, 제1 하부 에피 식각 정지막 상에, 제1 에피택셜 패턴의 측벽의 일부와, 제2 에피택셜 패턴의 측벽의 일부를 덮는 제1 상부 필드 절연막, 제2 하부 에피 식각 정지막 상에, 제3 에피택셜 패턴의 측벽의 일부와, 제4 에피택셜 패턴의 측벽의 일부를 덮는 제2 상부 필드 절연막, 제1 상부 필드 절연막의 상면과, 제1 에피택셜 패턴의 측벽과, 제2 에피택셜 패턴의 측벽을 따라 연장되고, 제1 상부 필드 절연막과 접촉하는 제1 상부 에피 식각 정지막, 제2 상부 필드 절연막의 상면과, 제3 에피택셜 패턴의 측벽과, 제4 에피택셜 패턴의 측벽을 따라 연장되고, 제2 상부 필드 절연막과 접촉하는 제2 상부 식각 정지막, 제1 에피택셜 패턴 및 제2 에피택셜 패턴과 연결된 제1 소오스/드레인 컨택, 및 제3 에피택셜 패턴 및 제4 에피택셜 패턴과 연결된 제2 소오스/드레인 컨택을 포함하고, 제1 에피택셜 패턴 및 제3 에피택셜 패턴은 각각 기판에서 멀어짐에 따라 폭이 증가하다가 감소하는 패싯 교차점을 포함하고, 제1 거리는 제2 거리보다 작고, 제1 에피택셜 패턴의 패싯 교차점으로부터 제1 상부 필드 절연막의 상면까지의 깊이는 제2 에피택셜 패턴의 패싯 교차점으로부터 제2 상부 필드 절연막의 상면까지의 깊이보다 작다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 하부 필드 절연막의 상면보다 위로 돌출된 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 제1 핀형 패턴의 일부를 식각한 후, 제1 핀형 패턴과 연결된 제1 에피택셜 패턴을 형성하고, 제2 핀형 패턴의 일부를 식각한 후, 제2 핀형 패턴과 연결된 제2 에피택셜 패턴을 형성하고, 하부 필드 절연막의 상면과, 제1 에피택셜 패턴의 프로파일과, 제2 에피택셜 패턴의 프로파일을 따라 하부 에피 식각 정지막을 형성하고, 하부 에피 식각 정지막 상에, 하부 에피 식각 정지막의 일부를 덮는 상부 필드 절연막을 형성하고, 상부 필드 절연막의 상면과, 하부 에피 식각 정지막의 나머지의 프로파일을 따라 상부 에피 식각 정지막을 형성하고, 상부 에피 식각 정지막 및 하부 에피 식각 정지막을 관통하여, 제1 에피택셜 패턴 및 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 형성하는 것을 포함하고, 제1 에피택셜 패턴 및 제2 에피택셜 패턴을 형성한 후, 하부 필드 절연막은 기판의 두께 방향으로 돌출된 돌출부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9 내지 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 12 및 도 13은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 및 도 18은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 내지 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 28 내지 도 31b는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 32 내지 도 34는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 35 내지 도 43은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터, MBCFETTM(Multi-Bridge Channel Field Effect Transistor) 또는 수직 트랜지스터(Vertical FET)을 도시하였지만, 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 몇몇 실시예들에 따른 반도체 장치는 평면(planar) 트랜지스터를 포함할 수 있음은 물론이다. 덧붙여, 본 발명의 기술적 사상은 2차원 물질을 기반으로하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 설명의 편의를 위해, 도 1에서는 층간 절연막들(191, 192, 193)과, 배선 구조체(205, 215)를 도시하지 않았다.
참고적으로, 도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2, 도 4 내지 도 6은 도 1의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다. 도 3은 도 2의 P 부분을 확대한 도면이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 하부 필드 절연막(105)과, 제1 상부 필드 절연막(106)과, 제1 게이트 전극(120)과, 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)과, 제1 하부 에피 식각 정지막(194)과, 제1 상부 에피 식각 정지막(195)과, 제1 연결 소오스/드레인 컨택(185)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110)은 기판(100) 상에 배치될 수 있다. 제1 핀형 패턴(110)은 기판(100)의 제1 활성 영역(RX1) 내에 형성될 수 있다. 제1 핀형 패턴(110)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제1 핀형 패턴(110)은 제1 방향(D1)으로 연장되는 제1 핀 트렌치(FT1)에 의해 정의될 수 있다. 제1 핀 트렌치(FT1)는 제1 핀형 패턴의 측벽(110sw)을 정의할 수 있다.
제2 핀형 패턴(210)은 기판(100) 상에 배치될 수 있다. 제2 핀형 패턴(210)은 제2 활성 영역(RX2) 내에 형성될 수 있다. 제2 핀형 패턴(210)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제2 핀형 패턴(210)은 제1 방향(D1)으로 연장되는 제2 핀 트렌치(FT2)에 의해 정의될 수 있다. 제2 핀 트렌치(FT2)는 제2 핀형 패턴의 측벽(210sw)을 정의할 수 있다. 제2 핀형 패턴(210)은 제1 핀형 패턴(110)과 제2 방향(D2)으로 이격될 수 있다. 여기에서, 제1 방향(D1)은 제2 방향(D2) 및 제3 방향(D3)과 교차될 수 있다. 또한, 제2 방향(D2)은 제3 방향(D3)과 교차될 수 있다. 제3 방향(D3)은 기판(100)의 상면과 수직인 방향 또는 기판(100)의 두께 방향일 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 제1 핀 트렌치(FT1) 및 제2 핀 트렌치(FT2)보다 깊은 딥 트렌치(DT)에 의해 정의될 수 있다. 예를 들어, 딥 트렌치(DT)는 제1 방향(D1)으로 길게 연장될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에, 딥 트렌치(DT)가 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 딥 트렌치(DT)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 구분할 수 있다.
일 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 중 하나는 NMOS 형성 영역이고, 다른 하나는 PMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 또 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RX1)은 NMOS 형성 영역이고, 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 일 예로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 동일한 물질을 포함할 수 있다. 다른 예로, 제1 핀형 패턴(110)은 제2 핀형 패턴(210)과 다른 물질을 포함할 수 있다.
제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)의 개수는 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)의 개수와 동일한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 활성 영역(RX1)에 배치된 제1 핀형 패턴(110)과, 제2 활성 영역(RX2)에 배치된 제2 핀형 패턴(210)은 3개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제1 하부 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 하부 필드 절연막(105)은 딥 트렌치(DT)를 채울 수 있다. 제1 하부 필드 절연막(105)은 제1 핀 트렌치(FT1)의 일부 및 제2 핀 트렌치(FT2)의 일부를 채울 수 있다.
제1 하부 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 주변에 배치될 수 있다. 제1 하부 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽의 적어도 일부 및 제2 핀형 패턴(210)의 측벽의 적어도 일부를 덮을 수 있다. 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부는 제1 하부 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
제1 하부 필드 절연막(105)은 제1 핀 트렌치(FT1)의 일부와, 제2 핀 트렌치(FT2)의 일부와, 딥 트렌치(DT)를 채울 수 있다. 예를 들어, 제1 하부 필드 절연막(105)은 제1 게이트 전극(120)과 제3 방향(D3)으로 중첩되는 기판(100) 상에 형성될 수 있다. 또한, 제1 하부 필드 절연막(105)은 제1 게이트 전극(120) 사이의 기판(100) 상에도 형성될 수 있다. 제1 하부 필드 절연막(105)은 제2 방향(D2)으로 인접하는 제1 핀형 패턴(110) 사이와, 제2 방향(D2)으로 인접하는 제2 핀형 패턴(210) 사이에 배치될 수 있다.
제1 하부 필드 절연막(105)은 제3 방향(D3)으로 돌출된 제1 돌출부(105PP)를 포함할 수 있다. 제1 하부 필드 절연막(105)은 제1 하부 필드 절연막의 제1 돌출부(105PP)의 양측에 배치된 제1 영역(105R1) 및 제2 영역(105R2)을 포함할 수 있다. 제1 하부 필드 절연막의 제1 돌출부(105PP)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 배치될 수 있다. 제1 하부 필드 절연막의 제1 돌출부(105PP)는 딥 트렌치(DT)의 바닥면과 제3 방향(D3)으로 중첩되는 위치에 배치될 수 있다.
제1 하부 필드 절연막의 상면(105us)은 오목한(concave) 형상을 갖는 부분과, 볼록한(convex) 형상을 갖는 부분을 포함할 수 있다. 제1 하부 필드 절연막의 제1 영역의 상면(105R1_us) 및 제1 하부 필드 절연막의 제2 영역의 상면(105R2_us)은 오목한 형상을 가질 수 있다. 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)은 볼록한 형상을 가질 수 있다.
제1 핀형 패턴의 측벽(110sw)에서 멀어짐에 따라, 제1 하부 필드 절연막의 제1 영역의 상면(105R1_us)은 낮아질 수 있다. 제1 핀형 패턴의 측벽(110sw)에서 멀어짐에 따라, 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)은 높아지다가 낮아질 수 있다. 제2 핀형 패턴의 측벽(210sw)에서 멀어짐에 따라, 제1 하부 필드 절연막의 제2 영역의 상면(105R2_us)은 낮아질 수 있다. 예를 들어, 제1 및 제2 핀 트렌치(FT1, FT2)의 바닥면 또는 딥 트렌치(DT)의 바닥면을 기준으로, 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)의 높이 변화는 측정될 수 있다.
제1 하부 필드 절연막의 제1 돌출부(105PP)는 폭 중심선(105PP_CL)을 포함할 수 있다. 제1 돌출부의 폭 중심선(105PP_CL)은 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us) 중 최상부를 지날 수 있다. 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)의 최상부는 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)의 높이가 가장 높은 지점이다. 제1 돌출부의 폭 중심선(105PP_CL)은 제3 방향(D3)과 나란할 수 있다. 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)의 최상부가 평면일 경우, 제1 돌출부의 폭 중심선(105PP_CL)은 제1 하부 필드 절연막의 제1 돌출부의 상면(105PP_us)의 최상부의 가운데를 지날 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 돌출부의 폭 중심선(105PP_CL)과 제1 핀형 패턴의 측벽(110sw) 사이의 거리(L1)은 제1 돌출부의 폭 중심선(105PP_CL)과 제2 핀형 패턴의 측벽(210sw) 사이의 거리(L2)와 동일할 수 있다.
제1 하부 에피 식각 정지막(194)은 제1 하부 필드 절연막(105) 상에 배치될 수 있다. 제1 하부 에피 식각 정지막(194)은 제1 하부 필드 절연막의 상면(105us)을 따라 연장될 수 있다. 제1 하부 에피 식각 정지막(194)에 관한 설명은 이후에 다시 상술한다.
제1 상부 필드 절연막(106)은 제1 하부 에피 식각 정지막(194) 상에 배치될 수 있다. 제1 상부 필드 절연막(106)은 제1 게이트 전극(120) 사이의 기판(100) 상에 형성될 수 있다. 하지만, 제1 상부 필드 절연막(106)은 제1 게이트 전극(120)과 제3 방향(D3)으로 중첩되는 기판(100) 상에 형성되지 않는다.
제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106)은 제1 핀형 패턴(110)이 형성된 제1 활성 영역(RX1)의 양측에 배치되고, 제2 핀형 패턴(210)이 형성된 제2 활성 영역(RX2)의 양측에 배치될 수 있다. 다만, 이하의 설명은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2) 사이에 위치하는 제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106)을 중심으로 설명한다.
제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106)은 각각 예를 들어, 산화물 계열의 물질, 질화물 계열의 물질, 산질화 계열의 물질 또는 이들의 조합을 포함할 수 있다. 이하에서, 제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106)은 모두 산화물 계열의 절연 물질을 포함하는 것으로 설명한다.
일 예로, 제1 상부 필드 절연막(106)에 포함된 불소(F)의 농도는 제1 하부 필드 절연막(105)에 포함된 불소(F)의 농도보다 클 수 있다. 예를 들어, 제1 하부 필드 절연막(105)은 불소를 포함하지 않고, 제1 상부 필드 절연막(106)은 불소를 포함할 수 있다. 제1 상부 필드 절연막(106)이 불소를 포함할 때, 불소의 농도는 제1 하부 에피 식각 정지막(194)에서 멀어짐에 따라 감소할 수 있다. 다른 예로, 제1 상부 필드 절연막(106) 및 제1 하부 필드 절연막(105)은 불소(F)를 포함하지 않을 수 있다.
제1 게이트 전극(120)은 제1 하부 필드 절연막(105) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 상부 필드 절연막(106) 상에 배치되지 않을 수 있다. 제1 게이트 전극(120)은 제2 방향(D2)으로 연장될 수 있다. 인접하는 제1 게이트 전극(120)은 제1 방향(D1)으로 이격될 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 배치될 수 있다. 제1 게이트 전극(120)은 제1 하부 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 감쌀 수 있다.
제1 게이트 전극(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 전극(120)은 제1 핀형 패턴(110)과 교차하는 제1 부분과, 제2 핀형 패턴(210)과 교차하는 제2 부분을 포함할 수 있다. 이와 같은 경우, 제1 게이트 전극(120)의 제1 부분과, 제1 게이트 전극(120)의 제2 부분 사이에, 제1 게이트 전극(120)을 분리하는 게이트 분리 패턴이 배치될 수 있다.
제2 방향(D2)으로 인접하는 제1 게이트 전극(120) 사이에, 제1 상부 필드 절연막(106)이 제1 게이트 전극(120)의 바닥면보다 제3 방향(D3)으로 돌출될 수 있다. 기판(100)의 상면을 기준으로, 제1 게이트 전극(120) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 제1 게이트 전극(120)의 바닥면보다 높다.
예를 들어, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 형성하는 과정에서 형성될 수 있다. 도 2 및 도 4에서, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 제1 게이트 전극(120)과 제3 방향(D3)으로 중첩되는 부분에 배치되지 않는다.
게이트 스페이서(140)은 제1 게이트 전극(120)의 측벽 상에 배치될 수 있다. 게이트 스페이서(140)은 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 절연막(130)은 제1 게이트 전극(120)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(130)은 제1 게이트 전극(120) 및 제1 핀형 패턴(110) 사이와, 제1 게이트 전극(120) 및 제2 핀형 패턴(210) 사이와, 제1 게이트 전극(120) 및 제1 하부 필드 절연막(105) 사이에 배치될 수 있다. 게이트 절연막(130)은 제1 게이트 전극(120) 및 게이트 스페이서(140) 사이에 배치될 수 있다. 제1 게이트 전극(120)은 제1 상부 필드 절연막(106)과 제3 방향(D3)으로 중첩되지 않으므로, 게이트 절연막(130)은 제1 게이트 전극(120)과 제1 하부 필드 절연막(105) 사이에 배치될 수 있다.
게이트 절연막(130)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(130)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(130)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(130)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(130)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
게이트 캡핑 패턴(145)은 제1 게이트 전극(120)의 상면 및 게이트 스페이서(140)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 게이트 캡핑 패턴(145)은 게이트 스페이서(140) 사이에 배치될 수 있다. 이와 같은 경우, 게이트 캡핑 패턴(145)의 상면은 게이트 스페이서(140)의 상면과 동일 평면에 놓일 수 있다.
제1 에피택셜 패턴(150)은 제1 핀형 패턴(110) 상에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120) 사이에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 핀형 패턴(110)과 연결될 수 있다. 제1 에피택셜 패턴(150)은 제1 활성 영역(RX1)에 배치될 수 있다.
제2 에피택셜 패턴(250)은 제2 핀형 패턴(210) 상에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제1 방향(D1)으로 인접하는 제1 게이트 전극(120) 사이에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 핀형 패턴(210)과 연결될 수 있다. 제2 에피택셜 패턴(250)은 제2 활성 영역(RX2)에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제1 에피택셜 패턴(150)과 제2 방향(D2)으로 분리된다. 즉, 제2 에피택셜 패턴(250)은 제1 에피택셜 패턴(150)과 직접 연결되지 않는다.
제1 에피택셜 패턴(150)은 복수의 제1 핀형 패턴(110)과 연결되고, 제2 에피택셜 패턴(250)은 복수의 제2 핀형 패턴(210)과 연결되므로, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 공유 에피택셜 패턴일 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제1 에피택셜 패턴(150)은 바닥면(150bs)과, 측벽(150sw)과, 연결면(150cs)을 포함할 수 있다. 제1 에피택셜 패턴(150)은 제1 에피택셜 패턴의 바닥면(150bs)을 통해, 제1 핀형 패턴(110)과 연결될 수 있다. 제1 에피택셜 패턴의 연결면(150cs)은 인접하는 제1 에피택셜 패턴의 바닥면(150bs)을 연결할 수 있다.
제1 에피택셜 패턴의 측벽(150sw)은 제3 방향(D3)으로 연장될 수 있다. 제1 에피택셜 패턴의 측벽(150sw)은 제1 에피택셜 패턴의 바닥면(150bs)과 직접 연결될 수 있다. 제1 에피택셜 패턴의 측벽(150sw)은 하부 측벽(150sw1)과, 상부 측벽(150sw2)과, 패싯(facet) 교차점(150FC)을 포함할 수 있다.
제1 에피택셜 패턴의 하부 측벽(150sw1)은 제1 에피택셜 패턴의 바닥면(150bs)과 직접 연결될 수 있다. 제1 에피택셜 패턴의 패싯 교차점(150FC)는 제1 에피택셜 패턴의 하부 측벽(150sw1) 및 제1 에피택셜 패턴의 상부 측벽(150sw2)이 만나는 지점일 수 있다. 제1 에피택셜 패턴의 하부 측벽(150sw1) 사이에서, 제1 에피택셜 패턴(150)의 제2 방향(D2)으로의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 제1 에피택셜 패턴의 상부 측벽(150sw2) 사이에서, 제1 에피택셜 패턴(150)의 제2 방향(D2)으로의 폭은 기판(100)에서 멀어짐에 따라 감소할 수 있다. 제1 에피택셜 패턴의 패싯 교차점(150FC)은 기판(100)에서 멀어짐에 따라 제1 에피택셜 패턴(150)의 제2 방향(D2)으로의 폭이 증가하다가 감소하는 지점일 수 있다.
제2 에피택셜 패턴(250)은 바닥면(250bs)과, 측벽(250sw)과, 연결면(250cs)을 포함할 수 있다. 제2 에피택셜 패턴(250)은 제2 에피택셜 패턴의 바닥면(250bs)을 통해, 제2 핀형 패턴(210)과 연결될 수 있다. 제2 에피택셜 패턴의 연결면(250cs)은 인접하는 제2 에피택셜 패턴의 바닥면(250bs)을 연결할 수 있다.
제2 에피택셜 패턴의 측벽(250sw)은 제3 방향(D3)으로 연장될 수 있다. 제2 에피택셜 패턴의 측벽(250sw)은 제2 에피택셜 패턴의 바닥면(250bs)과 직접 연결될 수 있다. 제2 에피택셜 패턴의 측벽(250sw)은 하부 측벽(250sw1)과, 상부 측벽(250sw2)과, 패싯 교차점(250FC)을 포함할 수 있다.
제2 에피택셜 패턴의 하부 측벽(250sw1)은 제2 에피택셜 패턴의 바닥면(250bs)과 직접 연결될 수 있다. 제2 에피택셜 패턴의 패싯 교차점(250FC)은 제2 에피택셜 패턴의 하부 측벽(250sw1) 및 제2 에피택셜 패턴의 상부 측벽(150sw2)이 만나는 지점일 수 있다. 제2 에피택셜 패턴의 하부 측벽(250sw1) 사이에서, 제2 에피택셜 패턴(250)의 제2 방향(D2)으로의 폭은 기판(100)에서 멀어짐에 따라 증가할 수 있다. 제2 에피택셜 패턴의 상부 측벽(250sw2) 사이에서, 제2 에피택셜 패턴(250)의 제2 방향(D2)으로의 폭은 기판(100)에서 멀어짐에 따라 감소할 수 있다. 제2 에피택셜 패턴의 패싯 교차점(250FC)은 기판(100)에서 멀어짐에 따라 제2 에피택셜 패턴(250)의 제2 방향(D2)으로의 폭이 증가하다가 감소하는 지점일 수 있다.
일 예로, 제1 하부 필드 절연막(105) 및 제1 에피택셜 패턴의 연결면(150cs) 사이 공간과, 제1 하부 필드 절연막(105) 및 제2 에피택셜 패턴의 연결면(250cs) 사이 공간에, 에어갭이 배치될 수 있다. 다른 예로, 제1 하부 필드 절연막(105) 및 제1 에피택셜 패턴의 연결면(150cs) 사이 공간과, 제1 하부 필드 절연막(105)과 제2 에피택셜 패턴의 연결면(250cs) 사이 공간에, 절연 물질이 채워질 수 있다.
도 2 및 도 3에서, 제1 하부 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽과, 제2 핀형 패턴(210)의 측벽을 덮을 수 있다. 하지만, 제1 하부 필드 절연막(105)은 제1 에피택셜 패턴의 측벽(150sw) 및 제2 에피택셜 패턴의 측벽(250sw)을 덮지 않을 수 있다.
제1 하부 에피 식각 정지막(194)은 제1 하부 필드 절연막의 상면(105us)과, 제1 에피택셜 패턴의 측벽(150sw)의 일부와, 제2 에피택셜 패턴의 측벽(250sw)의 일부를 따라 연장될 수 있다. 제1 하부 에피 식각 정지막(194)은 제1 에피택셜 패턴의 하부 측벽(150sw1)의 적어도 일부와, 제2 에피택셜 패턴의 하부 측벽(250sw1)의 적어도 일부를 덮을 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 에피 식각 정지막(194)은 제1 에피택셜 패턴의 상부 측벽(150sw2)의 일부와, 제2 에피택셜 패턴의 상부 측벽(250sw2)의 일부를 덮을 수 있다.
제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 측벽(150sw)의 일부와, 제2 에피택셜 패턴의 측벽(250sw)의 일부를 덮을 수 있다. 제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 하부 측벽(150sw1)의 적어도 일부와, 제2 에피택셜 패턴의 하부 측벽(250sw1)의 적어도 일부를 덮을 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 상부 측벽(150sw2)과, 제2 에피택셜 패턴의 상부 측벽(250sw2)을 덮지 않는다.
예를 들어, 기판(100)의 상면을 기준으로, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높을 수 있다. 좀 더 구체적으로, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높을 수 있다. 여기에서, 기판(100)의 상면은 딥 트렌치(DT)의 바닥면일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 패싯 교차점(150FC) 및 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 낮거나 같을 수 있다. 예를 들어, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 오목한(concave) 형상을 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 바닥면(150bs)까지의 높이(H11)는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 바닥면(250bs)까지의 높이(H12)보다 클 수 있다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 패싯 교차점(150FC)까지의 높이는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 패싯 교차점(250FC)까지의 높이와 다를 수 있다. 예를 들어, 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 패싯 교차점(150FC)까지의 높이는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 패싯 교차점(250FC)까지의 높이보다 높을 수 있다.
제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막의 상면(106us)과, 제1 에피택셜 패턴의 측벽(150sw)과, 제2 에피택셜 패턴의 측벽(250sw)을 따라 연장될 수 있다. 제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막(106)과 접촉할 수 있다. 예를 들어, 제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막의 상면(106us)과 접촉할 수 있다.
기판(100)의 상면을 기준으로, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높으므로, 제1 상부 에피 식각 정지막(195)은 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높게 형성될 수 있다.
제1 상부 필드 절연막(106)이 제1 에피택셜 패턴의 하부 측벽(150sw1)의 일부 및 제2 에피택셜 패턴의 하부 측벽(250sw1)의 일부를 덮을 경우, 제1 상부 에피 식각 정지막(195)은 제1 에피택셜 패턴의 하부 측벽(150sw1)의 일부 및 제2 에피택셜 패턴의 하부 측벽(250sw1)의 일부를 따라 연장될 수 있다. 제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막(106)이 덮지 않은 제1 하부 에피 식각 정지막(194)과 접촉할 수 있다.
제1 상부 에피 식각 정지막(195)은 제1 에피택셜 패턴(150)과 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)을 따라 연장된 연결부(195cp)를 포함한다. 제1 상부 필드 절연막(106)이 제1 에피택셜 패턴의 하부 측벽(150sw1)의 일부 및 제2 에피택셜 패턴의 하부 측벽(250sw1)의 일부를 덮을 경우, 제1 상부 에피 식각 정지막의 연결부(195cp)는 제1 에피택셜 패턴의 측벽(150sw) 및 제2 에피택셜 패턴의 측벽(250sw)을 따라 연장되는 부분과, 게이트 스페이서(140)의 측벽을 따라 연장되는 부분을 포함할 수 있다. 하지만, 이하의 설명에서, 제1 상부 에피 식각 정지막의 연결부(195cp)는 제1 에피택셜 패턴의 측벽(150sw) 및 제2 에피택셜 패턴의 측벽(250sw)을 따라 연장되는 부분과, 게이트 스페이서(140)의 측벽을 따라 연장되는 부분을 제외하고, 제1 필드 절연막의 상면(105us)과 접촉된 부분만을 의미하는 것으로 설명한다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이의 제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막의 상면(106us)을 따라 연장된 제1 상부 에피 식각 정지막의 연결부(195cp)와, 제1 에피택셜 패턴의 측벽(150sw)을 따라 연장된 제1 연장부와, 제2 에피택셜 패턴의 측벽(250sw)을 따라 연장된 제2 연장부를 포함할 수 있다. 제1 상부 에피 식각 정지막의 연결부(195cp)는 제1 연장부 및 제2 연장부와 직접 연결된다.
도 6에서, 기판(100)의 상면을 기준으로, 제1 게이트 전극(120) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 제1 게이트 전극(120)의 바닥면보다 높으므로, 제1 상부 에피 식각 정지막(195)은 제1 게이트 전극(120)의 바닥면보다 높게 형성된다.
제1 하부 에피 식각 정지막(194)는 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 하부 에피 식각 정지막(194)가 실리콘 산화물을 포함할 경우, 제1 하부 에피 식각 정지막(194) 및 제1 상부 필드 절연막(106)의 경계를 따라 질소(N)가 배치될 수 있다. 제1 하부 에피 식각 정지막(194) 및 제1 상부 필드 절연막(106)의 경계를 따라 배치된 질소는 제1 상부 필드 절연막(106)을 형성하는 과정에서 흡착된 것일 수 있다. 제1 하부 필드 절연막(105)과 제1 하부 에피 식각 정지막(194)이 산화물 계열의 절연 물질을 포함할 경우, 제1 하부 필드 절연막(105)과 제1 하부 에피 식각 정지막(194) 사이의 경계는 구분되지 않을 수 있다. 다만, 제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106) 사이의 경계는 경계를 따라 배치된 질소(N)에 의해 구분될 수 있다.
제1 상부 에피 식각 정지막(195)은 이 후에 설명될 제1 층간 절연막(191)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 상부 에피 식각 정지막(195)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 하부 에피 식각 정지막(194)은 제1 상부 필드 절연막(106)을 형성하는 과정에서 흡착된 불소(F)를 포함할 수 있다. 제1 하부 에피 식각 정지막(194)에 포함된 불소 농도는 제1 상부 에피 식각 정지막(195)에 포함된 불소 농도보다 크다. 또한, 제1 하부 에피 식각 정지막(194)에 포함된 불소 농도는 제1 상부 필드 절연막(106)에 포함된 불소의 농도보다 크다.
제1 층간 절연막(191)은 제1 상부 에피 식각 정지막(195) 상에 배치될 수 있다. 제1 층간 절연막(191)의 상면은 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 연결 소오스/드레인 컨택(185)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 상에 배치될 수 있다. 제1 소오스/드레인 컨택(186)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 중 하나 상에 배치될 수 있다. 다르게 설명하면, 제1 연결 소오스/드레인 컨택(185)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)과 동시에 연결될 수 있다. 하지만, 제1 소오스/드레인 컨택(186)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 중 하나와 연결될 수 있다. 이하의 설명은 제1 연결 소오스/드레인 컨택(185)을 중심으로 설명한다.
제1 실리사이드막(155)은 제1 연결 소오스/드레인 컨택(185)과 제1 에피택셜 패턴(150) 사이에 형성될 수 있다. 제2 실리사이드막(255)은 제1 연결 소오스/드레인 컨택(185)과 제2 에피택셜 패턴(250) 사이에 형성될 수 있다.
제1 연결 소오스/드레인 컨택(185)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)에 걸쳐 형성될 수 있다. 예를 들어, 제1 연결 소오스/드레인 컨택(185)은 제1 서브 컨택 부분(185a)과, 제2 서브 컨택 부분(185b)과, 제1 컨택 연결 부분(185c)을 포함할 수 있다. 제1 서브 컨택 부분(185a)은 제1 에피택셜 패턴(150)과 제3 방향(D3) 또는 수직 방향으로 중첩될 수 있다. 제2 서브 컨택 부분(185b)은 제2 에피택셜 패턴(250)과 제3 방향(D3) 또는 수직 방향으로 중첩될 수 있다. 제1 컨택 연결 부분(185c)은 제1 서브 컨택 부분(185a)과 제2 서브 컨택 부분(185b)을 직접 연결한다. 제1 컨택 연결 부분(185c)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)과 수직 방향으로 중첩되지 않는다.
예를 들어, 제1 컨택 연결 부분(185c)의 바닥면은 제1 상부 에피 식각 정지막의 연결부(195cp)와 제3 방향(D3)으로 이격될 수 있다. 제1 컨택 연결 부분(185c)과 제1 상부 에피 식각 정지막의 연결부(195cp) 사이에, 제1 층간 절연막(191)의 일부가 개재될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이의 제1 상부 에피 식각 정지막(195)은 제1 컨택 연결 부분(185c)과 접촉할 수 있지만, 제1 컨택 연결 부분(185c)의 바닥면은 제1 상부 에피 식각 정지막의 연결부(195cp)와 직접 접촉하지 않는다.
예를 들어, 제1 연결 소오스/드레인 컨택(185)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 또한, 제1 연결 소오스/드레인 컨택(185)의 상면은 게이트 캡핑 패턴(145)의 상면과 동일 평면에 놓일 수 있다.
제1 서브 컨택 부분(185a)과, 제2 서브 컨택 부분(185b)의 바닥면은 웨이비(wavy)한 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 핀형 패턴(210)과 중첩되는 부분에서 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H12 + H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H11 + H21)보다 크다.
제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 바닥면(150bs)까지의 높이(H11)는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 바닥면(250bs)까지의 높이(H12)보다 크므로, 제2 핀형 패턴(210)과 중첩되는 부분에서 제2 에피택셜 패턴의 바닥면(250bs)으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 에피택셜 패턴의 바닥면(150bs)으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H21)보다 크다. 예를 들어, 제1 에피택셜 패턴의 바닥면(150bs)으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H21)는 제1 에피택셜 패턴의 바닥면(150bs)의 제2 방향(D2)으로의 폭 중심에서 측정될 수 있다.
제1 연결 소오스/드레인 컨택(185) 및 제1 소오스/드레인 컨택(186)은 각각 도전성 물질을 포함하고, 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다. 제1 연결 소오스/드레인 컨택(185)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 일 예로, 제1 연결 소오스/드레인 컨택(185) 및 제1 소오스/드레인 컨택(186)은 컨택 배리어막과, 컨택 배리어막이 정의라는 공간을 채우는 컨택 필링막을 포함할 수 있다. 다른 예로, 제1 연결 소오스/드레인 컨택(185) 및 제1 소오스/드레인 컨택(186)은 컨택 배리어막없이 컨택 필링막만을 포함할 수 있다. 제1 실리사이드막(155) 및 제2 실리사이드막(255)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
제2 층간 절연막(192)은 제1 층간 절연막(191) 상에 배치될 수 있다. 상부 식각 정지막(197)은 제1 층간 절연막(191)과 제2 층간 절연막(192) 사이에 배치될 수 있다. 상부 식각 정지막(197)은 게이트 캡핑 패턴(145) 및 제1 연결 소오스/드레인 컨택(185) 상에 배치될 수 있다. 상부 식각 정지막(197)은 제2 층간 절연막(192)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 상부 식각 정지막(197)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN) 및 알루미늄 산탄화물(AlOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 도시된 것과 달리, 상부 식각 정지막(197)이 형성되지 않을 수도 있다.
제1 배선 구조체(205)는 제2 층간 절연막(192) 및 상부 식각 정지막(197) 내에 배치될 수 있다. 제1 배선 구조체(205)는 제1 배선 라인(206)과, 제1 비아(207)를 포함할 수 있다. 제1 배선 라인(206)는 제1 금속 레벨에 배치될 수 있다. 제1 배선 구조체(205)는 제1 연결 소오스/드레인 컨택(185)과 연결되는 제1 배선 라인(206)을 포함할 수 있다. 제1 연결 소오스/드레인 컨택(185)은 제1 금속 레벨에 배치된 2개의 제1 배선 라인(206)과 연결될 수 있다. 제1 배선 라인(206)은 제1 비아(207)을 통해 제1 연결 소오스/드레인 컨택(185)과 연결될 수 있다. 제1 배선 라인(206)과, 제1 비아(207)은 서로 다른 제조 공정을 통해 형성될 수 있다. 제1 배선 라인(206)과, 제1 비아(207) 사이의 경계가 구분될 수 있다. 도시된 것과 달리, 제1 배선 라인(206)과, 제1 비아(207)은 통합 구조(integral structure)를 가질 수 있다. 이와 같은 경우, 제1 배선 라인(206)과, 제1 비아(207) 사이의 경계는 구분되지 않을 수 있다.
제3 층간 절연막(193)은 제2 층간 절연막(192) 상에 배치될 수 있다. 제3 층간 절연막(193)은 제1 배선 구조체(205) 상에 배치될 수 있다.
제1 층간 절연막(191), 제2 층간 절연막(192) 및 제3 층간 절연막(193)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 배선 구조체(215)는 제3 층간 절연막(193) 내에 배치될 수 있다. 제2 배선 구조체(215)는 제2 배선 라인(211)과, 제2 비아(212)를 포함할 수 있다. 제2 배선 라인(211)는 제1 금속 레벨보다 높은 제2 금속 레벨에 배치될 수 있다.
제2 배선 구조체(210)는 제1 배선 라인(206)과 연결된 제2 배선 라인(211)을 포함할 수 있다. 제2 배선 라인(211)은 제2 비아(212)을 통해 제1 배선 라인(206)과 연결될 수 있다. 제2 배선 라인(211)과, 제2 비아(212)는 서로 다른 제조 공정을 통해 형성될 수 있다. 제2 배선 라인(211)과, 제2 비아(212) 사이의 경계가 구분될 수 있다. 도시된 것과 달리, 제2 배선 라인(211)과, 제2 비아(212)는 통합 구조(integral structure)를 가질 수 있다. 이와 같은 경우, 제2 배선 라인(211)과, 제2 비아(212) 사이의 경계는 구분되지 않을 수 있다.
제1 배선 라인(206)과, 제1 비아(207)와, 제2 배선 라인(211)과, 제2 비아(212)는 각각 도전성 물질을 포함하고, 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다.
도 7 및 도 8은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 제2 핀형 패턴(210)보다 제1 핀형 패턴(110)에 인접할 수 있다.
제1 활성 영역(RX1)은 NMOS 형성 영역이고, 제2 활성 영역(RX2)은 PMOS 형성 영역일 때, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 NMOS 형성 영역에 인접할 수 있다. 제1 돌출부의 폭 중심선(105PP_CL)과 제1 핀형 패턴의 측벽(110sw) 사이의 거리(L1)은 제1 돌출부의 폭 중심선(105PP_CL)과 제2 핀형 패턴의 측벽(210sw) 사이의 거리(L2)보다 크다.
도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 제1 핀형 패턴(110)보다 제2 핀형 패턴(210)에 인접할 수 있다.
제1 활성 영역(RX1)은 NMOS 형성 영역이고, 제2 활성 영역(RX2)은 PMOS 형성 영역일 때, 제1 하부 필드 절연막의 제1 돌출부(105PP)는 PMOS 형성 영역에 인접할 수 있다. 제1 돌출부의 폭 중심선(105PP_CL)과 제1 핀형 패턴의 측벽(110sw) 사이의 거리(L1)은 제1 돌출부의 폭 중심선(105PP_CL)과 제2 핀형 패턴의 측벽(210sw) 사이의 거리(L2)보다 작다.
도 9 내지 도 11은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 12 및 도 13은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로 도 10 및 도 11은 도 9의 Q 부분을 확대한 예시적인 도면들이다.
도 9 내지 도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택 연결 부분(185c)의 바닥면은 제1 상부 에피 식각 정지막의 연결부(195cp)와 접촉할 수 있다. 제1 컨택 연결 부분(185c)의 바닥면과, 제1 상부 에피 식각 정지막의 연결부(195cp) 사이에, 제1 층간 절연막(191)이 개재되지 않는다.
제1 에피택셜 패턴의 하부 측벽(150sw1)은 경사면이므로, 제1 컨택 연결 부분(185c)과, 제1 에피택셜 패턴의 측벽(150sw) 사이에 제1 층간 절연막(191)의 일부가 개재될 수 있다.
도 10에서, 제1 컨택 연결 부분(185c)과 제1 상부 에피 식각 정지막의 연결부(195cp)가 접촉하는 부분에서, 제1 식각 정지막의 연결부(195cp)는 식각되지 않는다.
도 11에서, 제1 컨택 연결 부분(185c)과 제1 상부 에피 식각 정지막의 연결부(195cp)가 접촉하는 부분에서, 제1 식각 정지막의 연결부(195cp)의 일부는 식각될 수 있다. 하지만, 제1 컨택 연결 부분(185c)은 제1 상부 필드 절연막(106)과 접촉하지 않을 수 있다. 제1 상부 에피 식각 정지막의 연결부(195cp)는 제1 컨택 연결 부분(185c)과 접촉하는 제1 영역과, 접촉하지 않는 제2 영역을 포함할 때, 제1 상부 에피 식각 정지막의 연결부(195cp)의 제1 영역과 제1 상부 에피 식각 정지막의 연결부(195cp)의 제2 영역 사이에, 단차가 형성될 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 컨택 연결 부분(185c)은 제1 상부 에피 식각 정지막의 연결부(195cp)를 관통할 수 있다.
제1 컨택 연결 부분(185c)은 제1 상부 필드 절연막(106)과 직접 접촉할 수 있다. 제1 컨택 연결 부분(185c)의 일부는 제1 상부 필드 절연막(106) 내로 만입될 수 있다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 패싯 교차점(150FC) 및/또는 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 높을 수 있다.
일 예로, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 패싯 교차점(150FC) 및 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 높을 수 있다. 제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 상부 측벽(150sw2)의 일부 및 제2 에피택셜 패턴의 상부 측벽(250sw2)의 일부를 덮을 수 있다.
다른 예로, 제1 상부 필드 절연막의 상면(106us)은 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 높고, 제1 에피택셜 패턴의 패싯 교차점(150FC)보다 같거나 낮을 수 있다. 제1 상부 필드 절연막(106)은 제2 에피택셜 패턴의 상부 측벽(250sw2)의 일부를 덮을 수 있다.
도 14 및 도 15는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 15는 도 14의 R 부분 및 S 부분을 확대한 도면이다.
도 14 및 도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 패턴(150) 및 제1 하부 에피 식각 정지막(194) 사이의 제1 에피 삽입 라이너(156)와, 제2 에피택셜 패턴(250) 및 제1 하부 에피 식각 정지막(194) 사이의 제2 에피 삽입 라이너(256)를 더 포함할 수 있다.
제1 에피 삽입 라이너(156)는 제1 에피택셜 패턴의 측벽(150sw)을 따라 연장될 수 있다. 제1 에피 삽입 라이너(156)는 제1 에피택셜 패턴의 하부 측벽(150sw1)을 따라 연장될 수 있다. 제1 에피 삽입 라이너(156)는 제1 에피택셜 패턴의 상부 측벽(150sw2)의 적어도 일부를 따라 연장될 수 있다.
제2 에피 삽입 라이너(256)는 제2 에피택셜 패턴의 측벽(250sw)을 따라 연장될 수 있다. 제2 에피 삽입 라이너(256)는 제2 에피택셜 패턴의 하부 측벽(250sw1)을 따라 연장될 수 있다. 제2 에피 삽입 라이너(256)는 제2 에피택셜 패턴의 상부 측벽(250sw2)의 적어도 일부를 따라 연장될 수 있다.
제1 에피 삽입 라이너(156)는 제1 에피택셜 패턴의 연결면(150cs)을 따라 연장되지 않을 수 있다. 제2 에피 삽입 라이너(256)는 제2 에피택셜 패턴의 연결면(250cs)을 따라 연장되지 않을 수 있다.
예를 들어, 제1 에피 삽입 라이너(156)의 두께(t11)는 제2 에피 삽입 라이너(256)의 두께(t12)와 다를 수 있다. 일 예로, 제1 활성 영역(RX1)은 NMOS 형성 영역이고, 제2 활성 영역(RX2)은 PMOS 형성 영역일 때, 제1 에피 삽입 라이너(156)의 두께(t11)는 제2 에피 삽입 라이너(256)의 두께(t12)보다 작을 수 있다. 다른 예로, 제1 활성 영역(RX1)은 PMOS 형성 영역이고, 제2 활성 영역(RX2)은 NMOS 형성 영역일 때, 제1 에피 삽입 라이너(156)의 두께(t11)는 제2 에피 삽입 라이너(256)의 두께(t12)보다 작을 수 있다.
제1 에피 삽입 라이너(156) 및 제2 에피 삽입 라이너(256)는 예를 들어, 절연 물질을 포함할 수 있다. 제1 에피 삽입 라이너(156) 및 제2 에피 삽입 라이너(256)는 각각 제1 하부 에피 식각 정지막(194)과 다른 물질을 포함할 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 14 및 도 15를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 에피 식각 정지막(194)은 제1 에피택셜 패턴의 측벽(150sw)과 접촉할 수 있다.
제1 하부 에피 식각 정지막(194)은 제1 에피택셜 패턴의 하부 측벽(150sw1)과 접촉할 수 있다. 제1 하부 에피 식각 정지막(194)은 제1 에피택셜 패턴의 상부 측벽(150sw2)의 적어도 일부와 접촉할 수 있다.
도 17 및 도 18은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 2개의 제1 핀형 패턴(110)이 제1 활성 영역(RX1)에 배치되고, 2개의 제2 핀형 패턴(210)이 제2 활성 영역에 배치될 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 정의하는 딥 트렌치(DT)의 폭이 도 2의 딥 트렌치(DT)의 폭보다 커졌다. 이로 인해, 제2 방향(도 1의 D2)으로 이격된 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이의 거리가 커졌다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 오목한 형상을 가질 수 있다. 기판(100)의 상면을 기준으로, 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높을 수 있다. 제1 상부 필드 절연막의 상면(106us)은 제1 에피택셜 패턴의 패싯 교차점(150FC) 및 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 낮다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 1개의 제1 핀형 패턴(110)이 제1 활성 영역(RX1)에 배치되고, 1개의 제2 핀형 패턴(210)이 제2 활성 영역에 배치될 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 W자 형상을 가질 수 있다. 예를 들어, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 오목한 형상을 갖는 제1 부분(106us_1) 및 제2 부분(106us_2)과, 볼록한 형상을 갖는 제3 부분(106us_3)을 포함할 수 있다. 제1 필드 절연막의 상면의 제3 부분(106us_3)은 제1 상부 필드 절연막의 상면의 제1 부분(105us_1)과, 제1 상부 필드 절연막의 상면의 제2 부분(106us_2) 사이에 배치될 수 있다.
기판(100)의 상면을 기준으로, 제1 상부 필드 절연막의 상면의 제1 부분(106us_1)와, 제1 상부 필드 절연막의 상면의 제2 부분(106us_2)은 각각 제1 에피택셜 패턴의 바닥면(150bs) 및 제2 에피택셜 패턴의 바닥면(250bs)보다 높을 수 있다. 제1 상부 필드 절연막의 상면의 제1 부분(106us_1)과, 제1 상부 필드 절연막의 상면의 제2 부분(106us_2)은 각각 제1 에피택셜 패턴의 패싯 교차점(150FC) 및 제2 에피택셜 패턴의 패싯 교차점(250FC)보다 낮다.
도시된 것과 달리, 도 17에서 설명한 반도체 장치에서, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 도 18과 유사한 W자 형상을 가질 수 있다. 또한, 도 18에서 설명한 반도체 장치에서, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 배치된 제1 상부 필드 절연막의 상면(106us)은 도 17과 유사한 오목한 형상을 가질 수 있다.
도 19 내지 도 21은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 핀형 패턴(210)과 중첩되는 부분에서 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H12 + H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H11 + H21)와 동일할 수 있다.
제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 바닥면(150bs)까지의 높이(H11)는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 바닥면(250bs)까지의 높이(H12)보다 크다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 바닥면(150bs)까지의 높이(H11)는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 바닥면(250bs)까지의 높이(H12)와 동일할 수 있다.
제2 핀형 패턴(210)과 중첩되는 부분에서 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H12 + H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H11 + H21)보다 클 수 있다.
제2 핀형 패턴(210)과 중첩되는 부분에서 제2 에피택셜 패턴의 바닥면(250bs)으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 에피택셜 패턴의 바닥면(150bs)으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H21)보다 크다.
도 21을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 동일한 도전형의 트랜지스터가 형성되는 영역일 수 있다. 일 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 다른 예로, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 NMOS 형성 영역일 수 있다.
제1 하부 필드 절연막(105) 및 제1 상부 필드 절연막(106) 사이의 경계는 오목한 형상일 수 있다. 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 패싯 교차점(150FC)까지의 높이는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 패싯 교차점(250FC)까지의 높이와 동일할 수 있다.
제1 핀 트렌치(FT1)의 바닥면으로부터 제1 에피택셜 패턴의 바닥면(150bs)까지의 높이(H11)는 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 에피택셜 패턴의 바닥면(250bs)까지의 높이(H12)와 동일할 수 있다.
제2 핀형 패턴(210)과 중첩되는 부분에서 제2 핀 트렌치(FT2)의 바닥면으로부터 제2 서브 컨택 부분(185b)의 바닥면까지의 높이(H12 + H22)는, 제1 핀형 패턴(110)과 중첩되는 부분에서 제1 핀 트렌치(FT1)의 바닥면으로부터 제1 서브 컨택 부분(185a)의 바닥면까지의 높이(H11 + H21)와 동일할 수 있다.
도 22 내지 도 27은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 22를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 제1 하부 필드 절연막(105)은 트렌치 영역(105GP)을 포함할 수 있다.
제1 핀형 패턴(110)에서 멀어짐에 따라, 제1 하부 필드 절연막의 상면(105us)의 기울기는 증가하다가 감소하고, 다시 증가하다가 감소할 수 있다. 제1 하부 필드 절연막의 상면(105us)의 높이가 가장 낮은 부분을 통과한 후, 제1 핀형 패턴(110)에서 멀어짐에 따라, 제1 하부 필드 절연막의 상면(105us)의 기울기는 증가하다가 감소하고, 다시 증가하다가 감소할 수 있다. 여기에서, "기울기"는 부호와 무관한 절대값일 수 있다.
도 23을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 패턴(150)과 연결된 제1 서브 소오스/드레인 컨택(186a)과, 제2 에피택셜 패턴(250)과 연결된 제2 서브 소오스/드레인 컨택(186b)를 더 포함할 수 있다.
제1 층간 절연막(191) 내에서, 제1 서브 소오스/드레인 컨택(186a)은 제2 서브 소오스/드레인 컨택(186b)과 연결되지 않는다. 즉, 도 2에서 도시된 제1 컨택 연결 부분(185c)에 의해, 제1 서브 소오스/드레인 컨택(186a) 및 제2 서브 소오스/드레인 컨택(186b)은 연결되지 않는다.
도 24 및 도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 소오스/드레인 컨택(185)은 라인 부분(185LP)과, 돌출 부분(185PP)을 포함할 수 있다.
제1 연결 소오스/드레인 컨택의 라인 부분(185LP)은 제2 방향(D2)으로 길게 연장된 바 형태일 수 있다. 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)은 제1 에피택셜 패턴(150)과 제2 에피택셜 패턴(250)을 연결하는 부분이다. 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)의 상면은 제1 층간 절연막(191)의 상면보다 낮다. 즉, 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)의 상면은 게이트 캡핑 패턴(도 6의 145)의 상면보다 낮다.
제1 연결 소오스/드레인 컨택의 돌출 부분(185PP)은 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)으로부터 돌출될 수 있다. 제1 연결 소오스/드레인 컨택의 돌출 부분(185PP)은 제1 배선 구조체(205)와 연결되는 부분일 수 있다. 제1 연결 소오스/드레인 컨택의 돌출 부분(185PP)의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 제1 연결 소오스/드레인 컨택의 돌출 부분(185PP)의 상면은 게이트 캡핑 패턴(도 6의 145)의 상면과 동일 평면에 놓일 수 있다. 제1 연결 소오스/드레인 컨택(185)은 제1 배선 라인(206)과 연결되는 제1 돌출 부분(185PP) 및 제2 돌출 부분(185PP)을 포함할 수 있다.
도 24에서, 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)은 제1 연결 소오스/드레인 컨택의 제1 돌출 부분(185PP) 및 제1 연결 소오스/드레인 컨택의 제2 돌출 부분(185PP)과 통합 구조를 가질 수 있다. 제조 공정 상, 제1 연결 소오스/드레인 컨택(185)의 전구조물(pre-structure)를 형성한 후, 전구조물의 일부를 제거할 수 있다. 제1 연결 소오스/드레인 컨택(185)의 전구조물의 상면은 제1 층간 절연막(191)의 상면과 동일 평면에 놓일 수 있다. 이를 통해, 제1 연결 소오스/드레인 컨택의 돌출 부분(185PP) 및 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)이 형성될 수 있다.
도 25에서, 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)은 제1 연결 소오스/드레인 컨택의 제1 돌출 부분(185PP) 및 제1 연결 소오스/드레인 컨택의 제2 돌출 부분(185PP)과 서로 다른 구조를 가질 수 있다. 제조 공정 상, 제1 연결 소오스/드레인 컨택(185)의 전구조물(pre-structure)를 형성한 후, 전구조물을 전체적으로 식각하여, 전구조물의 상면을 낮출 수 있다. 이를 통해, 제1 연결 소오스/드레인 컨택의 라인 부분(185LP)이 형성될 수 있다. 이어서, 제1 연결 소오스/드레인 컨택의 라인 부분(185LP) 상에, 제1 연결 소오스/드레인 컨택의 제1 돌출 부분(185PP) 및 제1 연결 소오스/드레인 컨택의 제2 돌출 부분(185PP)이 형성될 수 있다. 도시된 것과 달리, 제1 연결 소오스/드레인 컨택의 제1 돌출 부분(185PP)은 제1 비아(207) 없이 제1 배선 라인(206)과 바로 연결될 수 있다.
도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 더미 핀 패턴(DFP)에 의해 정의될 수 있다.
다르게 설명하면, 더미 핀 패턴(DFP) 사이에, 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)이 정의될 수 있다. 더미 핀 패턴(DFP)은 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 동일한 물질을 포함할 수 있다.
일 예로, 더미 핀 패턴(DFP)의 상면은 제1 하부 필드 절연막(105)에 의해 전체적으로 덮일 수 있다. 더미 핀 패턴(DFP)의 상면은 제1 하부 필드 절연막의 상면(105us)보다 낮다. 다른 예로, 더미 핀 패턴(DFP)의 상면의 적어도 일부는 제1 하부 필드 절연막(105)에 의해 덮이지 않을 수 있다. 제1 하부 필드 절연막의 상면(105us)을 따라 제1 하부 에피 식각 정지막(194)이 형성되므로, 제1 하부 에피 식각 정지막(194)은 더미 핀 패턴(DFP)의 상면을 전체적으로 덮는다.
도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 소오스/드레인 컨택(185)은 1개의 제1 배선 라인(206)과 연결될 수 있다.
예를 들어, 제1 배선 구조체(205)의 제1 비아(207)는 제1 컨택 연결 부분(185c)과 연결될 수 있다.
도 28 내지 도 31b는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 29은 도 28의 A - A를 따라 절단한 단면도이다. 도 30은 도 28의 B - B를 따라 절단한 단면도이다. 도 31a 및 도 31b는 도 28의 C - C를 따라 절단한 단면도들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 28 내지 도 31b를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과 제3 방향(D3)으로 이격된 시트 패턴(NS)을 더 포함할 수 있다.
제1 활성 영역(RX1) 및 제2 활성 영역(RX2)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 구분될 수 있다. 핀 트렌치(FT)는 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)을 구분할 수 있다.
일 예로, 제1 활성 영역(RX1)은 NMOS 형성 영역이고, 제2 활성 영역(RX2)은 PMOS 형성 영역일 수 있다. 다른 예로, 제2 활성 영역(RX2)은 NMOS 형성 영역이고, 제1 활성 영역(RX1)은 PMOS 형성 영역일 수 있다.
시트 패턴(NS)은 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 이격되어 배치될 수 있다. 시트 패턴(NS)은 복수의 시트 패턴을 포함할 수 있다. 시트 패턴(NS)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 절연막(130)은 제1 핀형 패턴(110)의 상면과, 제1 하부 필드 절연막의 상면(105us)을 따라 연장될 수 있다. 게이트 절연막(130)은 시트 패턴(NS)의 둘레를 감쌀 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 상에 배치된다. 제1 게이트 전극(120)은 제1 핀형 패턴(110)과 교차한다. 제1 게이트 전극(120)은 시트 패턴(NS)을 둘러쌀 수 있다. 제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 시트 패턴(NS) 사이와, 인접하는 시트 패턴(NS) 사이에 배치될 수 있다.
도 31a에서, 게이트 스페이서(140)는 외측 스페이서(141)과, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 제1 핀형 패턴(110) 및 시트 패턴(NS) 사이와, 인접하는 시트 패턴(NS) 사이에 배치될 수 있다.
도 31b에서, 게이트 스페이서(140)는 외측 스페이서(141)만 포함할 수 있다. 제1 핀형 패턴(110) 및 시트 패턴(NS) 사이와, 인접하는 시트 패턴(NS) 사이에, 내측 스페이서는 배치되지 않는다.
제1 에피택셜 패턴(150)은 제1 방향(D1)으로 인접하는 시트 패턴(NS)을 연결할 수 있다.
도시되지 않았지만, 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 제3 방향(D3)으로 이격된 시트 패턴이 더 배치될 수 있다. 또한, 제2 핀형 패턴(210) 상의 시트 패턴에 관한 설명도 제1 핀형 패턴(110) 상의 시트 패턴(NS)에 관한 설명과 실질적으로 동일할 수 있다.
도 32 내지 도 34는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 32는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 33 및 도 34는 도 32의 A - A 및 E - E를 따라 절단한 단면도이다. 도 32의 제1 영역(I)에 도시된 레이아웃도는 도 1의 레이아웃도와 실질적으로 동일할 수 있다. 따라서, 도 32의 제1 영역(I)에 대한 설명은 도 1 내지 도 6을 이용하여 설명하지 않은 내용을 중심으로 설명한다.
도 32 내지 도 34를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제3 핀형 패턴(310)과, 제4 핀형 패턴(410)과, 제1 하부 필드 절연막(105)과, 제1 상부 필드 절연막(106)과, 제2 하부 필드 절연막(107)과, 제2 상부 필드 절연막(108)과, 제1 게이트 전극(120)과, 제2 게이트 전극(320)과, 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)과, 제3 에피택셜 패턴(350)과, 제4 에피택셜 패턴(450)과, 제1 하부 에피 식각 정지막(194)과, 제1 상부 에피 식각 정지막(195)과, 제2 하부 에피 식각 정지막(394)과, 제2 상부 에피 식각 정지막(395)과, 제1 연결 소오스/드레인 컨택(185)과, 제2 연결 소오스/드레인 컨택(385)을 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 일 예로, 제1 영역(I) 및 제2 영역(II)은 서로 간에 이격된 영역일 수 있다. 다른 예로, 제1 영역(I) 및 제2 영역(II)은 인접하는 영역일 수 있다.
기판(100)의 제1 영역(I)에, 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 하부 필드 절연막(105)과, 제1 상부 필드 절연막(106)과, 제1 게이트 전극(120)과, 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)과, 제1 하부 에피 식각 정지막(194)과, 제1 상부 에피 식각 정지막(195)과, 제1 연결 소오스/드레인 컨택(185)이 배치될 수 있다.
기판(100)의 제1 영역(I)에서, 제2 방향(D2)으로 분리된 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제1 이격 거리(SP1)만큼 이격될 수 있다. 제1 이격 거리(SP1)는 가장 인접한 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이의 거리로 정의될 수 있다.
또한, 제1 에피택셜 패턴의 패싯 교차점(150FC)으로부터 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이의 제1 상부 필드 절연막의 상면(106us)까지의 깊이는 제1 깊이(D11)일 수 있다.
기판(100)의 제2 영역(II)에, 제3 핀형 패턴(310)과, 제4 핀형 패턴(410)과, 제2 하부 필드 절연막(107)과, 제2 상부 필드 절연막(108)과, 제2 게이트 전극(320)과, 제3 에피택셜 패턴(350)과, 제4 에피택셜 패턴(450)과, 제2 하부 에피 식각 정지막(394)과, 제2 상부 에피 식각 정지막(395)과, 제2 연결 소오스/드레인 컨택(385)이 배치될 수 있다.
제3 핀형 패턴(310)은 기판(100)의 제3 활성 영역(RX3) 내에 형성될 수 있다. 제4 핀형 패턴(410)은 기판(100)의 제4 활성 영역(RX4) 내에 형성될 수 있다. 제3 핀 트렌치(FT3)에 의해 정의된 제3 핀형 패턴(310)과, 제4 핀 트렌치(FT4)에 의해 정의된 제4 핀형 패턴(410)은 각각 제4 방향(D4)을 따라 길게 연장될 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 제5 방향(D5)으로 이격될 수 있다. 제4 방향(D4)은 제5 방향(D5) 및 제3 방향(D3)과 교차될 수 있다.
제3 활성 영역(RX3) 및 제4 활성 영역(RX4)에 관한 설명은 제1 활성 영역(RX1) 및 제2 활성 영역(RX2)에 관한 설명과 실질적으로 동일하고, 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)에 관한 설명은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 실질적으로 동일할 수 있다. 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)은 각각 2개인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
제2 하부 필드 절연막(107)은 기판(100) 상에 형성될 수 있다. 제2 하부 필드 절연막(107)은 딥 트렌치(DT)를 채울 수 있다. 제2 하부 필드 절연막(106)은 제3 핀 트렌치(FT3)의 일부와, 제4 핀 트렌치(FT4)의 일부를 채울 수 있다. 제2 하부 필드 절연막(107)은 제3 방향(D3)으로 돌출된 제2 돌출부(107PP)를 포함할 수 있다.
제2 하부 필드 절연막의 제2 돌출부(107PP)는 딥 트렌치(DT)의 바닥면과 제3 방향(D3)으로 중첩되는 위치에 배치될 수 있다. 제2 하부 필드 절연막의 상면(107us)은 오목한(concave) 형상을 갖는 부분과, 볼록한(convex) 형상을 갖는 부분을 포함할 수 있다.
제2 하부 에피 식각 정지막(394)은 제2 하부 필드 절연막(107) 상에 배치될 수 있다. 제2 하부 에피 식각 정지막(394)은 제2 하부 필드 절연막의 상면(107us)을 따라 연장될 수 있다.
제2 상부 필드 절연막(108)은 제2 하부 에피 식각 정지막(394) 상에 배치될 수 있다. 제2 상부 필드 절연막(108)은 제2 게이트 전극(320) 사이의 기판(100) 상에 형성될 수 있다. 하지만, 제2 상부 필드 절연막(108)은 제2 게이트 전극(320)과 제3 방향(D3)으로 중첩되는 기판(100) 상에 형성되지 않는다.
제2 하부 필드 절연막(107), 제2 하부 에피 식각 정지막(394) 및 제2 상부 필드 절연막(108)에 관한 설명은 제1 하부 필드 절연막(105), 제1 하부 에피 식각 정지막(194) 및 제1 상부 필드 절연막(106)에 관한 설명과 실질적으로 동일할 수 있다.
제2 게이트 전극(320)은 제2 하부 필드 절연막(107) 상에 배치될 수 있다. 제2 게이트 전극(320)은 제3 핀형 패턴(310) 및 제4 핀형 패턴(410)과 교차할 수 있다.
제3 에피택셜 패턴(350)은 제3 핀형 패턴(310) 상에 배치될 수 있다. 제3 에피택셜 패턴(350)은 제4 방향(D4)으로 인접하는 제2 게이트 전극(320) 사이에 배치될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310)과 연결될 수 있다. 제3 에피택셜 패턴(350)은 제3 활성 영역(RX3)에 배치될 수 있다.
제4 에피택셜 패턴(450)은 제4 핀형 패턴(410) 상에 배치될 수 있다. 제4 에피택셜 패턴(450)은 제4 핀형 패턴(410)과 연결될 수 있다. 제4 에피택셜 패턴(450)은 제4 활성 영역(RX4)에 배치될 수 있다. 제4 에피택셜 패턴(450)은 제3 에피택셜 패턴(350)과 제5 방향(D5)으로 분리된다. 즉, 제4 에피택셜 패턴(450)은 제3 에피택셜 패턴(350)과 직접 연결되지 않는다.
제3 에피택셜 패턴(350)은 바닥면(350bs)과, 측벽(350sw)과, 연결면(350cs)을 포함할 수 있다. 제3 에피택셜 패턴의 측벽(350sw)은 하부 측벽(350sw1)과, 상부 측벽(350sw2)과, 패싯 교차점(350FC)을 포함할 수 있다.
제4 에피택셜 패턴(450)은 바닥면(450bs)과, 측벽(450sw)과, 연결면(450cs)을 포함할 수 있다. 제4 에피택셜 패턴의 측벽(450sw)은 하부 측벽(450sw1)과, 상부 측벽(450sw2)과, 패싯 교차점(450FC)을 포함할 수 있다.
제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450)에 대한 설명은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)에 관한 설명과 실질적으로 동일할 수 있으므로, 이하 생략한다.
기판(100)의 상면을 기준으로, 제2 상부 필드 절연막의 상면(108us)은 제3 에피택셜 패턴의 바닥면(350bs) 및 제4 에피택셜 패턴의 바닥면(450sw)보다 높을 수 있다. 제2 상부 필드 절연막의 상면(108us)은 제3 에피택셜 패턴의 패싯 교차점(350FC) 및 제4 에피택셜 패턴의 패싯 교차점(450FC)보다 낮거나 같을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제3 핀 트렌치(FT3)의 바닥면으로부터 제3 에피택셜 패턴의 바닥면(350bs)까지의 높이는 제4 핀 트렌치(FT4)의 바닥면으로부터 제4 에피택셜 패턴의 바닥면(450bs)까지의 높이보다 클 수 있다. 제3 핀 트렌치(FT3)의 바닥면으로부터 제3 에피택셜 패턴의 패싯 교차점(350FC)까지의 높이는 제4 핀 트렌치(FT4)의 바닥면으로부터 제4 에피택셜 패턴의 패싯 교차점(450FC)까지의 높이와 다를 수 있다.
기판(100)의 제2 영역(II)에서, 제5 방향(D5)으로 분리된 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450)은 제2 이격 거리(SP2)만큼 이격될 수 있다. 제2 이격 거리(SP2)는 가장 인접한 제3 핀형 패턴(310) 및 제4 핀형 패턴(410) 사이의 거리로 정의될 수 있다.
또한, 제3 에피택셜 패턴의 패싯 교차점(350FC)으로부터 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 사이의 제2 상부 필드 절연막의 상면(108us)까지의 깊이는 제2 깊이(D12)일 수 있다. 만약, 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 사이의 제2 상부 필드 절연막의 상면(108us)이 도 18과 같은 W자 형상을 가질 경우, 제2 깊이(D12)는 제3 에피택셜 패턴의 패싯 교차점(350FC)으로부터 제2 상부 필드 절연막의 상면(108us)의 최하부까지의 깊이일 수 있다.
제2 하부 에피 식각 정지막(394)은 제2 하부 필드 절연막의 상면(107us)과, 제3 에피택셜 패턴의 측벽(350sw)의 일부와, 제4 에피택셜 패턴의 측벽(450sw)의 일부를 따라 연장될 수 있다. 제2 상부 필드 절연막(108)은 제3 에피택셜 패턴의 측벽(350sw)의 일부와, 제4 에피택셜 패턴의 측벽(450sw)의 일부를 덮을 수 있다. 기판(100)의 상면을 기준으로, 제2 상부 필드 절연막의 상면(108us)은 제3 에피택셜 패턴의 바닥면(350bs) 및 제4 에피택셜 패턴의 바닥면(450bs)보다 높을 수 있다. 제2 상부 에피 식각 정지막(395)은 제2 상부 필드 절연막의 상면(108us)과, 제3 에피택셜 패턴의 측벽(350sw)과, 제4 에피택셜 패턴의 측벽(450sw)을 따라 연장될 수 있다. 제2 상부 에피 식각 정지막(395)은 제2 상부 필드 절연막(108)과 접촉할 수 있다. 제2 하부 에피 식각 정지막(394)은 제1 하부 에피 식각 정지막(194)과 동일한 물질을 포함한다. 제2 상부 에피 식각 정지막(395)은 제1 상부 에피 식각 정지막(195)과 동일한 물질을 포함한다. 제2 하부 에피 식각 정지막(394) 및 제2 상부 에피 식각 정지막(395)에 관한 설명은 제1 하부 에피 식각 정지막(194) 및 제1 상부 에피 식각 정지막(195)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제2 연결 소오스/드레인 컨택(385)은 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 상에 배치될 수 있다. 제2 소오스/드레인 컨택(386)은 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450) 중 하나 상에 배치될 수 있다. 제3 실리사이드막(355)은 제2 연결 소오스/드레인 컨택(385)과 제3 에피택셜 패턴(350) 사이에 형성될 수 있다. 제4 실리사이드막(455)은 제2 연결 소오스/드레인 컨택(385)과 제4 에피택셜 패턴(450) 사이에 형성될 수 있다.
제2 연결 소오스/드레인 컨택(385)은 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450)에 걸쳐 형성될 수 있다. 예를 들어, 제2 연결 소오스/드레인 컨택(385)은 제3 서브 컨택 부분(385a)과, 제4 서브 컨택 부분(385b)과, 제2 컨택 연결 부분(385c)을 포함할 수 있다. 제2 연결 소오스/드레인 컨택(385)에 관한 설명은 제1 연결 소오스/드레인 컨택(185)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
제1 활성 영역(RX1) 및 제3 활성 영역(RX3)은 동일한 도전형의 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(RX2) 및 제4 활성 영역(RX4)은 동일한 도전형의 트랜지스터가 형성되는 영역일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RX1) 및 제3 활성 영역(RX3)은 NMOS 형성 영역이고, 제2 활성 영역(RX2) 및 제4 활성 영역(RX4)은 PMOS 형성 영역일 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 방향(D2)으로 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)이 분리된 이격 거리(SP1)는 제5 방향(D5)으로 제3 에피택셜 패턴(350) 및 제4 에피택셜 패턴(450)이 분리된 이격 거리(SP2)보다 작을 수 있다. 이 때, 제1 에피택셜 패턴의 패싯 교차점(150FC)으로부터 제1 상부 필드 절연막의 상면(106us)까지의 제1 깊이(D11)는 제3 에피택셜 패턴의 패싯 교차점(350FC)으로부터 제2 상부 필드 절연막의 상면(108us)까지의 제2 깊이(D12)보다 작을 수 있다.
도 35 내지 도 43은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 35를 참고하면, 기판(100) 상에, 제1 하부 필드 절연막의 상면(105us)보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 형성될 수 있다. 제1 핀형 패턴(110)은 제1 활성 영역(RX1)에 배치되고, 제2 핀형 패턴(210)은 제2 활성 영역(RX2)에 배치될 수 있다.
제1 하부 필드 절연막(105) 상에, 제1 핀형 패턴(110)을 덮는 제1 마스크 패턴(MASK1)이 형성될 수 있다.
도 36을 참고하면, 제1 마스크 패턴(MASK1)을 마스크로 이용하여, 제1 하부 필드 절연막의 상면(105us)보다 위로 돌출된 제2 핀형 패턴(210)의 적어도 일부를 제거할 수 있다. 제2 핀형 패턴(210)의 적어도 일부를 제거하는 동안, 노출된 제1 하부 필드 절연막(105)의 일부도 식각될 수 있다.
이어서, 제2 핀형 패턴(210) 상에, 제2 핀형 패턴(210)과 연결된 제2 에피택셜 패턴(250)이 형성된다. 제2 에피택셜 패턴(250)이 형성된 후, 제1 마스크 패턴(MASK1)이 제거될 수 있다. 도시되지 않았지만, 제2 에피택셜 패턴(250) 상에, 제2 에피 삽입 라이너(도 14의 256)이 더 형성될 수 있다.
도 37을 참고하면, 제1 하부 필드 절연막(105) 상에, 제2 에피택셜 패턴(250)을 덮는 제2 마스크 패턴(MASK2)이 형성될 수 있다.
도 38 및 도 39를 참고하면, 제2 마스크 패턴(MASK2)을 마스크로 이용하여, 제1 하부 필드 절연막의 상면(105us)보다 위로 돌출된 제1 핀형 패턴(110)의 적어도 일부를 제거할 수 있다. 제1 핀형 패턴(110)의 적어도 일부를 제거하는 동안, 노출된 제1 하부 필드 절연막(105)의 일부도 식각될 수 있다.
이어서, 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 연결된 제1 에피택셜 패턴(150)이 형성된다. 제1 에피택셜 패턴(150)이 형성된 후, 제2 마스크 패턴(MASK2)이 제거될 수 있다. 도시되지 않았지만, 제1 에피택셜 패턴(150) 상에, 제1 에피 삽입 라이너(도 14의 156)이 더 형성될 수 있다. 또한, 제1 에피 삽입 라이너(156)는 제2 에피 삽입 라이너(도 14의 256) 상에도 형성될 수 있다. 이와 같은 경우, 도 14의 제2 에피 삽입 라이너(256)는 제1 에피 삽입 라이너(156)와 도 36에서 설명된 제2 에피 삽입 라이너를 포함할 수 있다.
제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)을 형성하는 동안, 제1 돌출부(105PP)를 포함하는 제1 하부 필드 절연막(105)이 형성될 수 있다.
도 40을 참고하면, 제1 하부 필드 절연막의 상면(105us)과, 제1 에피택셜 패턴(150)의 프로파일과, 제2 에피택셜 패턴(250)의 프로파일을 따라 제1 하부 에피 식각 정지막(194)이 형성될 수 있다.
도 41을 참고하면, 제1 하부 에피 식각 정지막(194) 상에, 프리(pre) 상부 필드 절연막(106p)이 형성된다.
프리 상부 필드 절연막(106p)은 제1 하부 필드 절연막(105) 상에는 두껍게 형성될 수 있다. 하지만, 프리 상부 필드 절연막(106p)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 상에는 얇게 형성될 수 있다.
프리 상부 필드 절연막(106p)은 불소(F) 및 질소(N)를 포함하는 억제제(inhibitor)를 사용하여 형성될 수 있다. 억제제에 포함된 불소는 제1 하부 에피 식각 정지막(194)에 흡착되어 있을 수 있다. 또한, 억제제에 포함된 불소는 프리 상부 필드 절연막(106p) 내로 확산될 수 있지만, 이에 제한되는 것은 아니다.
도 42를 참고하면, 프리 상부 필드 절연막(106p)의 일부를 제거하여, 제1 하부 에피 식각 정지막(194) 상에 제1 상부 필드 절연막(106)이 형성될 수 있다.
제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 측벽(도 2의 150sw)의 일부 및 제2 에피택셜 패턴의 측벽(도 2의 250sw)의 일부를 덮을 수 있다. 제1 상부 필드 절연막(106)의 상면은 제1 에피택셜 패턴의 패싯 교차점(도 2의 150FC) 및 제2 에피택셜 패턴의 패싯 교차점(도 2의 250FC)보다 낮을 수 있다. 제1 상부 필드 절연막(106)은 제1 에피택셜 패턴의 상부 측벽(도 2의 150sw2) 및 제2 에피택셜 패턴의 상부 측벽(도 2의 250sw2)을 덮지 않을 수 있다. 제1 상부 필드 절연막(106)은 제1 하부 에피 식각 정지막(194)의 일부를 덮는다.
도 43을 참고하면, 제1 상부 필드 절연막(106)과, 제1 하부 에피 식각 정지막(194) 상에 제1 상부 에피 식각 정지막(195)이 형성된다.
제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막의 상면(106us)을 따라 연장된다. 또한, 제1 상부 에피 식각 정지막(195)은 제1 상부 필드 절연막(106)에 의해 덮이지 않은 제1 하부 에피 식각 정지막(194) 상에 형성된다. 제1 상부 에피 식각 정지막(195)은 상부 필드 절연막(106)에 의해 덮이지 않은 제1 하부 에피 식각 정지막(194)의 나머지의 프로파일을 따라 형성될 수 있다.
이어서, 제1 층간 절연막(도 2의 191)을 형성한 후, 제1 연결 소오스/드레인 컨택(도 2의 185)가 형성될 수 있다. 제1 연결 소오스/드레인 컨택(185)는 제1 상부 에피 식각 정지막(195) 및 제1 하부 에피 식각 정지막(194)을 관통하여 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105, 106, 107, 108: 필드 절연막
110, 210, 310, 410: 핀형 패턴 150, 250, 350, 450: 에피택셜 패턴
185, 385: 연결 소오스/드레인 컨택 194, 394: 하부 에피 식각 정지막
195, 395: 상부 에피 식각 정지막

Claims (20)

  1. 기판 상에, 제1 방향으로 연장된 제1 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 연결된 제1 에피택셜 패턴;
    상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 연결되고, 상기 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴의 측벽과, 상기 제2 핀형 패턴의 측벽을 덮고, 제3 방향으로 돌출된 돌출부를 포함하는 하부 필드 절연막;
    상기 하부 필드 절연막의 상면과, 상기 제1 에피택셜 패턴의 측벽과, 상기 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막;
    상기 하부 에피 식각 정지막 상에, 상기 제1 에피택셜 패턴의 측벽의 일부와, 상기 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막;
    상기 상부 필드 절연막 상에, 상기 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막; 및
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 상에, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 포함하고,
    상기 하부 필드 절연막의 돌출부는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에 배치되고,
    상기 하부 필드 절연막의 돌출부의 상면은 상기 제1 핀형 패턴의 측벽에서 멀어짐에 따라 높아지다가 낮아지는 반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 필드 절연막의 상면은 상기 제1 에피택셜 패턴의 바닥면 및 상기 제2 에피택셜 패턴의 바닥면보다 높은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴은 각각 상기 기판에서 멀어짐에 따라 상기 제2 방향으로의 폭이 증가하다가 감소하는 패싯(facet) 교차점을 포함하고,
    상기 상부 필드 절연막의 상면은 상기 제1 에피택셜 패턴의 패싯 교차점 및 상기 제2 에피택셜 패턴의 패싯 교차점보다 낮거나 같은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 에피택셜 패턴 및 상기 하부 에피 식각 정지막 사이에 상기 제1 에피택셜 패턴의 측벽을 따라 연장된 제1 에피 삽입 라이너를 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 에피택셜 패턴 및 상기 하부 에피 식각 정지막 사이에 상기 제2 에피택셜 패턴의 측벽을 따라 연장된 제2 에피 삽입 라이너를 더 포함하고,
    상기 제1 에피 삽입 라이너의 두께는 상기 제2 에피 삽입 라이너의 두께와 다른 반도체 장치.
  6. 제1 항에 있어서,
    상기 하부 필드 절연막의 돌출부는 폭 중심선을 포함하고,
    상기 제1 핀형 패턴의 측벽과 상기 폭 중심선 사이의 거리는 상기 제2 핀형 패턴의 측벽과 상기 폭 중심선 사이의 거리와 동일한 반도체 장치.
  7. 제1 항에 있어서,
    상기 하부 필드 절연막의 돌출부는 폭 중심선을 포함하고,
    상기 제1 핀형 패턴의 측벽과 상기 폭 중심선 사이의 거리는 상기 제2 핀형 패턴의 측벽과 상기 폭 중심선 사이의 거리보다 큰 반도체 장치.
  8. 제1 항에 있어서,
    상기 하부 에피 식각 정지막에 포함된 불소의 농도는 상기 상부 필드 절연막에 포함된 불소의 농도보다 큰 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 사이에서, 상기 소오스/드레인 컨택은 상기 상부 에피 식각 정지막과 접촉하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 핀형 패턴은 pMOS 영역에 배치되고, 상기 제2 핀형 패턴은 nMOS 영역에 배치된 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하는 게이트 전극과,
    상기 제1 핀형 패턴과 이격되고, 상기 게이트 전극에 의해 둘러싸인 시트 패턴을 더 포함하는 반도체 장치.
  12. 기판 상에, 제1 방향으로 연장된 제1 핀형 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 연결된 제1 에피택셜 패턴;
    상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 연결되고, 상기 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴의 측벽과, 상기 제2 핀형 패턴의 측벽을 덮는 하부 필드 절연막;
    상기 하부 필드 절연막의 상면과, 상기 제1 에피택셜 패턴의 측벽과, 상기 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막;
    상기 제1 에피택셜 패턴 및 상기 하부 에피 식각 정지막 사이에 상기 제1 에피택셜 패턴의 측벽을 따라 연장된 제1 에피 삽입 라이너;
    상기 제2 에피택셜 패턴 및 상기 하부 에피 식각 정지막 사이에 상기 제2 에피택셜 패턴의 측벽을 따라 연장된 제2 에피 삽입 라이너로, 상기 제2 에피 삽입 라이너의 두께는 상기 제1 에피 삽입 라이너의 두께와 다른 제2 에피 삽입 라이너;
    상기 하부 에피 식각 정지막 상에, 상기 제1 에피택셜 패턴의 측벽의 일부와, 상기 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막;
    상기 상부 필드 절연막 상에, 상기 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막;
    상기 제1 에피택셜 패턴 상에, 상기 제1 에피택셜 패턴과 연결된 제1 소오스/드레인 컨택; 및
    상기 제2 에피택셜 패턴 상에, 상기 제2 에피택셜 패턴과 연결된 제2 소오스/드레인 컨택을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 하부 필드 절연막은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 돌출부를 포함하고,
    상기 하부 필드 절연막의 돌출부의 상면은 상기 제1 핀형 패턴의 측벽에서 멀어짐에 따라 높아지다가 낮아지는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에서, 상기 상부 필드 절연막의 상면은 오목한(concave) 형상을 갖는 반도체 장치.
  15. 제12 항에 있어서,
    상기 제1 소오스/드레인 컨택 및 상기 제2 소오스/드레인 컨택은 직접 연결된 반도체 장치.
  16. 기판의 pMOS 영역에 배치되고, 제1 방향으로 연장되고, 제1 핀 트렌치에 의해 정의된 제1 핀형 패턴;
    상기 기판의 nMOS 영역에 배치되고, 상기 제1 핀형 패턴과 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 제2 핀 트렌치에 의해 정의된 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 연결된 제1 에피택셜 패턴;
    상기 제2 핀형 패턴 상에, 상기 제2 핀형 패턴과 연결되고, 상기 제1 에피택셜 패턴과 분리된 제2 에피택셜 패턴;
    상기 기판 상에, 상기 제1 핀형 패턴의 측벽과, 상기 제2 핀형 패턴의 측벽을 덮고, 제3 방향으로 돌출된 돌출부를 포함하는 하부 필드 절연막으로, 상기 하부 필드 절연막의 돌출부는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에 배치된 하부 필드 절연막;
    상기 하부 필드 절연막의 상면과, 상기 제1 에피택셜 패턴의 측벽과, 상기 제2 에피택셜 패턴의 측벽을 따라 연장되는 하부 에피 식각 정지막;
    상기 하부 에피 식각 정지막 상에, 상기 제1 에피택셜 패턴의 측벽의 일부와, 상기 제2 에피택셜 패턴의 측벽의 일부를 덮는 상부 필드 절연막;
    상기 상부 필드 절연막 상에, 상기 상부 필드 절연막의 상면을 따라 연장된 상부 에피 식각 정지막; 및
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴 상에, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 포함하고,
    상기 소오스/드레인 컨택은 상기 제1 에피택셜 패턴과 수직으로 중첩되는 제1 부분과, 상기 제2 에피택셜 패턴과 수직으로 중첩되는 제2 부분을 포함하고,
    상기 제1 핀형 패턴과 중첩되는 부분에서 상기 제1 핀 트렌치의 바닥면으로부터 상기 소오스/드레인 컨택의 제1 부분의 바닥면까지의 높이는, 상기 제2 핀형 패턴과 중첩되는 부분에서 상기 제2 핀 트렌치의 바닥면으로부터 상기 소오스/드레인 컨택의 제2 부분의 바닥면까지의 높이보다 큰 반도체 장치.
  17. 제16 항에 있어서,
    상기 하부 필드 절연막의 돌출부의 상면은 상기 제1 핀형 패턴의 측벽에서 멀어짐에 따라 높아지다가 낮아지는 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 에피택셜 패턴은 상기 기판에서 멀어짐에 따라 상기 제2 방향으로의 폭이 증가하다가 감소하는 패싯 교차점을 포함하고,
    상기 상부 필드 절연막의 상면은 상기 제1 에피택셜 패턴의 바닥면보다 높고, 상기 제1 에피택셜 패턴의 패싯 교차점보다 낮은 반도체 장치.
  19. 기판의 제1 영역에 배치되고, 서로 간에 제1 거리만큼 분리된 제1 에피택셜 패턴 및 제2 에피택셜 패턴;
    상기 기판의 제2 영역에 배치되고, 서로 간에 제2 거리만큼 분리된 제3 에피택셜 패턴 및 제4 에피택셜 패턴;
    상기 기판의 제1 영역에 배치되고, 상기 기판의 두께 방향으로 돌출된 제1 돌출부를 포함하는 제1 하부 필드 절연막;
    상기 기판의 제2 영역에 배치되고, 상기 기판의 두께 방향으로 돌출된 제2 돌출부를 포함하는 제2 하부 필드 절연막;
    상기 제1 하부 필드 절연막의 상면을 따라 연장된 제1 하부 에피 식각 정지막;
    상기 제2 하부 필드 절연막의 상면을 따라 연장된 제2 하부 에피 식각 정지막;
    상기 제1 하부 에피 식각 정지막 상에, 상기 제1 에피택셜 패턴의 측벽의 일부와, 상기 제2 에피택셜 패턴의 측벽의 일부를 덮는 제1 상부 필드 절연막;
    상기 제2 하부 에피 식각 정지막 상에, 상기 제3 에피택셜 패턴의 측벽의 일부와, 상기 제4 에피택셜 패턴의 측벽의 일부를 덮는 제2 상부 필드 절연막;
    상기 제1 상부 필드 절연막의 상면과, 상기 제1 에피택셜 패턴의 측벽과, 상기 제2 에피택셜 패턴의 측벽을 따라 연장되고, 상기 제1 상부 필드 절연막과 접촉하는 제1 상부 에피 식각 정지막;
    상기 제2 상부 필드 절연막의 상면과, 상기 제3 에피택셜 패턴의 측벽과, 상기 제4 에피택셜 패턴의 측벽을 따라 연장되고, 상기 제2 상부 필드 절연막과 접촉하는 제2 상부 식각 정지막;
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 연결된 제1 소오스/드레인 컨택; 및
    상기 제3 에피택셜 패턴 및 상기 제4 에피택셜 패턴과 연결된 제2 소오스/드레인 컨택을 포함하고,
    상기 제1 에피택셜 패턴 및 상기 제3 에피택셜 패턴은 각각 상기 기판에서 멀어짐에 따라 폭이 증가하다가 감소하는 패싯 교차점을 포함하고,
    상기 제1 거리는 상기 제2 거리보다 작고,
    상기 제1 에피택셜 패턴의 패싯 교차점으로부터 상기 제1 상부 필드 절연막의 상면까지의 깊이는 상기 제2 에피택셜 패턴의 패싯 교차점으로부터 상기 제2 상부 필드 절연막의 상면까지의 깊이보다 작은 반도체 장치.
  20. 기판 상에, 하부 필드 절연막의 상면보다 위로 돌출된 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고,
    상기 제1 핀형 패턴의 일부를 식각한 후, 상기 제1 핀형 패턴과 연결된 제1 에피택셜 패턴을 형성하고,
    상기 제2 핀형 패턴의 일부를 식각한 후, 상기 제2 핀형 패턴과 연결된 제2 에피택셜 패턴을 형성하고,
    상기 하부 필드 절연막의 상면과, 상기 제1 에피택셜 패턴의 프로파일과, 상기 제2 에피택셜 패턴의 프로파일을 따라 하부 에피 식각 정지막을 형성하고,
    상기 하부 에피 식각 정지막 상에, 상기 하부 에피 식각 정지막의 일부를 덮는 상부 필드 절연막을 형성하고,
    상기 상부 필드 절연막의 상면과, 상기 하부 에피 식각 정지막의 나머지의 프로파일을 따라 상부 에피 식각 정지막을 형성하고,
    상기 상부 에피 식각 정지막 및 상기 하부 에피 식각 정지막을 관통하여, 상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴과 연결된 소오스/드레인 컨택을 형성하는 것을 포함하고,
    상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴을 형성한 후, 상기 하부 필드 절연막은 상기 기판의 두께 방향으로 돌출된 돌출부를 포함하는 반도체 장치 제조 방법.
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