KR102343202B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

소자 분리 특성을 향상하여 신뢰성을 개선하고, 설계 적합성을 개선하여 소자 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 핀형 패턴, 상기 핀형 패턴 상에, 제1 게이트 스페이서와 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 게이트 절연막을 포함하는 제1 게이트 구조체, 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서와 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 절연막을 포함하는 제2 게이트 구조체, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서, 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치, 상기 분리 트렌치의 측벽의 일부 상에 배치되는 소자 분리막, 및 상기 소자 분리막 상에, 상기 분리 트렌치를 채우고, 상기 더미 스페이서와 접촉하는 연결 도전 패턴을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 분리 특성을 향상하여 신뢰성을 개선하고, 설계 적합성을 개선하여 소자 성능을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 분리 특성을 향상하여 신뢰성을 개선하고, 설계 적합성을 개선하여 소자 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 핀형 패턴; 상기 핀형 패턴 상에, 제1 게이트 스페이서와 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 게이트 절연막을 포함하는 제1 게이트 구조체; 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서와 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 절연막을 포함하는 제2 게이트 구조체; 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서; 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치; 상기 분리 트렌치의 측벽의 일부 상에 배치되는 소자 분리막; 및 상기 소자 분리막 상에, 상기 분리 트렌치를 채우고, 상기 더미 스페이서와 접촉하는 연결 도전 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 핀형 패턴; 상기 핀형 패턴 상에, 제1 게이트 트렌치를 정의하는 제1 게이트 스페이서와 상기 제1 게이트 트렌치의 적어도 일부를 채우는 제1 게이트 전극을 포함하는 제1 게이트 구조체; 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 트렌치를 정의하는 제2 게이트 스페이서와 상기 제2 게이트 트렌치의 적어도 일부를 채우는 제2 게이트 전극을 포함하는 제2 게이트 구조체; 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서; 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치; 상기 분리 트렌치의 일부를 채우는 소자 분리막; 및 상기 소자 분리막 상에, 상기 분리 트렌치를 채우는 연결 도전 패턴으로, 상기 연결 도전 패턴의 폭은 상기 제1 게이트 전극의 폭 및 상기 제2 게이트 전극의 폭보다 큰 연결 도전 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 핀형 패턴; 상기 핀형 패턴 상에, 제1 게이트 트렌치를 정의하는 제1 게이트 스페이서와 상기 제1 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 게이트 절연막을 포함하는 제1 게이트 구조체; 상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 트렌치를 정의하는 제2 게이트 스페이서와 상기 제2 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 게이트 절연막을 포함하는 제2 게이트 구조체; 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서; 상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치; 상기 분리 트렌치의 일부를 채우는 소자 분리막으로, 상기 소자 분리막의 상면은 상기 핀형 패턴의 상면보다 높은 소자 분리막; 및 상기 소자 분리막 상에, 상기 분리 트렌치를 채우는 연결 도전 패턴을 포함하고, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 고유전율 절연막을 포함하고, 상기 연결 도전 패턴 및 상기 더미 스페이서 사이와, 상기 연결 도전 패턴 및 상기 소자 분리막 사이에, 상기 고유전율 절연막은 비형성된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 핀형 패턴 상에, 서로 간에 이격되는 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 게이트 트렌치는 게이트 스페이서에 의해 정의되고, 상기 제2 게이트 트렌치는 더미 스페이서에 의해 정의되고, 상기 제1 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 부분과, 상기 제2 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 부분을 포함하는 프리 고유전율 절연막을 형성하고, 상기 프리 고유전율 절연막의 제2 부분과, 상기 핀형 패턴의 일부를 제거하여, 상기 더미 스페이서 및 상기 핀형 패턴에 의해 측벽이 정의되는 분리 트렌치를 형성하고, 상기 분리 트렌치의 측벽의 일부 상에 소자 분리막을 형성하고, 상기 소자 분리막 상에, 상기 분리 트렌치를 채우는 연결 도전 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2a 및 도 2b는 도 1의 A - A를 따라서 절단한 단면도들이다.
도 3은 도 1의 B - B를 따라 절단한 단면도이다.
도 4는 도 1의 C - C를 따라 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 13 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 22 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27 및 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2a 및 도 2b는 도 1의 A - A를 따라서 절단한 단면도들이다. 도 3은 도 1의 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다.
참고적으로, 설명의 편의를 위해, 도 1은 제1 및 제2 층간 절연막(190, 195)를 제외하고 도시하였다.
도 1 내지 도 4를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 소자 분리막(160)과, 연결 도전 패턴(170)과, 더미 스페이서(180)와, 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상에, 제1 방향(X)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)으로부터 돌출되어 있을 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 인접하여, 나란하게 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제2 방향(Y)으로 배열되어 있을 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X)으로 연장되는 장변과, 제2 방향(Y)으로 연장되는 단변을 각각 포함할 수 있다. 제1 핀형 패턴(110)의 장변 및 제2 핀형 패턴(210)의 장변은 서로 마주볼 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
도 1 내지 도 4를 이용하여 설명하는 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 서로 동일한 타입의 트랜지스터의 채널 영역을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 덮을 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측벽 일부 및 제2 핀형 패턴(210)의 측벽 일부를 덮을 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 제1 핀형 패턴(110)의 장변과 제2 핀형 패턴(210)의 장변 사이에 형성된 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100) 상의 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
또한, 필드 절연막(105)은 제1 핀형 패턴(110) 및 필드 절연막(105)과, 제2 핀형 패턴(210) 및 필드 절연막(105) 사이에 형성되는 적어도 하나 이상의 필드 라이너막을 더 포함할 수도 있다. 필드 절연막(105)이 필드 라이너막을 더 포함할 경우, 필드 라이너막은 폴리 실리콘, 비정질 실리콘, 실리콘 산질화물, 실리콘 질화물, 실리콘 산화물 중 적어도 하나를 포함할 수 있다.
제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 각각 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 각각 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)는 제1 방향(X)으로 이격되어 배치될 수 있다.
도 2a에서, 제1 게이트 구조체(115)는 제1 게이트 전극(120)과, 제1 게이트 절연막(130)과, 제1 게이트 스페이서(140)와, 제1 게이트 스페이서(140)에 의해 정의되는 제1 게이트 트렌치(140t)를 포함할 수 있다.
제2 게이트 구조체(215)는 제2 게이트 전극(220)과, 제2 게이트 절연막(230)과, 제2 게이트 스페이서(240)와, 제2 게이트 스페이서(240)에 의해 정의되는 제2 게이트 트렌치(240t)를 포함할 수 있다.
도 2a와 달리, 도 2b에서, 제1 게이트 구조체(115)는 제1 계면막(131)을 더 포함하고, 제2 게이트 구조체(215)는 제2 계면막(231)을 더 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제1 핀형 패턴(110), 필드 절연막(105) 및 제2 핀형 패턴(210) 상에 형성될 수 있다. 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 감쌀 수 있다. 제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 적어도 일부를 채우고, 제2 게이트 전극(220)은 제2 게이트 트렌치(240t)의 적어도 일부를 채울 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 3에서, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 각각의 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 서로 다른 물질이 순차적으로 적층된 적층막 구조를 가질 수 있음은 물론이다. 적층막 구조에 대한 설명은 후술한다.
제1 게이트 스페이서(140)는 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2a 및 도 2b에서, 제1 게이트 절연막(130)은 제1 핀형 패턴(110) 및 제1 게이트 전극(120) 사이와, 제2 핀형 패턴(210) 및 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(130)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다.
제1 게이트 절연막(130)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제1 게이트 절연막(130)은 제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 전극(120)은 제1 게이트 절연막(130) 상에 형성될 수 있다.
제2 게이트 절연막(230)은 제1 핀형 패턴(110) 및 제2 게이트 전극(220) 사이와, 제2 핀형 패턴(210) 및 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(230)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다.
제2 게이트 절연막(230)은 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(230)은 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 전극(220)은 제2 게이트 절연막(230) 상에 형성될 수 있다.
도 2b에서, 제1 게이트 절연막(130) 및 제1 핀형 패턴(110) 사이의 제1 계면막(interfacial layer)(131)과, 제2 게이트 절연막(230) 및 제1 핀형 패턴(110) 사이의 제2 계면막(231)이 더 형성될 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘 핀형 패턴일 경우, 제1 계면막(131) 및 제2 계면막(231)은 각각 실리콘 산화물을 포함할 수 있다. 제1 핀형 패턴(110)에 포함된 물질에 따라, 제1 계면막(131) 및 제2 계면막(231)은 달라질 수 있음은 물론이다.
이후에 설명에서는 제1 계면막(131) 및 제2 계면막(231)이 도시되지 않은 도 2a를 이용하여 설명한다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전율 절연 물질을 포함할 수 있다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 각각 고유전율 절연막일 수 있다. 즉, 제1 게이트 절연막(130)은 제1 고유전율 게이트 절연막이고, 제2 게이트 절연막(230)은 제2 고유전율 게이트 절연막일 수 있다.
예를 들어, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 에피택셜 패턴(150)은 제1 게이트 구조체(115)의 양측에 형성될 수 있다. 제2 에피택셜 패턴(250)은 제2 게이트 구조체(215)의 양측에 형성될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 서로 인접하는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 서로 간에 이격되어 있다.
각각의 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 제1 핀형 패턴(110)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다. 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 반도체 패턴일 수 있다.
일 예로, 제1 핀형 패턴(110)이 PMOS 트랜지스터의 채널 영역을 포함할 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
다른 예로, 제1 핀형 패턴(110)이 NMOS 트랜지스터의 채널 영역을 포함할 경우, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 Si일 때, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. 또는, 제1 핀형 패턴(110)이 실리콘(Si)일 때, 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)은 각각 실리콘 에피택셜 패턴일 수 있다.
도 1에서, 제1 핀형 패턴(110) 상의 제1 에피택셜 패턴(150)과, 제2 핀형 패턴(210) 상의 제1_1 에피택셜 패턴(150_1)은 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
한 쌍의 더미 스페이서(180)는 서로 마주보는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240) 사이에 배치될 수 있다. 더미 스페이서(180)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 상에 배치되고, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 교차할 수 있다.
예를 들어, 제1 에피택셜 패턴(150)은 제1 게이트 스페이서(140) 및 더미 스페이서(180) 사이에 형성되고, 제2 에피택셜 패턴(250)은 제2 게이트 스페이서(240) 및 더미 스페이서(180) 사이에 형성될 수 있다.
더미 스페이서(180)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)와 동일 레벨에서 형성될 수 있다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
더미 스페이서(180)는 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)와 동일한 물질을 포함할 수 있다. 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)가 다중막 구조를 가질 경우, 더미 스페이서(180)도 제1 게이트 스페이서(140)와 동일한 다중막 구조를 가질 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면으로부터 더미 스페이서(180)의 상면까지의 높이(h21)는 제1 핀형 패턴(110)의 상면으로부터 제1 게이트 스페이서(140)의 상면까지의 높이(h1)와 실질적으로 동일할 수 있다.
분리 트렌치(160t)는 더미 스페이서(180) 사이에 형성될 수 있다. 분리 트렌치(160t)는 제1 핀형 패턴(110) 및 더미 스페이서(180)에 의해 정의되는 측벽을 포함할 수 있다. 예를 들어, 분리 트렌치(160t)의 측벽은 제1 핀형 패턴(110) 및 더미 스페이서(180)에 의해 정의될 수 있다.
분리 트렌치(160t)는 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 사이에 형성될 수 있다.
예를 들어, 제1 핀형 패턴(110)의 상면을 기준으로, 분리 트렌치(160t)의 바닥면까지의 깊이(h22)는 제1 에피택셜 패턴(150)의 바닥면까지의 깊이보다 클 수 있다. 분리 트렌치(160t)의 바닥면으로부터 제1 핀형 패턴(110)의 상면까지의 높이(h22)는 제1 핀형 패턴(110)의 높이보다 작을 수 있다. 즉, 분리 트렌치(160t)는 제1 핀형 패턴(110)의 일부를 제거하여 형성될 수 있다.
도 2a 및 도 2b에서, 제1 핀형 패턴(110) 내의 분리 트렌치(160t)의 폭은 일정한 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
분리 트렌치(160t)는 하부(160ta)와, 상부(160tb)를 포함할 수 있다. 예를 들어, 분리 트렌치의 하부(160ta)의 측벽은 더미 스페이서(180)의 일부 및 제1 핀형 패턴(110)에 의해 정의되고, 분리 트렌치의 상부(160tb)의 측벽은 더미 스페이서(180)에 의해 정의될 수 있다.
더미 스페이서(180)에 의해 정의되는 분리 트렌치(160t)의 측벽과, 제1 핀형 패턴(110)에 의해 정의되는 분리 트렌치(160t)의 측벽은 서로 정렬되어 있을 수 있다. 예를 들어, 제1 핀형 패턴(110)의 상면을 경계선으로 가정할 때, 경계선에서 더미 스페이서(180)에 의해 정의되는 분리 트렌치(160t)의 폭은, 경계선에서 제1 핀형 패턴(110)에 의해 정의되는 분리 트렌치(160t)의 폭과 실질적으로 동일할 수 있다.
분리 트렌치(160t)를 형성하는 과정에서, 제1 핀형 패턴(110)에 의해 정의되는 분리 트렌치(160t)의 측벽은 분리 트렌치(160t)를 정의하는 더미 스페이서(180)의 측벽에 자기 정렬(self-align)되어 형성될 수 있다.
소자 분리막(160)은 분리 트렌치(160t) 내에 형성될 수 있다. 소자 분리막(160)은 분리 트렌치(160t)의 일부를 채울 수 있다. 소자 분리막(160)은 더미 스페이서(180) 및 제1 핀형 패턴(110)에 의해 정의되는 분리 트렌치(160t)의 측벽의 일부 상에 배치될 수 있다. 소자 분리막(160)은 제1 핀형 패턴(110)과 접촉할 수 있다.
소자 분리막(160)은 분리 트렌치의 하부(160ta) 내에 형성되고, 분리 트렌치의 상부(160tb) 내에 형성되지 않을 수 있다. 소자 분리막(160)은 분리 트렌치의 하부(160ta)를 채울 수 있다. 소자 분리막(160)이 형성되는 부분은 분리 트렌치의 하부(160ta)로 정의되고, 소자 분리막(160)이 형성되지 않는 부분은 분리 트렌치의 상부(160tb)로 정의될 수 있다.
소자 분리막(160)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250)과 이격되어 있을 수 있다. 소자 분리막(160) 및 제1 에피택셜 패턴(150) 사이와, 소자 분리막(160) 및 제2 에피택셜 패턴(250) 사이에, 제1 핀형 패턴(110)의 일부가 개재되어 있을 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(160)의 상면은 제1 핀형 패턴(110)의 상면보다 위로 돌출되어 있을 수 있다. 소자 분리막(160)의 상면은 제1 핀형 패턴(110)의 상면보다 높을 수 있다. 예를 들어, 소자 분리막(160)의 바닥면으로부터 제1 핀형 패턴(110)의 상면까지의 높이(h22)는 소자 분리막(160)의 높이(h23)보다 작을 수 있다.
제1 핀형 패턴(110)의 상면을 경계선으로 가정할 때, 경계선에서 더미 스페이서(180) 사이의 소자 분리막(160)의 폭은, 경계선에서 제1 핀형 패턴(110) 내의 소자 분리막(160)의 폭과 실질적으로 동일할 수 있다.
제1 핀형 패턴(110)의 상면으로부터 제1 에피택셜 패턴의 바닥면까지의 거리는 제1 핀형 패턴(110)의 상면으로부터 소자 분리막(160)의 바닥면까지의 거리보다 작을 수 있다.
소자 분리막(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 실리콘 산질화물(SiON) 및 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다.
연결 도전 패턴(170)은 소자 분리막(160) 상에 배치될 수 있다. 연결 도전 패턴(170)은 분리 트렌치(160t) 내에 형성될 수 있다. 연결 도전 패턴(170)은 소자 분리막(160)이 형성되고 남은 분리 트렌치(160t)를 채울 수 있다. 연결 도전 패턴(170)은 분리 트렌치의 상부(160tb)를 채울 수 있다.
연결 도전 패턴(170)은 소자 분리막(160)의 상면 및 더미 스페이서(180)의 측벽과 접촉할 수 있다.
연결 도전 패턴(170) 및 더미 스페이서(180) 사이와, 연결 도전 패턴(170) 및 소자 분리막(160) 사이에, 고유전율 절연 물질을 포함하는 고유전율 절연막이 형성되지 않는다. 반면, 제1 게이트 전극(120) 및 제1 게이트 스페이서(140) 사이와, 제2 게이트 전극(220) 및 제2 게이트 스페이서(240) 사이에, 고유전율 절연 물질을 포함하는 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)이 형성될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 연결 도전 패턴(170) 및 더미 스페이서(180) 사이와, 연결 도전 패턴(170) 및 소자 분리막(160) 사이에, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)에 포함된 고유전율 절연 물질이 형성되지 않을 수 있다. 더미 스페이서(180)의 측벽 및 소자 분리막(160)의 상면을 따라 고유전율 절연 물질을 포함하는 고유전율 절연막이 형성되지 않을 수 있다.
예를 들어, 제1 게이트 스페이서(140) 사이의 제1 방향(X)으로의 폭과, 제2 게이트 스페이서(240) 사이의 제1 방향(X)으로의 폭은 더미 스페이서(180) 사이의 제1 방향(X)으로의 폭(W3)과 실질적으로 동일할 수 있다. 여기서, "동일한 폭"의 의미는 비교되는 2개의 위치에서 폭이 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 폭의 차이를 포함하는 의미이다.
제1 게이트 스페이서(140)와 제1 게이트 전극(120) 사이에 제1 게이트 절연막(130)이 배치되고, 제2 게이트 스페이서(240)와 제2 게이트 전극(220) 사이에 제2 게이트 절연막(230)이 배치된다. 하지만, 연결 도전 패턴(170)과 더미 스페이서(180)는 접촉한다. 이로 인해, 제1 게이트 전극(120)의 제1 방향(X)으로의 폭(W1)과, 제2 게이트 전극(220)의 제1 방향(X)으로의 폭(W2)은 연결 도전 패턴(170)의 제1 방향(X)으로의 폭(W3)과 다를 수 있다. 예를 들어, 제1 게이트 전극(120)의 폭(W1)과, 제2 게이트 전극(220)의 폭(W2)은 연결 도전 패턴(170)의 폭(W3)보다 작다.
연결 도전 패턴(170)은 제1 게이트 전극(120)에 포함될 수 있다고 상술한 도전 물질 중의 적어도 하나를 포함할 수 있다.
도 1 내지 도 3에서 도시되는 것과 달리, 연결 도전 패턴(170)은 서로 다른 물질이 순차적으로 적층된 적층막 구조를 가질 수 있음은 물론이다. 적층막 구조에 대한 설명은 후술한다.
예를 들어, 연결 도전 패턴(170)은 연결 도전 패턴(170)을 사이에 두고 제2 방향(Y)으로 배치된 트랜지스터의 게이트 전극들을 연결하는 연결 배선으로 사용될 수 있지만, 이에 제한되는 것은 아니다. 이에 대한 설명은 도 12를 이용하여 상술한다.
하부 층간 절연막(190)은 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250) 상에 형성될 수 있다. 하부 층간 절연막(190)은 제1 게이트 구조체(115)의 측벽과, 제2 게이트 구조체(215)의 측벽과, 더미 스페이서(180)의 측벽을 감쌀 수 있다. 예를 들어, 제1 게이트 전극(120)의 상면과, 제2 게이트 전극(220)과, 연결 도전 패턴(170)의 상면은 하부 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
상부 층간 절연막(195)은 하부 층간 절연막(190)과, 제1 게이트 구조체(115)와, 제2 게이트 구조체(215)와, 연결 도전 패턴(170) 상에 형성된다.
하부 층간 절연막(190) 및 상부 층간 절연막(195)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(160)은 절연 라이너(161)와, 필링 절연막(162)을 포함할 수 있다.
절연 라이너(161)는 분리 트렌치(160t)의 측벽 및 바닥면을 따라 연장될 수 있다. 절연 라이너(161)는 분리 트렌치의 하부(160ta)의 측벽 및 바닥면을 따라 연장될 수 있다. 필링 절연막(162)은 절연 라이너(161) 상에 형성될 수 있다. 필링 절연막(162)은 절연 라이너(161)가 형성된 분리 트렌치의 하부(160ta)를 채울 수 있다.
예를 들어, 절연 라이너(161)는 필링 절연막(162)과 다른 물질을 포함할 수 있다.
절연 라이너(161)의 최상면과, 필링 절연막(162)의 상면은 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 절연 라이너(161)는 분리 트렌치(160t)의 측벽 및 바닥면을 따라 컨포말하게(conformally) 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 6을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)은 제1 도전 라이너막(121)과, 제1 필링 도전막(123)을 포함하고, 제2 게이트 전극(220)은 제2 도전 라이너막(221)과, 제2 필링 도전막(223)을 포함하고, 연결 도전 패턴(170)은 제3 도전 라이너막(171)과, 제3 필링 도전막(173)을 포함할 수 있다.
제1 도전 라이너막(121)은 제1 게이트 절연막(130) 상에 형성되고, 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제1 필링 도전막(123)은 제1 도전 라이너막(121) 상에 형성되고, 제1 게이트 트렌치(140t)를 채울 수 있다.
제2 도전 라이너막(221)은 제2 게이트 절연막(230) 상에 형성되고, 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 필링 도전막(223)은 제2 도전 라이너막(221) 상에 형성되고, 제2 게이트 트렌치(240t)를 채울 수 있다.
제3 도전 라이너막(171)은 소자 분리막(160) 상에 형성되고, 분리 트렌치(160t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제3 필링 도전막(173)은 제3 도전 라이너막(171) 상에 형성되고, 분리 트렌치(160t)를 채울 수 있다.
일 예로, 각각의 제1 도전 라이너막(121)과, 제2 도전 라이너막(221)과, 제3 도전 라이너막(171)은 하나 이상의 도전막이 적층된 적층막 구조를 가질 수 있다. 제1 도전 라이너막(121)과, 제2 도전 라이너막(221)과, 제3 도전 라이너막(171)은 동일한 적층막 구조를 가질 수 있다. 또한, 제1 필링 도전막(123)과, 제2 필링 도전막(223)과, 제3 필링 도전막(173)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(120), 제2 게이트 전극(220) 및 연결 도전 패턴(170)은 동일한 제조 공정을 통해 형성될 수 있다. 제3 필링 도전막(173)의 폭은 제1 필링 도전막(123)의 폭 및 제2 필링 도전막(223)의 폭보다 클 수 있다.
예를 들어, 제1 도전 라이너막(121)은 제1 도전막, 제2 도전막 및 제3 도전막이 순차적으로 적층된 구조이고, 제3 도전 라이너막(171)도 제1 도전막, 제2 도전막 및 제3 도전막이 순차적으로 적층된 구조일 때, 제1 도전 라이너막(121)과 제3 도전 라이너막(171)은 동일한 적층막 구조를 가질 수 있다.
다른 예로, 각각의 제1 도전 라이너막(121)과, 제2 도전 라이너막(221)과, 제3 도전 라이너막(171)은 하나 이상의 도전막이 적층된 적층막 구조를 가질 수 있다. 제1 도전 라이너막(121)과 제2 도전 라이너막(221)은 동일한 적층막 구조를 갖지만, 제1 도전 라이너막(121)과 제3 도전 라이너막(171)은 서로 다른 적층막 구조를 가질 수 있다. 제1 필링 도전막(123)과, 제2 필링 도전막(223)은 동일한 물질을 포함하지만, 제3 필링 도전막(173)은 제1 필링 도전막(123)과 다른 물질을 포함할 수 있다. 이 때, 제3 필링 도전막(173)의 폭은 제1 필링 도전막(123)의 폭과 동일할 수도 있고, 다를 수도 있다.
도 7은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 7을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 도전 라이너막(121)은 제1 하부 도전 라이너막(124) 및 제1 상부 도전 라이너막(125)을 포함하고, 제2 도전 라이너막(221)은 제2 하부 도전 라이너막(224) 및 제2 상부 도전 라이너막(225)을 포함할 수 있다.
제1 상부 도전 라이너막(125)은 제1 하부 도전 라이너막(124) 상에 형성되고, 제2 상부 도전 라이너막(225)은 제2 하부 도전 라이너막(224) 상에 형성될 수 있다.
제3 도전 라이너막(171) 및 소자 분리막(160) 사이와, 제3 도전 라이너막(171) 및 더미 스페이서(180) 사이에, 제1 하부 도전 라이너막(124)이 형성되지 않을 수 있다. 연결 도전 패턴(170)은 제1 하부 도전 라이너막(124)을 포함하지 않을 수 있다.
일 예로, 제1 상부 도전 라이너막(125)과, 제2 상부 도전 라이너막(225)과, 제3 도전 라이너막(171)은 동일한 적층막 구조를 가질 수 있다. 또한, 제1 필링 도전막(123)과, 제2 필링 도전막(223)과, 제3 필링 도전막(173)은 동일한 물질을 포함할 수 있다.
다른 예로, 제1 상부 도전 라이너막(125)과 제2 상부 도전 라이너막(225)은 동일한 적층막 구조를 갖지만, 제1 상부 도전 라이너막(125)과 제3 도전 라이너막(171)은 서로 다른 적층막 구조를 가질 수 있다. 제1 필링 도전막(123)과, 제2 필링 도전막(223)은 동일한 물질을 포함하지만, 제3 필링 도전막(173)은 제1 필링 도전막(123)과 다른 물질을 포함할 수 있다.
도 6 및 도 7에서, 각각의 제1 도전 라이너막(121)과, 제2 도전 라이너막(221)과, 제3 도전 라이너막(171)은 하나 이상의 도전막이 적층된 적층막 구조를 가질 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 전극(120)에 포함된 적층막의 수와, 제2 게이트 전극(220)에 포함된 적층막의 수는 연결 도전 패턴(170)에 포함된 적층막의 수보다 크거나 같을 수 있다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 8을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)의 상면은 소자 분리막(160)의 상면과 실질적으로 동일한 높이에 위치할 수 있다.
소자 분리막(160)의 바닥면으로부터 제1 핀형 패턴(110)의 상면까지의 높이는 소자 분리막(160)의 높이와 실질적으로 동일할 수 있다.
도 9를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 소자 분리막(160)은 분리 트렌치의 하부(160ta)의 측벽 및 바닥면을 따라 연장될 수 있다.
소자 분리막(160)은 분리 트렌치의 하부(160ta)를 전체적으로 채우지 않을 수 있다. 소자 분리막(160)은 라이너의 형태를 가질 수 있다.
연결 도전 패턴(170)은 소자 분리막(160)이 형성되고 남은 분리 트렌치의 하부(160ta)를 채울 수 있다.
도 10을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(115)는 제1 캡핑 패턴(155)을 더 포함하고, 제2 게이트 구조체(215)는 제2 캡핑 패턴(255)을 더 포함할 수 있다. 제3 캡핑 패턴(165)은 연결 도전 패턴(170) 상에 형성될 수 있다.
제1 게이트 전극(120)은 제1 게이트 트렌치(140t)의 일부를 채울 수 있다. 제1 캡핑 패턴(155)은 제1 게이트 전극(120) 상에 형성될 수 있다. 제2 게이트 전극(220)은 제2 게이트 트렌치(240t)의 일부를 채울 수 있다. 제2 캡핑 패턴(255)은 제2 게이트 전극(220) 상에 형성될 수 있다. 제3 캡핑 패턴(165)은 분리 트렌치(160t) 내에 형성될 수 있다.
도 10에서, 제1 게이트 절연막(130)은 제1 게이트 스페이서(140) 및 제1 캡핑 패턴(155) 사이에 형성되지 않고, 제2 게이트 절연막(230)은 제2 게이트 스페이서(240) 및 제2 캡핑 패턴(255) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 캡핑 패턴(155)의 상면과, 제2 캡핑 패턴(255)의 상면과, 제3 캡핑 패턴(165)의 상면은 각각 하부 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다. 제1 캡핑 패턴(155)의 상면 및 제2 캡핑 패턴(255)의 상면은 각각 제1 게이트 스페이서(140)의 상면 및 제2 게이트 스페이서(240)의 상면과 동일 평면 상에 놓일 수 있다. 제3 캡핑 패턴(165)의 상면은 더미 스페이서(180)의 상면과 동일 평면 상에 놓일 수 있다.
제1 캡핑 패턴(155), 제2 캡핑 패턴(255) 및 제3 캡핑 패턴(165)은 예를 들어, 하부 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 캡핑 패턴(155), 제2 캡핑 패턴(255) 및 제3 캡핑 패턴(165)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 11을 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제1 에피택셜 패턴(150)과 연결되는 제1 컨택(191)과, 제2 에피택셜 패턴(250)과 연결되는 제2 컨택(192)을 더 포함할 수 있다.
제1 컨택(191) 및 제2 컨택(192)은 하부 층간 절연막(190) 및 상부 층간 절연막(195) 내에 형성될 수 있다. 제1 컨택(191) 및 제2 컨택(192)은 도전성 물질을 포함한다.
도시되지 않았지만, 제1 컨택(191) 및 제1 에피택셜 패턴(150) 사이와, 제2 컨택(192) 및 제2 에피택셜 패턴(250) 사이에, 실리사이드층이 더 형성될 수 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 설명의 편의상, 도 1 내지 도 4를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 제3 핀형 패턴(310)과, 제3 게이트 전극(320)과, 제3 게이트 절연막(330)과, 제3 에피택셜 패턴(350)을 더 포함할 수 있다.
제3 핀형 패턴(310)은 제1 핀형 패턴(110)과 인접하여 형성될 수 있다. 제3 핀형 패턴(310)은 제1 핀형 패턴(110)과 나란하게 배치될 수 있다. 제1 내지 제3 핀형 패턴(110, 210, 310)은 제2 방향(Y)으로 배열되어 있을 수 있다. 제1 핀형 패턴(110)의 장변은 제3 핀형 패턴(310)의 장변과 마주볼 수 있다.
제3 핀형 패턴(310)은 제1 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있다. 제3 핀형 패턴(310)은 PMOS 트랜지스터의 채널 영역으로 사용될 수도 있고, NMOS 트랜지스터의 채널 영역으로 사용될 수도 있다.
제3 게이트 전극(320)은 제3 핀형 패턴(310) 상에서 제3 핀형 패턴(310)과 교차될 수 있다. 제3 게이트 전극(320)은 제2 방향(Y)으로 길게 연장되는 더미 스페이서(180) 사이에 형성될 수 있다.
제3 게이트 절연막(330)은 제3 게이트 전극(320)과 제3 핀형 패턴() 사이에 형성될 수 있다. 제3 게이트 절연막(330)은 제3 게이트 전극(320)과 더미 스페이서(180) 사이에 형성될 수 있다. 제3 게이트 전극(320)은 제3 게이트 절연막(330) 상에 형성될 수 있다. 제3 게이트 절연막(330)이 형성된 모양은 도 2a 내지 도 3의 제1 게이트 절연막(130)과 유사할 수 있다.
더미 스페이서(180)의 일부와, 제3 게이트 전극(320)과, 제3 게이트 절연막(330)은 제3 게이트 구조체(315)에 포함될 수 있다.
제3 에피택셜 패턴(350)은 제3 게이트 구조체(315)의 양측에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310) 상에 형성될 수 있다. 제3 에피택셜 패턴(350)은 제3 핀형 패턴(310)을 채널 영역으로 사용하는 트랜지스터의 소오스/드레인에 포함될 수 있다.
제3 게이트 전극(320)은 연결 도전 패턴(170)과 전기적으로 연결될 수 있다. 제3 게이트 전극(320)은 연결 도전 패턴(170)과 접촉할 수 있다. 예를 들어, 제3 게이트 절연막(330) 상에 형성된 부분은 제3 게이트 전극(320)이고, 더미 스페이서(180) 및 소자 분리막(도 2의 160)과 접촉하는 부분은 연결 도전 패턴(170)일 수 있다.
연결 도전 패턴(170)과 제3 게이트 전극(320)은 더미 스페이서(180) 사이에 형성될 수 있다. 하지만, 제3 게이트 절연막(330)의 유무에 의해, 연결 도전 패턴(170)의 폭(W3)은 제3 게이트 전극(320)의 폭(W4)보다 클 수 있다.
연결 도전 패턴(170)은 제3 게이트 전극(320)과, 제3 게이트 절연막(330)과, 제3 에피택셜 패턴(350)을 포함하는 트랜지스터와 전기적으로 연결된다. 연결 도전 패턴(170)은 트랜지스터의 게이트 전극과 연결되는 배선으로 사용될 수 있다.
도 12에서, 제1 게이트 전극(120)과 제2 게이트 전극(220)은 제3 핀형 패턴(310)과 교차하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 제1 게이트 전극(120) 및 제2 게이트 전극(220) 중 적어도 하나는 제3 핀형 패턴(310)과 교차하지 않을 수 있음은 물론이다.
이후에 설명되는 반도체 장치 제조 방법은 도 1의 A - A를 따라 절단한 단면도를 중심으로 설명한다.
도 13 내지 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13을 참고하면, 기판(100) 상에, 기판(100)으로부터 돌출된 제1 핀형 패턴(110)이 형성된다. 제1 핀형 패턴(110) 상에, 제1 핀형 패턴(110)과 교차하고, 서로 이격되는 제1 내지 제3 더미 게이트 전극(120d, 220d, 170d)이 형성된다. 제1 내지 제3 더미 게이트 전극(120d, 220d, 170d)과 제1 핀형 패턴(110) 사이에 제1 내지 제3 더미 게이트 절연막(130d, 230d, 175d)이 형성될 수 있다.
제1 더미 게이트 전극(120d)의 측벽 상에 제1 게이트 스페이서(140)와, 제2 더미 게이트 전극(220d)의 측벽 상에 제2 게이트 스페이서(240)와, 제3 더미 게이트 전극(170d)의 측벽 상에 더미 스페이서(180)가 형성된다.
제1 더미 게이트 전극(120d) 및 제3 더미 게이트 전극(170d) 사이에 제1 에피택셜 패턴(150)이 형성되고, 제2 더미 게이트 전극(220d)과 제3 더미 게이트 전극(170d) 사이에 제2 에피택셜 패턴(250)이 형성된다. 제1 에피택셜 패턴(150)과, 제2 에피택셜 패턴(250)을 덮는 하부 층간 절연막(190)이 형성된다. 하부 층간 절연막(190)에 의해, 제1 더미 게이트 전극(120d)과, 제2 더미 게이트 전극(220d)과, 제3 더미 게이트 전극(170d)이 노출될 수 있다.
도 14를 참고하면, 제1 내지 제3 더미 게이트 전극(120d, 220d, 170d)과 제1 내지 제3 더미 게이트 절연막(130d, 230d, 175d)을 제거하여, 제1 및 제2 게이트 트렌치(140t)와 프리(pre) 분리 트렌치(160pt)를 포함하는 하부 층간 절연막(190)이 제1 핀형 패턴(110) 상에 형성될 수 있다.
프리 분리 트렌치(160pt)는 더미 스페이서(180)에 의해 정의될 수 있다. 제1 게이트 트렌치(140t)와, 제2 게이트 트렌치(240t)와, 프리 분리 트렌치(160pt)는 서로 간에 이격되어 있다.
도 15를 참고하면, 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 제2 게이트 트렌치(240t)의 측벽 및 바닥면과, 프리 분리 트렌치(160pt)의 측벽 및 바닥면과, 하부 층간 절연막(190)의 상면을 따라 연장되는 프리 고유전율 절연막(130p)이 형성된다.
프리 고유전율 절연막(130p)은 제1 게이트 트렌치(140t)의 측벽 및 바닥면을 따라 연장되는 제1 부분(130pa)과, 제2 게이트 트렌치(240t)의 측벽 및 바닥면을 따라 연장되는 제2 부분(130pb)과, 프리 분리 트렌치(160pt)의 측벽 및 바닥면을 따라 연장되는 제3 부분(130pc)을 포함할 수 있다.
프리 고유전율 절연막(130p) 상에, 제1 프리 게이트 전극(120p)이 형성될 수 있다. 제1 프리 게이트 전극(120p)은 제1 게이트 트렌치(140t)와, 제2 게이트 트렌치(240t)와, 프리 분리 트렌치(160pt)를 채울 수 있다.
도 16을 참고하면, 제1 프리 게이트 전극(120p) 상에, 마스크 패턴(50)이 형성될 수 있다.
마스크 패턴(50)은 개구부(55)를 포함할 수 있다. 개구부(55)는 프리 고유전율 절연막의 제3 부분(130pc)과 중첩될 수 있다.
도 17 및 도 18을 참고하면, 마스크 패턴(50)을 이용하여, 프리 분리 트렌치(160pt) 내의 제1 프리 게이트 전극(120p)과, 프리 고유전율 절연막의 제3 부분(130pc)이 제거될 수 있다.
이를 통해, 제1 핀형 패턴(110)의 일부와, 더미 스페이서(180)의 측벽이 노출될 수 있다.
이어서, 프리 분리 트렌치(160pt)에 의해 노출된 제1 핀형 패턴(110)의 일부를 제거하여, 더미 스페이서(180) 및 제1 핀형 패턴(110)에 의해 측벽이 정의되는 분리 트렌치(160t)가 형성될 수 있다.
제1 프리 게이트 전극(120p)의 일부 및 프리 고유전율 절연막의 제3 부분(130pc)이 제거된 후에 제1 핀형 패턴(110)의 일부가 제거될 수 있다. 또는, 제1 프리 게이트 전극(120p)의 일부 및 프리 고유전율 절연막의 제3 부분(130pc)이 제거되는 동안, 제1 핀형 패턴(110)의 일부가 제거될 수 있다.
도 19 및 도 20을 참고하면, 분리 트렌치(160t)를 채우는 프리 소자 분리막(160d)이 형성될 수 있다.
프리 소자 분리막(160d)은 마스크 패턴(50)을 덮은 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되지 않는다.
이어서, 프리 소자 분리막(160d)의 일부를 제거하여, 분리 트렌치(160t)의 측벽의 일부 상에 소자 분리막(160)이 형성된다. 예를 들어, 소자 분리막(160)은 분리 트렌치(160t)의 일부를 채울 수 있다.
제1 프리 게이트 전극(120p) 상의 마스크 패턴(50)이 제거될 수 있다. 마스크 패턴(50)은 소자 분리막(160)이 형성된 후 제거될 수도 있고, 소자 분리막(160)이 형성되는 동안 제거될 수도 있다.
도 21을 참고하면, 소자 분리막(160) 상에 제2 프리 게이트 전극(170p)이 형성된다. 제2 프리 게이트 전극(170p)은 소자 분리막(160)이 형성된 분리 트렌치(160t)를 채울 수 있다.
제2 프리 게이트 전극(170p)은 제1 프리 게이트 전극(120p) 상에 형성될 수 있다.
도 2a에서, 하부 층간 절연막(190)의 상면 상의 제1 프리 게이트 전극(120p) 및 제2 프리 게이트 전극(170p)과, 프리 고유전율 절연막(130p)을 제거하여, 하부 층간 절연막(190)을 노출시킬 수 있다.
이를 통해, 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)와, 소자 분리막(160) 상의 연결 도전 패턴(170)이 형성될 수 있다.
도 22 내지 도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 22는 도 14 이후에 진행되는 제조 공정일 수 있다.
도 22를 참고하면, 제1 게이트 트렌치(140t)의 측벽 및 바닥면과, 제2 게이트 트렌치(240t)의 측벽 및 바닥면과, 프리 분리 트렌치(160pt)의 측벽 및 바닥면과, 하부 층간 절연막(190)의 상면을 따라 연장되는 프리 고유전율 절연막(130p)이 형성된다.
프리 고유전율 절연막(130p) 상에, 프리 고유전율 절연막(130p)의 프로파일을 따라 제1 프리 하부 도전 라이너막(121p)이 형성될 수 있다.
이어서, 제1 프리 하부 도전 라이너막(121p) 상에, 반도체 캡핑막(60)이 형성될 수 있다. 반도체 캡핑막(60)은 제1 게이트 트렌치(140t), 제2 게이트 트렌치(240t) 및 프리 분리 트렌치(160pt)를 전체적으로 채우는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
반도체 캡핑막(60)은 예를 들어, 폴리 실리콘 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다.
도 23을 참고하면, 반도체 캡핑막(60) 상에, 마스크 패턴(50)이 형성될 수 있다.
마스크 패턴(50)을 이용하여, 프리 분리 트렌치(160pt) 내의 반도체 캡핑막(60), 제1 프리 하부 도전 라이너막(121p)과, 프리 고유전율 절연막의 제3 부분(130pc)이 제거될 수 있다.
또한, 프리 분리 트렌치(160pt)에 의해 노출된 제1 핀형 패턴(110)의 일부를 제거하여, 더미 스페이서(180) 및 제1 핀형 패턴(110)에 의해 측벽이 정의되는 분리 트렌치(160t)가 형성될 수 있다.
도 24를 참고하면, 분리 트렌치(160t)의 측벽의 일부 상에 소자 분리막(160)이 형성된다.
또한, 반도체 캡핑막(60) 상의 마스크 패턴(50)이 제거될 수 있다.
이어서, 반도체 캡핑막(60)이 형성된 상태에서, 열처리(anneal) 공정이 수행될 수 있다.
도 25를 참고하면, 제1 프리 하부 도전 라이너막(121p) 상의 반도체 캡핑막(60)이 제거될 수 있다.
이어서, 프리 고유전율 절연막(130p) 상의 제1 프리 하부 도전 라이너막(121p)이 제거될 수 있다. 프리 고유전율 절연막의 제1 부분(130pa)과, 프리 고유전율 절연막의 제2 부분(130pb)이 노출될 수 있다.
도 26을 참고하면, 소자 분리막(160) 상에 제2 프리 게이트 전극(170p)이 형성된다. 제2 프리 게이트 전극(170p)은 소자 분리막(160)이 형성된 분리 트렌치(160t)를 채울 수 있다.
또한, 제2 프리 게이트 전극(170p)은 프리 고유전율 절연막의 제1 부분(130pa)과, 프리 고유전율 절연막의 제2 부분(130pb) 상에 형성될 수 있다. 제2 프리 게이트 전극(170p)은 제1 게이트 트렌치(140t) 및 제2 게이트 트렌치(240t)를 채울 수 있다.
이어서, 하부 층간 절연막(190)의 상면 상의 제2 프리 게이트 전극(170p)과, 프리 고유전율 절연막(130p)을 제거하여, 하부 층간 절연막(190)을 노출시킬 수 있다.
이를 통해, 제1 게이트 구조체(115) 및 제2 게이트 구조체(215)와, 소자 분리막(160) 상의 연결 도전 패턴(170)이 형성될 수 있다.
도 27 및 도 28은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 27은 도 24 이후에 진행되는 제조 공정일 수 있다.
도 27을 참고하면, 제1 프리 하부 도전 라이너막(121p) 상의 반도체 캡핑막(60)이 제거될 수 있다. 이를 통해, 제1 프리 하부 도전 라이너막(121p)이 노출될 수 있다.
제1 프리 하부 도전 라이너막(121p)은 제1 및 제2 게이트 트렌치(140t, 240t)의 측벽 및 바닥면 상에 남아 있을 수 있다.
도 28을 참고하면, 제2 프리 게이트 전극(170p)은 제1 프리 하부 도전 라이너막(121p) 및 소자 분리막(160) 상에 형성될 수 있다.
제2 프리 게이트 전극(170p)은 제1 게이트 트렌치(140t), 제2 게이트 트렌치(240t) 및 분리 트렌치(160t)를 채울 수 있다.
예를 들어, 제2 프리 게이트 전극(170p)은 제2 프리 하부 도전 라이너막(171p)과, 제2 프리 하부 도전 라이너막(171p) 상의 제2 프리 상부막(173p)을 포함할 수 있다.
제2 프리 하부 도전 라이너막(171p)은 제1 프리 하부 도전 라이너막(121p)의 프로 파일과, 분리 트렌치(160t)의 측벽과, 소자 분리막(160)의 상면을 따라 연장될 수 있다.
이어서, 하부 층간 절연막(190)의 상면 상의 제2 프리 게이트 전극(170p)과, 프리 고유전율 절연막(130p)을 제거하여, 하부 층간 절연막(190)을 노출시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110, 210, 310: 핀형 패턴
115, 215, 315: 게이트 구조체 130, 230, 330: 게이트 절연막
140, 240: 게이트 스페이서 160: 소자 분리막
170: 연결 도전 패턴 180: 더미 스페이서

Claims (10)

  1. 기판 상의 핀형 패턴;
    상기 핀형 패턴 상에, 제1 게이트 스페이서와 상기 제1 게이트 스페이서의 측벽을 따라 연장되는 제1 게이트 절연막을 포함하는 제1 게이트 구조체;
    상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 스페이서와 상기 제2 게이트 스페이서의 측벽을 따라 연장되는 제2 게이트 절연막을 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서;
    상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치;
    상기 분리 트렌치의 측벽의 일부 상에 배치되는 소자 분리막; 및
    상기 소자 분리막 상에, 상기 분리 트렌치를 채우고, 상기 더미 스페이서와 접촉하는 연결 도전 패턴을 포함하고,
    상기 연결 도전 패턴은 상기 소자 분리막과 접촉하고,
    상기 연결 도전 패턴과 상기 소자 분리막이 접촉하는 부분에서, 상기 연결 도전 패턴의 폭은 상기 소자 분리막의 폭과 동일한 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 고유전율 절연 물질을 포함하고,
    상기 연결 도전 패턴과 상기 더미 스페이서 사이에 상기 고유전율 절연 물질을 포함하는 절연막이 비형성되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 소자 분리막의 상면은 상기 핀형 패턴의 상면보다 위로 돌출되어 있는 반도체 장치.
  4. 제1 항에 있어서,
    상기 분리 트렌치는 상부와 하부를 포함하고,
    상기 소자 분리막은 상기 분리 트렌치의 하부를 채우는 반도체 장치.
  5. 제1 항에 있어서,
    상기 분리 트렌치는 상부와 하부를 포함하고,
    상기 소자 분리막은 상기 분리 트렌치의 하부의 측벽 및 바닥면을 따라 연장되는 절연 라이너와, 상기 절연 라이너 상의 필링 절연막을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 게이트 구조체는 제1 게이트 절연막 상의 게이트 전극을 포함하고,
    상기 게이트 전극의 폭은 상기 연결 도전 패턴의 폭과 다른 반도체 장치.
  7. 기판 상의 핀형 패턴;
    상기 핀형 패턴 상에, 제1 게이트 트렌치를 정의하는 제1 게이트 스페이서와 상기 제1 게이트 트렌치의 적어도 일부를 채우는 제1 게이트 전극을 포함하는 제1 게이트 구조체;
    상기 핀형 패턴 상에, 상기 제1 게이트 구조체와 이격되고, 제2 게이트 트렌치를 정의하는 제2 게이트 스페이서와 상기 제2 게이트 트렌치의 적어도 일부를 채우는 제2 게이트 전극을 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 서로 이격된 한 쌍의 더미 스페이서;
    상기 더미 스페이서 사이에, 상기 핀형 패턴 및 상기 더미 스페이서에 의해 정의되는 측벽을 포함하는 분리 트렌치;
    상기 분리 트렌치의 일부를 채우는 소자 분리막; 및
    상기 소자 분리막 상에, 상기 소자 분리막과 접촉하고, 상기 분리 트렌치를 채우는 연결 도전 패턴으로, 상기 연결 도전 패턴의 폭은 상기 제1 게이트 전극의 폭 및 상기 제2 게이트 전극의 폭보다 큰 연결 도전 패턴을 포함하고,
    상기 제1 게이트 스페이서 사이의 폭, 상기 제2 게이트 스페이서 사이의 폭, 및 상기 더미 스페이서 사이의 폭은 동일한 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 게이트 전극과 상기 기판 사이에 상기 제1 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 게이트 절연막을 포함하고,
    상기 연결 도전 패턴은 상기 더미 스페이서 및 상기 소자 분리막과 접촉하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 도전 라이너막과, 상기 제1 도전 라이너막 상에 상기 제1 게이트 트렌치를 채우는 제1 필링 도전막을 포함하고,
    상기 연결 도전 패턴은 상기 더미 스페이서의 측벽 및 상기 소자 분리막의 상면을 따라 연장되는 제2 도전 라이너막과, 상기 제2 도전 라이너막 상에 상기 분리 트렌치를 채우는 제2 필링 도전막을 포함하고,
    상기 제1 필링 도전막은 상기 제2 필링 도전막과 동일한 물질을 포함하고,
    상기 제2 필링 도전막의 폭은 상기 제1 필링 도전막의 폭보다 큰 반도체 장치.
  10. 핀형 패턴 상에, 서로 간에 이격되는 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 게이트 트렌치는 게이트 스페이서에 의해 정의되고, 상기 제2 게이트 트렌치는 더미 스페이서에 의해 정의되고,
    상기 제1 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제1 부분과, 상기 제2 게이트 트렌치의 측벽 및 바닥면을 따라 연장되는 제2 부분을 포함하는 프리 고유전율 절연막을 형성하고,
    상기 프리 고유전율 절연막의 제2 부분과, 상기 핀형 패턴의 일부를 제거하여, 상기 더미 스페이서 및 상기 핀형 패턴에 의해 측벽이 정의되는 분리 트렌치를 형성하고,
    상기 분리 트렌치의 측벽의 일부 상에 소자 분리막을 형성하고,
    상기 소자 분리막 상에, 상기 분리 트렌치를 채우는 연결 도전 패턴을 형성하는 것을 포함하고,
    상기 연결 도전 패턴은 상기 소자 분리막과 접촉하고,
    상기 연결 도전 패턴과 상기 소자 분리막이 접촉하는 부분에서 상기 연결 도전 패턴의 폭은 상기 소자 분리막의 폭과 동일한 반도체 장치 제조 방법.
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CN (1) CN109103256B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102283024B1 (ko) * 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
KR20210013811A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
US11127834B2 (en) * 2019-10-11 2021-09-21 Globalfoundries U.S. Inc Gate structures
US11404323B2 (en) * 2020-04-29 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of hybrid isolation regions through recess and re-deposition
DE102020119859A1 (de) 2020-04-29 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bildung von hybrid-isolationsregionen durch aussparen und erneutes abscheiden
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
US20240088292A1 (en) * 2022-09-08 2024-03-14 Intel Corporation Fin trim plug structures with metal for imparting channel stress

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160099181A1 (en) * 2014-10-01 2016-04-07 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6970372B1 (en) 2004-06-29 2005-11-29 International Business Machines Corporation Dual gated finfet gain cell
US8669145B2 (en) 2004-06-30 2014-03-11 International Business Machines Corporation Method and structure for strained FinFET devices
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
US20070287256A1 (en) 2006-06-07 2007-12-13 International Business Machines Corporation Contact scheme for FINFET structures with multiple FINs
US8286114B2 (en) 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US8952547B2 (en) 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
DE102008063429B4 (de) 2008-12-31 2015-03-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Einstellen der Konfiguration eines Mehr-Gatetransistors durch Steuern einzelner Stege
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US8848423B2 (en) 2011-02-14 2014-09-30 Shine C. Chung Circuit and system of using FinFET for building programmable resistive devices
US9368502B2 (en) 2011-10-17 2016-06-14 GlogalFoundries, Inc. Replacement gate multigate transistor for embedded DRAM
US8693235B2 (en) 2011-12-06 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for finFET SRAM arrays in integrated circuits
US8551843B1 (en) * 2012-05-07 2013-10-08 Globalfoundries Inc. Methods of forming CMOS semiconductor devices
US8964453B2 (en) 2012-06-28 2015-02-24 Synopsys, Inc. SRAM layouts
CN102832133B (zh) 2012-08-29 2014-12-03 北京大学 在体硅上制备独立双栅FinFET的方法
US8723225B2 (en) 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US8866235B2 (en) 2012-11-09 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain dislocation fabrication in FinFETs
US9111801B2 (en) 2013-04-04 2015-08-18 Stmicroelectronics, Inc. Integrated circuit devices and fabrication techniques
KR101998666B1 (ko) 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9953975B2 (en) 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
US9209201B2 (en) 2013-10-23 2015-12-08 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for integrating different channel materials into a CMOS circuit by using a semiconductor structure having multiple transistor layers
US9515172B2 (en) 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
US9530777B2 (en) 2014-03-04 2016-12-27 Stmicroelectronics, Inc. FinFETs of different compositions formed on a same substrate
US9397101B2 (en) 2014-03-06 2016-07-19 Qualcomm Incorporated Stacked common gate finFET devices for area optimization
US9431513B2 (en) 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
US9395489B2 (en) 2014-10-08 2016-07-19 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxially formed material
US9536882B2 (en) 2014-12-18 2017-01-03 Globalfoundries Inc. Field-isolated bulk FinFET
KR102373622B1 (ko) * 2015-05-11 2022-03-11 삼성전자주식회사 반도체 장치
US9536964B2 (en) 2015-05-29 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming via profile of interconnect structure of semiconductor device structure
KR102426834B1 (ko) 2015-06-04 2022-07-28 삼성전자주식회사 반도체 장치
CN106340455B (zh) 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
KR102399029B1 (ko) * 2015-10-20 2022-05-16 삼성전자주식회사 반도체 장치
US9412616B1 (en) 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
KR102549340B1 (ko) * 2016-09-27 2023-06-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160099181A1 (en) * 2014-10-01 2016-04-07 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US20180366329A1 (en) 2018-12-20
CN109103256B (zh) 2024-07-19
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CN109103256A (zh) 2018-12-28
US10930509B2 (en) 2021-02-23

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